JPH08179366A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
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- JPH08179366A JPH08179366A JP6320296A JP32029694A JPH08179366A JP H08179366 A JPH08179366 A JP H08179366A JP 6320296 A JP6320296 A JP 6320296A JP 32029694 A JP32029694 A JP 32029694A JP H08179366 A JPH08179366 A JP H08179366A
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- film transistor
- wiring
- electrode
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Abstract
(57)【要約】
【目的】 ＴＦＴアレイの端面に配線が露出する場合に
は、その腐食を防止し、また、端面に配線が露出しない
ですむように、ショートリングを残したままのＴＦＴア
レイを提供する。 【構成】 互いに交差させて配置した複数のアドレス配
線２２と複数のデータ配線２３の各交差部に、薄膜トラ
ンジスタ２４と、該薄膜トランジスタ２４のソース電極
とドレイン電極との何れか一方に接続された表示電極２
５とがマトリックス状に複数配列され、前記薄膜トラン
ジスタ２４のゲート電極に前記アドレス配線２２が、ソ
ース電極とドレイン電極の他方にデータ配線２３が夫々
接続された薄膜トランジスタアレイにおいて、前記アド
レス配線２２、データ配線２３の各々の端部に形成され
る接続端子２６と、該接続端子２６の外側に形成され、
薄膜トランジスタアレイの切断面に露出する金属配線間
に接続される高抵抗あるいは非線形抵抗特性を持つ保護
素子２８とを設ける。
は、その腐食を防止し、また、端面に配線が露出しない
ですむように、ショートリングを残したままのＴＦＴア
レイを提供する。 【構成】 互いに交差させて配置した複数のアドレス配
線２２と複数のデータ配線２３の各交差部に、薄膜トラ
ンジスタ２４と、該薄膜トランジスタ２４のソース電極
とドレイン電極との何れか一方に接続された表示電極２
５とがマトリックス状に複数配列され、前記薄膜トラン
ジスタ２４のゲート電極に前記アドレス配線２２が、ソ
ース電極とドレイン電極の他方にデータ配線２３が夫々
接続された薄膜トランジスタアレイにおいて、前記アド
レス配線２２、データ配線２３の各々の端部に形成され
る接続端子２６と、該接続端子２６の外側に形成され、
薄膜トランジスタアレイの切断面に露出する金属配線間
に接続される高抵抗あるいは非線形抵抗特性を持つ保護
素子２８とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタに接
続された表示電極がマトリックス状に複数配列された液
晶表示素子に用いられる薄膜トランジスタアレイに関す
るものである。
続された表示電極がマトリックス状に複数配列された液
晶表示素子に用いられる薄膜トランジスタアレイに関す
るものである。
【０００２】
【従来の技術】従来、薄膜トランジスタ（以下、ＴＦＴ
と記す）と表示電極とをマトリックス状に配列した薄膜
トランジスタアレイを用いたアクティブマトリックス型
液晶表示素子（以下、ＴＦＴ−ＬＣＤと記す）が用いら
れている。このような従来のＴＦＴ−ＬＣＤとしては、
例えば、図８に示すような、ＴＦＴアレイの等価回路を
有する液晶表示素子が知られている。
と記す）と表示電極とをマトリックス状に配列した薄膜
トランジスタアレイを用いたアクティブマトリックス型
液晶表示素子（以下、ＴＦＴ−ＬＣＤと記す）が用いら
れている。このような従来のＴＦＴ−ＬＣＤとしては、
例えば、図８に示すような、ＴＦＴアレイの等価回路を
有する液晶表示素子が知られている。
【０００３】図８に示すように、ＴＦＴアレイは、絶縁
性透明基板１上に行方向と列方向に、夫々複数のアドレ
ス配線２とデータ配線３とが互いに直角に交差するよう
に配列され、これらのアドレス配線２とデータ配線３と
の交差部に夫々ゲート電極がアドレス配線２と、ドレイ
ン電極がデータ配線３に接続されたＴＦＴ４が複数配列
され、そして、このＴＦＴ４のソース電極に接続された
表示電極５がマトリックス状に複数配列形成されてい
る。
性透明基板１上に行方向と列方向に、夫々複数のアドレ
ス配線２とデータ配線３とが互いに直角に交差するよう
に配列され、これらのアドレス配線２とデータ配線３と
の交差部に夫々ゲート電極がアドレス配線２と、ドレイ
ン電極がデータ配線３に接続されたＴＦＴ４が複数配列
され、そして、このＴＦＴ４のソース電極に接続された
表示電極５がマトリックス状に複数配列形成されてい
る。
【０００４】その絶縁性透明基板１の外周部にショート
リング１０が形成されており、アドレス配線２群とデー
タ配線３群はこのショートリング１０を介して互いに電
気的に接続されている。これによって、全てのゲートラ
イン群とドレインライン群は等電位に保たれるので、静
電気からパネルが保護される。なお、６はアドレス配線
端子、７はデータ配線端子、８はアドレス配線副端子、
９はデータ配線副端子である。
リング１０が形成されており、アドレス配線２群とデー
タ配線３群はこのショートリング１０を介して互いに電
気的に接続されている。これによって、全てのゲートラ
イン群とドレインライン群は等電位に保たれるので、静
電気からパネルが保護される。なお、６はアドレス配線
端子、７はデータ配線端子、８はアドレス配線副端子、
９はデータ配線副端子である。
【０００５】このショートリング１０は液晶セル組立工
程終了後、切断除去される。すなわち、上記したＴＦＴ
−ＬＣＤの配線材料としてＡｌ系材料を用い、静電気対
策及びゲート陽極酸化時の給電のため、配線をパネル外
部のショートリング１０に接続し、スクライブ、ブレー
ク時にショートリング１０との接続を、図９に示す切断
線Ｂで切り離し、図１０に示すような、ＴＦＴアレイを
得る。
程終了後、切断除去される。すなわち、上記したＴＦＴ
−ＬＣＤの配線材料としてＡｌ系材料を用い、静電気対
策及びゲート陽極酸化時の給電のため、配線をパネル外
部のショートリング１０に接続し、スクライブ、ブレー
ク時にショートリング１０との接続を、図９に示す切断
線Ｂで切り離し、図１０に示すような、ＴＦＴアレイを
得る。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うに切断線からＴＦＴパネルを切断した端面に、図１１
に示すように、Ａｌ系配線が露出するため、高温高湿環
境で動作させると、駆動電圧が、ゲート配線となるＡｌ
系配線間や、ゲート配線となるＡｌ系配線と画素電極と
対向する対向電極（図示なし）が接続される共通電極端
子間に駆動印加されることにより、ＴＦＴパネルのＡｌ
系配線端面からＡｌ系配線が陰極腐食して、その腐食が
接続端子に至り、接続端子での接触不良や断線を招くと
いった問題があった。
うに切断線からＴＦＴパネルを切断した端面に、図１１
に示すように、Ａｌ系配線が露出するため、高温高湿環
境で動作させると、駆動電圧が、ゲート配線となるＡｌ
系配線間や、ゲート配線となるＡｌ系配線と画素電極と
対向する対向電極（図示なし）が接続される共通電極端
子間に駆動印加されることにより、ＴＦＴパネルのＡｌ
系配線端面からＡｌ系配線が陰極腐食して、その腐食が
接続端子に至り、接続端子での接触不良や断線を招くと
いった問題があった。
【０００７】すなわち、Ａｌ系配線の腐食は電気的なバ
イアスが、高湿度（水分存在）下で印加されることによ
り、電気化学反応が進行し、陰極腐食を起こし、断線等
の故障を生じさせることが知られている。したがって、
駆動電圧により、パネル端面の配線露出部から漏れ出す
電流を遮断すれば、端面にＡｌ系配線が露出していて
も、腐食は進行しない。
イアスが、高湿度（水分存在）下で印加されることによ
り、電気化学反応が進行し、陰極腐食を起こし、断線等
の故障を生じさせることが知られている。したがって、
駆動電圧により、パネル端面の配線露出部から漏れ出す
電流を遮断すれば、端面にＡｌ系配線が露出していて
も、腐食は進行しない。
【０００８】図１１に示すように、基板１１上にアドレ
ス配線２が形成され、アドレス配線２上はパッシベーシ
ョン膜１２で覆われるので問題は生じない。本発明は、
上記問題点を除去するために、ＴＦＴアレイの端面に配
線が露出する場合には、その腐食を防止し、また、端面
に配線が露出しないですむように、ショートリングを残
したままのＴＦＴアレイを提供することを目的とする。
ス配線２が形成され、アドレス配線２上はパッシベーシ
ョン膜１２で覆われるので問題は生じない。本発明は、
上記問題点を除去するために、ＴＦＴアレイの端面に配
線が露出する場合には、その腐食を防止し、また、端面
に配線が露出しないですむように、ショートリングを残
したままのＴＦＴアレイを提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、前記アドレス配線、データ配線の各々の
端部に形成される接続端子と、該接続端子の外側に形成
され、薄膜トランジスタアレイの切断面に露出する金属
配線間に接続される高抵抗あるいは非線形抵抗特性を持
つ保護素子とを設けるようにしたものである。
成するために、互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、前記アドレス配線、データ配線の各々の
端部に形成される接続端子と、該接続端子の外側に形成
され、薄膜トランジスタアレイの切断面に露出する金属
配線間に接続される高抵抗あるいは非線形抵抗特性を持
つ保護素子とを設けるようにしたものである。
【００１０】また、互いに交差させて配置した複数のア
ドレス配線と複数のデータ配線の各交差部に、薄膜トラ
ンジスタと、該薄膜トランジスタのソース電極とドレイ
ン電極との何れか一方に接続された表示電極とがマトリ
ックス状に複数配列され、前記薄膜トランジスタのゲー
ト電極に前記アドレス配線が、ソース電極とドレイン電
極の他方にデータ配線が夫々接続された薄膜トランジス
タアレイにおいて、前記アドレス配線、データ配線の各
々の端部に形成される接続端子と、該接続端子の外側に
接続される高抵抗あるいは非線形抵抗特性を持つ保護素
子と、該保護素子の外側に接続されるショートバーを設
けるようにしたものである。
ドレス配線と複数のデータ配線の各交差部に、薄膜トラ
ンジスタと、該薄膜トランジスタのソース電極とドレイ
ン電極との何れか一方に接続された表示電極とがマトリ
ックス状に複数配列され、前記薄膜トランジスタのゲー
ト電極に前記アドレス配線が、ソース電極とドレイン電
極の他方にデータ配線が夫々接続された薄膜トランジス
タアレイにおいて、前記アドレス配線、データ配線の各
々の端部に形成される接続端子と、該接続端子の外側に
接続される高抵抗あるいは非線形抵抗特性を持つ保護素
子と、該保護素子の外側に接続されるショートバーを設
けるようにしたものである。
【００１１】
【作用】本発明によれば、上記したように、アドレス配
線、データ配線の各々の端部に形成される接続端子と、
該接続端子の外側に形成され、薄膜トランジスタアレイ
の切断面に露出する金属配線間に接続される高抵抗ある
いは非線形抵抗特性を持つ保護素子とを設けるようにし
たので、薄膜トランジスタアレイの切断面にアドレス配
線、データ配線から延びる配線の断面が露出する場合で
も、前記保護素子の挿入により電気回路は開かれて陰極
腐食を防止することができ、接続端子の陰極腐食による
接触不良や断線をなくすことができる。
線、データ配線の各々の端部に形成される接続端子と、
該接続端子の外側に形成され、薄膜トランジスタアレイ
の切断面に露出する金属配線間に接続される高抵抗ある
いは非線形抵抗特性を持つ保護素子とを設けるようにし
たので、薄膜トランジスタアレイの切断面にアドレス配
線、データ配線から延びる配線の断面が露出する場合で
も、前記保護素子の挿入により電気回路は開かれて陰極
腐食を防止することができ、接続端子の陰極腐食による
接触不良や断線をなくすことができる。
【００１２】また、更にすすんで、前記保護素子を挿入
することにより、ショートバーを残しても、通常の薄膜
トランジスタアレイの動作には何ら支障はなく、高い電
圧の静電気が印加されると、前記保護素子の導通によ
り、静電気をショートバーに導くことにより、静電気対
策を講じることができる。
することにより、ショートバーを残しても、通常の薄膜
トランジスタアレイの動作には何ら支障はなく、高い電
圧の静電気が印加されると、前記保護素子の導通によ
り、静電気をショートバーに導くことにより、静電気対
策を講じることができる。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１実施例を示
すＴＦＴアレイの切断前を示す概略構成図、図２はその
ＴＦＴアレイの切断後を示す概略構成図、図３はそのＴ
ＦＴアレイの保護素子の一例を示す平面図、図４は図３
のＡ−Ａ線断面図、図５はその保護素子の電圧電流特性
図である。
ながら詳細に説明する。図１は本発明の第１実施例を示
すＴＦＴアレイの切断前を示す概略構成図、図２はその
ＴＦＴアレイの切断後を示す概略構成図、図３はそのＴ
ＦＴアレイの保護素子の一例を示す平面図、図４は図３
のＡ−Ａ線断面図、図５はその保護素子の電圧電流特性
図である。
【００１４】図１に示すように、本発明の第１実施例を
示すＴＦＴアレイは、絶縁性透明基板２１上に行方向と
列方向に、夫々複数のアドレス配線２２とデータ配線２
３とが互いに直角に交差するように配列され、これらの
アドレス配線２２とデータ配線２３との交差部に、夫々
ゲート電極がアドレス配線２２と、ドレイン電極がデー
タ配線２３に接続されたＴＦＴ２４が複数配列され、そ
して、このＴＦＴ２４のソース電極に接続された表示電
極２５がマトリックス状に複数配列形成されている。
示すＴＦＴアレイは、絶縁性透明基板２１上に行方向と
列方向に、夫々複数のアドレス配線２２とデータ配線２
３とが互いに直角に交差するように配列され、これらの
アドレス配線２２とデータ配線２３との交差部に、夫々
ゲート電極がアドレス配線２２と、ドレイン電極がデー
タ配線２３に接続されたＴＦＴ２４が複数配列され、そ
して、このＴＦＴ２４のソース電極に接続された表示電
極２５がマトリックス状に複数配列形成されている。
【００１５】絶縁性透明基板２１の外周部には、アドレ
ス配線２２の接続端子２６が設けられ、この接続端子２
６の外側に高抵抗あるいは非線形抵抗特性を持つ保護素
子２８が接続され、その外側にショートリング３０が形
成されている。同様に、絶縁性透明基板２１の外周部に
はデータ配線２３の接続端子２７が設けられ、この接続
端子２７の外側に高抵抗あるいは非線形抵抗特性を持つ
保護素子２８が接続され、その外側にショートリング３
０が形成されている。
ス配線２２の接続端子２６が設けられ、この接続端子２
６の外側に高抵抗あるいは非線形抵抗特性を持つ保護素
子２８が接続され、その外側にショートリング３０が形
成されている。同様に、絶縁性透明基板２１の外周部に
はデータ配線２３の接続端子２７が設けられ、この接続
端子２７の外側に高抵抗あるいは非線形抵抗特性を持つ
保護素子２８が接続され、その外側にショートリング３
０が形成されている。
【００１６】このショートリング３０は液晶セル組立工
程終了後、切断除去される。すなわち、上記したＴＦＴ
−ＬＣＤの配線材料としてＡｌ系材料を用い、静電気対
策およびゲート陽極酸化時の給電のため、配線をパネル
外部のショートリング３０に接続し、スクライブ、ブレ
イク時にショートリング３０との接続を、図１に示す切
断線Ｂで切り離し、図２に示すような、切断端面２９を
有するＴＦＴアレイを得る。
程終了後、切断除去される。すなわち、上記したＴＦＴ
−ＬＣＤの配線材料としてＡｌ系材料を用い、静電気対
策およびゲート陽極酸化時の給電のため、配線をパネル
外部のショートリング３０に接続し、スクライブ、ブレ
イク時にショートリング３０との接続を、図１に示す切
断線Ｂで切り離し、図２に示すような、切断端面２９を
有するＴＦＴアレイを得る。
【００１７】このように、アドレス配線２２及びデータ
配線２３の接続端子２６，２７と、金属配線２２ａ，２
３ａの切断端面２９との間に、高抵抗あるいは非線形抵
抗特性を持つ保護素子２８が接続される。この高抵抗あ
るいは非線形抵抗特性を持つ保護素子２８は、通常の駆
動電圧程度ではＯＦＦ状態で、静電気等の高電圧が印加
された時、ＯＮになるような特性を有する。
配線２３の接続端子２６，２７と、金属配線２２ａ，２
３ａの切断端面２９との間に、高抵抗あるいは非線形抵
抗特性を持つ保護素子２８が接続される。この高抵抗あ
るいは非線形抵抗特性を持つ保護素子２８は、通常の駆
動電圧程度ではＯＦＦ状態で、静電気等の高電圧が印加
された時、ＯＮになるような特性を有する。
【００１８】すなわち、ラビング等の工程で静電気によ
る高電圧が印加された場合、高抵抗あるいは非線形抵抗
特性を持つ保護素子２８がＯＮ状態になって、ショート
リング３０へ電荷を逃がしてパネルは保護される。ま
た、スクライブ、ブレイク後は、図２に示すように、各
配線は切断端面２９で露出するが、駆動電圧の範囲では
高抵抗あるいは非線形抵抗特性を持つ保護素子２８はＯ
ＦＦであり、腐食を進行させる電流が遮断されるため、
腐食は防止される。
る高電圧が印加された場合、高抵抗あるいは非線形抵抗
特性を持つ保護素子２８がＯＮ状態になって、ショート
リング３０へ電荷を逃がしてパネルは保護される。ま
た、スクライブ、ブレイク後は、図２に示すように、各
配線は切断端面２９で露出するが、駆動電圧の範囲では
高抵抗あるいは非線形抵抗特性を持つ保護素子２８はＯ
ＦＦであり、腐食を進行させる電流が遮断されるため、
腐食は防止される。
【００１９】ゲート側のアドレス配線２２については、
陽極酸化の給電を行なった後、一旦配線とショートリン
グ３０との接続を切り離し、高抵抗あるいは非線形抵抗
特性を持つ保護素子２８で再接続すればよい。また、ゲ
ート側のアドレス配線の引き出しがパネルの１辺のみの
場合は、引き出しがない側から給電して酸化し、その後
切り離せばよい。
陽極酸化の給電を行なった後、一旦配線とショートリン
グ３０との接続を切り離し、高抵抗あるいは非線形抵抗
特性を持つ保護素子２８で再接続すればよい。また、ゲ
ート側のアドレス配線の引き出しがパネルの１辺のみの
場合は、引き出しがない側から給電して酸化し、その後
切り離せばよい。
【００２０】次に、上記した保護素子２８の製造方法に
ついて、図３及び図４を参照しながら説明する。ここで
は、保護素子２８として、空間電荷制限電流（Ｓｐａｃ
ｅＣｈａｒｇｅ Ｌｉｍｉｔｅｄ Ｃｕｒｒｅｎｔ）で
電圧電流特性が規定される２端子素子（以下、ＳＣＬＣ
素子という）５０を例にあげて説明する。例えば、接続
端子２６の外側に形成され、薄膜トランジスタアレイの
切断端面２９に露出する金属配線２２ａ間に接続される
ＳＣＬＣ素子５０は、図３及び図４に示すように構成さ
れている。
ついて、図３及び図４を参照しながら説明する。ここで
は、保護素子２８として、空間電荷制限電流（Ｓｐａｃ
ｅＣｈａｒｇｅ Ｌｉｍｉｔｅｄ Ｃｕｒｒｅｎｔ）で
電圧電流特性が規定される２端子素子（以下、ＳＣＬＣ
素子という）５０を例にあげて説明する。例えば、接続
端子２６の外側に形成され、薄膜トランジスタアレイの
切断端面２９に露出する金属配線２２ａ間に接続される
ＳＣＬＣ素子５０は、図３及び図４に示すように構成さ
れている。
【００２１】すなわち、絶縁性透明基板２１上に形成さ
れたアドレス配線２２を覆うゲート絶縁膜３１の上にア
モルファスシリコンからなる島状の半導体膜３２が形成
され、この半導体膜３２には２つの電極を分離し、前記
半導体膜３２を保護するための半導体保護層３３が形成
され、この半導体保護層３３を挟んだ半導体膜３２の両
側には、それぞれ不純物がドープされた半導体からなる
オーミック接合層３４，３６を介して電極３５，３７が
形成されている。
れたアドレス配線２２を覆うゲート絶縁膜３１の上にア
モルファスシリコンからなる島状の半導体膜３２が形成
され、この半導体膜３２には２つの電極を分離し、前記
半導体膜３２を保護するための半導体保護層３３が形成
され、この半導体保護層３３を挟んだ半導体膜３２の両
側には、それぞれ不純物がドープされた半導体からなる
オーミック接合層３４，３６を介して電極３５，３７が
形成されている。
【００２２】そして、一方の電極３５はゲート絶縁膜３
１に設けたコンタクト穴３１ａを通して、前記金属配線
２２ａに接続導体３９により接続され、この金属配線２
２は切断端面２９まで延びている。他方の電極３７は接
続導体３８により内側の前記金属配線２２ａに接続され
ている。これらのＳＣＬＣ素子５０領域は、保護膜４０
で覆われている。
１に設けたコンタクト穴３１ａを通して、前記金属配線
２２ａに接続導体３９により接続され、この金属配線２
２は切断端面２９まで延びている。他方の電極３７は接
続導体３８により内側の前記金属配線２２ａに接続され
ている。これらのＳＣＬＣ素子５０領域は、保護膜４０
で覆われている。
【００２３】このように、保護素子としてのＳＣＬＣ素
子５０は、薄膜トランジスタアレイの製造工程におい
て、特別の材料及び特別の工程を付加することなく、製
造することがてきる。このＳＣＬＣ素子５０は、両電極
３５，３７間に印加される電圧が高くなるにともなっ
て、島状の半導体膜３２のアモルファスシリコン中に注
入された過剰な電子が、アモルファスシリコンのバンド
ギャップ中にある局在準位にトラップされて空間電荷を
形成する。その結果、フェルミレベルが伝導体に変位す
るために、伝導電子密度が増大し、電流は電圧に比例せ
ず、急激に増大する。
子５０は、薄膜トランジスタアレイの製造工程におい
て、特別の材料及び特別の工程を付加することなく、製
造することがてきる。このＳＣＬＣ素子５０は、両電極
３５，３７間に印加される電圧が高くなるにともなっ
て、島状の半導体膜３２のアモルファスシリコン中に注
入された過剰な電子が、アモルファスシリコンのバンド
ギャップ中にある局在準位にトラップされて空間電荷を
形成する。その結果、フェルミレベルが伝導体に変位す
るために、伝導電子密度が増大し、電流は電圧に比例せ
ず、急激に増大する。
【００２４】このような電流を空間電荷制限電流と呼
び、アモルファスシリコンのような局在準位を有する半
導体では、図５に示すように、非線形の大きな電圧電流
特性を示す。図５において、横軸は電圧（Ｖ）、縦軸は
電流（Ａ）を示している。また、上記図３〜図５に示す
保護素子に代えて、図６に示すような非線型素子を用い
るようにしてもよい。
び、アモルファスシリコンのような局在準位を有する半
導体では、図５に示すように、非線形の大きな電圧電流
特性を示す。図５において、横軸は電圧（Ｖ）、縦軸は
電流（Ａ）を示している。また、上記図３〜図５に示す
保護素子に代えて、図６に示すような非線型素子を用い
るようにしてもよい。
【００２５】すなわち、図２に示すように、接続端子２
６の外側に形成され、薄膜トランジスタアレイの切断端
面２９に露出する金属配線２２ａ間に接続される保護素
子２８は、図６に示すように、絶縁性透明基板２１上に
島状のベース電極４１が形成され、このベース電極４１
上に向き合ったダイオードＤ１及びＤ２が形成されてい
る。つまり、ベース電極４１上に下層からｐ型半導体層
４２ｐ、ｉ型層４２ｉ、ｎ型半導体層４２ｎが堆積さ
れ、絶縁膜４３で覆われ、その絶縁膜４３にフォトリソ
エッチングにより、コンタクトがとられ、接続導体４５
により、ダイオードＤ１のｎ型半導体層４２ｎは金属配
線２２ａに接続され、その金属配線２２ａはパネルの切
断端面２９へと露出する。
６の外側に形成され、薄膜トランジスタアレイの切断端
面２９に露出する金属配線２２ａ間に接続される保護素
子２８は、図６に示すように、絶縁性透明基板２１上に
島状のベース電極４１が形成され、このベース電極４１
上に向き合ったダイオードＤ１及びＤ２が形成されてい
る。つまり、ベース電極４１上に下層からｐ型半導体層
４２ｐ、ｉ型層４２ｉ、ｎ型半導体層４２ｎが堆積さ
れ、絶縁膜４３で覆われ、その絶縁膜４３にフォトリソ
エッチングにより、コンタクトがとられ、接続導体４５
により、ダイオードＤ１のｎ型半導体層４２ｎは金属配
線２２ａに接続され、その金属配線２２ａはパネルの切
断端面２９へと露出する。
【００２６】また、ダイオードＤ２のｎ型半導体層４２
ｎは、接続導体４４により、接続端子２６側の金属配線
２２ａに接続される。そして、この保護素子６０の表面
は、保護膜４６で覆われる。次に、本発明の第２実施例
について、図７を参照しながら説明する。図７は本発明
の第２実施例を示すＴＦＴアレイ概略構成図である。
ｎは、接続導体４４により、接続端子２６側の金属配線
２２ａに接続される。そして、この保護素子６０の表面
は、保護膜４６で覆われる。次に、本発明の第２実施例
について、図７を参照しながら説明する。図７は本発明
の第２実施例を示すＴＦＴアレイ概略構成図である。
【００２７】この図７に示すように、本発明の第２実施
例を示すＴＦＴアレイは、絶縁性透明基板６１上に行方
向と列方向に、夫々複数のアドレス配線６２とデータ配
線６３とが互いに直角に交差するように配列され、これ
らのアドレス配線６２とデータ配線６３との交差部に、
夫々ゲート電極がアドレス配線６２と、ドレイン電極が
データ配線６３に接続されたＴＦＴ６４が複数配列さ
れ、そして、このＴＦＴ６４のソース電極に接続された
表示電極６５がマトリックス状に複数配列形成されてい
る。
例を示すＴＦＴアレイは、絶縁性透明基板６１上に行方
向と列方向に、夫々複数のアドレス配線６２とデータ配
線６３とが互いに直角に交差するように配列され、これ
らのアドレス配線６２とデータ配線６３との交差部に、
夫々ゲート電極がアドレス配線６２と、ドレイン電極が
データ配線６３に接続されたＴＦＴ６４が複数配列さ
れ、そして、このＴＦＴ６４のソース電極に接続された
表示電極６５がマトリックス状に複数配列形成されてい
る。
【００２８】その絶縁性透明基板６１の外周部には、ア
ドレス配線６２の接続端子６６が設けられ、この接続端
子６６の外側に高抵抗あるいは非線形抵抗特性を持つ保
護素子６８が接続され、その外側にショートリング７０
が形成されている。同様に、絶縁性透明基板６１の外周
部にはデータ配線６３の接続端子６７が設けられ、この
接続端子６７の外側に高抵抗あるいは非線形抵抗特性を
持つ保護素子６８が接続され、その外側にショートリン
グ７０が形成されている。
ドレス配線６２の接続端子６６が設けられ、この接続端
子６６の外側に高抵抗あるいは非線形抵抗特性を持つ保
護素子６８が接続され、その外側にショートリング７０
が形成されている。同様に、絶縁性透明基板６１の外周
部にはデータ配線６３の接続端子６７が設けられ、この
接続端子６７の外側に高抵抗あるいは非線形抵抗特性を
持つ保護素子６８が接続され、その外側にショートリン
グ７０が形成されている。
【００２９】そして、このショートリング７０は液晶セ
ル組立工程終了後も切断せず、残したままにしておく。
通常駆動電圧の範囲では保護素子６８がＯＦＦであるた
め、各配線は電気的な独立を保ち、駆動上の問題は生じ
ない。また、同様の理由から、陰極腐食を進行させる電
流も、高抵抗あるいは非線形抵抗特性を持つ保護素子６
８で遮断されるため、腐食は生じない。
ル組立工程終了後も切断せず、残したままにしておく。
通常駆動電圧の範囲では保護素子６８がＯＦＦであるた
め、各配線は電気的な独立を保ち、駆動上の問題は生じ
ない。また、同様の理由から、陰極腐食を進行させる電
流も、高抵抗あるいは非線形抵抗特性を持つ保護素子６
８で遮断されるため、腐食は生じない。
【００３０】一方、静電気のような高い電圧が印加され
た場合は、保護素子６８がＯＮになるため、静電気に対
して保護される。このように、構成することにより、パ
ネルのスクライブ、ブレイク後も静電気に対する保護効
果を有するため、モジュール化工程での十分な静電気対
策を講じることができる。
た場合は、保護素子６８がＯＮになるため、静電気に対
して保護される。このように、構成することにより、パ
ネルのスクライブ、ブレイク後も静電気に対する保護効
果を有するため、モジュール化工程での十分な静電気対
策を講じることができる。
【００３１】したがって、静電気と電蝕の両面で、高い
信頼性を持ったＴＦＴアレイを得ることができる。な
お、本発明は上記実施例に限定されるものではなく、本
発明の趣旨に基づき種々の変形が可能であり、それらを
本発明の範囲から排除するものではない。
信頼性を持ったＴＦＴアレイを得ることができる。な
お、本発明は上記実施例に限定されるものではなく、本
発明の趣旨に基づき種々の変形が可能であり、それらを
本発明の範囲から排除するものではない。
【００３２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、次のような効果を奏することができる。 （１）静電気対策を講じるとともに、パネルの端面に露
出したＡｌ系配線メタルの電蝕を防止することができ
る。
よれば、次のような効果を奏することができる。 （１）静電気対策を講じるとともに、パネルの端面に露
出したＡｌ系配線メタルの電蝕を防止することができ
る。
【００３３】（２）上記静電気対策は、第１実施例にお
いては、パネルのスクライブ、ブレイク工程まで講じる
ことができる。 （３）上記静電気対策は、第２実施例においては、パネ
ルのスクライブ、ブレイク工程以降も講じることができ
る。 （４）保護素子は薄膜トランジスタアレイの製造工程に
おいて、特別の材料及び特別の工程を付加することな
く、パネル内に組み込むことができる。
いては、パネルのスクライブ、ブレイク工程まで講じる
ことができる。 （３）上記静電気対策は、第２実施例においては、パネ
ルのスクライブ、ブレイク工程以降も講じることができ
る。 （４）保護素子は薄膜トランジスタアレイの製造工程に
おいて、特別の材料及び特別の工程を付加することな
く、パネル内に組み込むことができる。
【図１】本発明の第１実施例を示すＴＦＴアレイの切断
前を示す概略構成図である。
前を示す概略構成図である。
【図２】本発明の第１実施例を示すＴＦＴアレイの切断
後を示す概略構成図である。
後を示す概略構成図である。
【図３】本発明の第１実施例を示すＴＦＴアレイの保護
素子の一例を示す平面図である。
素子の一例を示す平面図である。
【図４】図３のＡ−Ａ線断面図である。
【図５】本発明の第１実施例を示すＴＦＴアレイの保護
素子の電圧電流特性図である。
素子の電圧電流特性図である。
【図６】本発明の第１実施例を示すＴＦＴアレイの他の
保護素子の断面図である。
保護素子の断面図である。
【図７】本発明の第２実施例を示すＴＦＴアレイ概略構
成図である。
成図である。
【図８】従来のＴＦＴアレイの概略構成図である。
【図９】従来のＴＦＴアレイの切断前を示す概略構成図
である。
である。
【図１０】従来のＴＦＴアレイの切断後を示す概略構成
図である。
図である。
【図１１】従来のＴＦＴアレイの切断端面を示す斜視図
である。
である。
２１，６１ 絶縁性透明基板 ２２，６２ アドレス配線 ２２ａ，２３ａ 金属配線 ２３，６３ データ配線 ２４，６４ ＴＦＴ ２５，６５ 表示電極 ２６，２７，６６，６７ 接続端子 ２８，６０，６８ 保護素子 ２９ 切断端面 ３０，７０ ショートリング ３１ ゲート絶縁膜 ３１ａ コンタクト穴 ３２ 島状の半導体膜 ３３ 半導体保護層 ３４，３６ オーミック接合層 ３５，３７ 電極 ３８，３９，４４，４５ 接続導体 ４０，４６ 保護膜 ４１ 島状のベース電極 ４２ｐ ｐ型半導体層 ４２ｉ ｉ型層 ４２ｎ ｎ型半導体層 ４３ 絶縁膜 ５０ ＳＣＬＣ素子 Ｄ１，Ｄ２ ダイオード
Claims (2)
- 【請求項１】 互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、（ａ）前記アドレス配線、データ配線の
各々の端部に形成される接続端子と、（ｂ）該接続端子
の外側に形成され、薄膜トランジスタアレイの切断面に
露出する金属配線間に接続される高抵抗あるいは非線形
抵抗特性を持つ保護素子とを具備することを特徴とする
薄膜トランジスタアレイ。 - 【請求項２】 互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、（ａ）前記アドレス配線、データ配線の
各々の端部に形成される接続端子と、（ｂ）該接続端子
の外側に接続される高抵抗あるいは非線形抵抗特性を持
つ保護素子と、（ｃ）該保護素子の外側に接続されるシ
ョートバーを具備することを特徴とする薄膜トランジス
タアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6320296A JPH08179366A (ja) | 1994-12-22 | 1994-12-22 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6320296A JPH08179366A (ja) | 1994-12-22 | 1994-12-22 | 薄膜トランジスタアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08179366A true JPH08179366A (ja) | 1996-07-12 |
Family
ID=18119927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6320296A Pending JPH08179366A (ja) | 1994-12-22 | 1994-12-22 | 薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08179366A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003029665A (ja) * | 2001-07-19 | 2003-01-31 | Toshiba Corp | 表示装置用基板の保護回路 |
| US6569725B1 (en) * | 1998-05-14 | 2003-05-27 | Nec Corporation | Thin film transistor array and method for fabricating the same |
| US6765630B2 (en) | 1997-03-26 | 2004-07-20 | Sharp Kabushiki Kaisha | Display panel |
| KR100477129B1 (ko) * | 1997-08-25 | 2005-07-18 | 삼성전자주식회사 | 수리선을가진액정표시장치 |
| JP2005260263A (ja) * | 2005-04-18 | 2005-09-22 | Toshiba Corp | Ｘ線撮像装置 |
| JP2009244899A (ja) * | 2009-07-16 | 2009-10-22 | Casio Comput Co Ltd | 薄膜トランジスタパネルおよびその製造方法 |
| WO2019186845A1 (ja) * | 2018-03-28 | 2019-10-03 | シャープ株式会社 | 表示装置及び表示装置の製造方法 |
| JP2021076860A (ja) * | 2012-11-28 | 2021-05-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1994
- 1994-12-22 JP JP6320296A patent/JPH08179366A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6765630B2 (en) | 1997-03-26 | 2004-07-20 | Sharp Kabushiki Kaisha | Display panel |
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| CN111868809A (zh) * | 2018-03-28 | 2020-10-30 | 夏普株式会社 | 显示装置和显示装置的制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030128 |