JPH06202847A

JPH06202847A - 信号生成回路

Info

Publication number: JPH06202847A
Application number: JP35897592A
Authority: JP
Inventors: Tomoaki Kobayashi; 智明小林
Original assignee: Yokogawa Hewlett Packard Ltd
Current assignee: Hewlett Packard Japan Inc
Priority date: 1992-12-26
Filing date: 1992-12-26
Publication date: 1994-07-22

Abstract

(57)【要約】【目的】高速および低速のデータレートの何れにも対
応でき、特にメモリアクセス時間より低速のデータレー
ト出力を行う際に、バンク数に拘束されないデータ出力
を行う波形生成回路を提供する。【構成】複数のバンク♯１〜♯Ｎ（２^Ｍ）により構成
され、与えられたＡＤＤＲ_Ｈに応じ、各バンクからＡＤ
ＤＲ_Ｈのデータを出力するメモリ１と、メモリ１の出力
を入力とするデータラッチ部２と、データラッチ部２の
出力を入力とするマルチプレクサ３と、高速モード動作
時においてはマルチプレクサ２の各入力端子を順次セレ
クトする信号ＣＯＵＮＴＥＲを、低速モード動作時にお
いてはマルチプレクサ３の入力端子の中から一の端子を
セレクトする信号ＡＤＤＲ_Ｌを、それぞれ該マルチプレ
クサ３のセレクト端子に与える動作モード切換部４と、
からなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のバンクにストア
されたデータを所定周期で出力する信号生成回路に関
し、高速および低速のデータレートの何れにも対応で
き、特にメモリアクセス時間より低速のデータレート出
力を行う際に、バンク数に拘束されない出力を可能とす
る前記回路に関する。

【０００２】

【技術背景】複数のバンクからなるメモリの各バンクに
データがストアされ、これらのデータを所定周期で出力
する信号生成回路（たとえば、データジェネレータ，パ
ターンジェネレータ，ウェーブフォームジェネレータ
等）においては、データレートは、使用するデータメモ
リのアクセス時間により制限される。このため、より高
速のデータレートが必要とされる場合には、メモリにバ
ンク方式を採用することが一般に行われている。

【０００３】従来、たとえばＮバンク方式では、図８に
示すようにメモリ６１をＮ個バンクにより構成し、各バ
ンク＃１〜＃Ｎにデータをパラレルに配置し、一回のア
クセスにより各バンクのアドレスからＮ個のデータを等
時間間隔で１つづつ連続的に取り出している。これによ
り、データレートをメモリアクセス時間で決まる上限値
のＮ倍まで速くすることができる。この場合、一般的に
は、図８に示したようなＮ段のシフトレジスタ６２によ
るパラレルシリアル変換回路が使用される。なお、図８
では、シフトレジスタ６２のクロックをＣＬＫで、シフ
トレジスタにパラレルデータを取り込む信号をＬＯＡＤ
で示す。

【０００４】ところが、図８の回路では、出力データレ
ートがメモリのアクセス時間で決まる上限より遅くなっ
た場合においても、Ｎ個のデータを１つの単位としたデ
ータしか出力できず、データはバンク数を意識したもの
（Ｎバンクの場合、データパターンのビット数はＮの倍
数に制限される）にしなければならないといった問題が
ある。

【０００５】

【発明の目的】本発明は、高速および低速のデータレー
トの何れにも対応でき、特にメモリアクセス時間より低
速のデータレート出力を行う際に、バンク数に拘束され
ないデータ出力を行うことができる信号生成回路を提供
することを目的とする。

【０００６】

【発明の概要】本発明の信号生成回路は、複数のバンク
により構成され、与えられたアドレスに応じ、各バンク
から当該アドレスのデータを出力するメモリと、前記メ
モリの出力を入力とするデータラッチ部と、前記データ
ラッチ部の出力を入力とするマルチプレクサと、高速モ
ード動作時においては前記マルチプレクサの各入力端子
を順次セレクトする信号を、低速モード動作時において
は前記マルチプレクサの入力端子の中から一の端子をセ
レクトする信号を、それぞれ該マルチプレクサのセレク
ト端子に与える動作モード切換部と、からなることを特
徴とする。

【０００７】本発明においては、高速モード動作時にお
いてはマルチプレクサの各入力端子を順次セレクトする
信号は、通常、カウンタにより生成される。また、低速
モード動作時においてはマルチプレクサの入力端子の中
から一の端子をセレクトする信号としては、本信号生成
回路に与えられるアドレスの一部（例えば、下位のＭビ
ット）が使用される。メモリを構成するバンク数として
は、低速モードにおけるマルチプレクサの入力端子のう
ちから１つの端子のセレクトする（各バンクから１つの
バンクをセレクトすることと等価）ことを考慮すると、
２^Ｍ以内（通常は、２^Ｍ個）とされる。

【０００８】本発明においては、高速モード動作時にお
いては、アドレスサイクルごとに、２^Ｍ個のデータをマ
ルチプレクサから出力することができるし、低速モード
動作時においては、アドレスサイクルごとに、１個のデ
ータをマルチプレクサから出力することができる。な
お、ここで、マルチプレクサから出力されるデータ、す
なわち各バンクのアドレスにストアされているデータ
は、「１」，「０」からなる２値データであってもよい
し、２以上のビットからなるデータ列であってもよい。

【０００９】また、本発明では、データラッチ部が、メ
モリの出力を入力とする第１段目のデータラッチと、こ
の第１段目のデータラッチの出力のうちの一部を入力と
する第２段目のデータラッチとからなることを特徴とす
る。

【００１０】この場合には、マルチプレクサは、第１段
目のデータラッチの出力が接続された入力端子を順にセ
レクトし、ついで、第２段目のデータラッチの出力が接
続された入力端子を順にセレクトする。これにより、マ
ルチプレクサが第１段目のデータラッチからのデータを
セレクト（出力）している間に、第２段目のデータラッ
チは出力データを確定状態に置く。そして、マルチプレ
クサが第２段目のデータラッチからのデータをセレクト
している間に、第１段目のデータラッチは出力データを
確定状態に置く。たとえば、高速モード動作時におい
て、１段のみからなるデータラッチを使用している場合
において、データレートが高いためプロパゲーションデ
ィレイの小さいデータラッチ（一般的には高価である）
を使用しなければならないような場合であっても、上記
のように２段のデータラッチを使用することにより、比
較的安価なプロパゲーションディレイの大きいデータラ
ッチを使用できる。

【００１１】さらに、本発明は、メモリが２つのバンク
群により構成され、データラッチ部が、一方のバンク群
の各バンクの出力を入力とする第１のデータラッチと、
他方のバンク群の各バンクの出力を入力とする第２のデ
ータラッチとからなり、各バンク群のアドレス信号入力
端側には、それぞれアドレスラッチが設けられてなるこ
とをも特徴とする。

【００１２】この場合には、マルチプレクサは、一方の
バンク群の出力を入力とする第１のデータラッチの出力
が接続された入力端子を順にセレクトし、ついで、他方
のバング群の出力を入力とする第２のデータラッチの出
力が接続された入力端子を順にセレクトする。これによ
り、マルチプレクサが第１のデータラッチからのデータ
をセレクト（出力）している間に、第２のデータラッチ
は出力データを確定状態に置き、マルチプレクサが第２
のデータラッチからのデータをセレクトしている間に、
第１のデータラッチは出力データを確定状態に置く。

【００１３】この場合、高速モード動作時においてデー
タレートが高いためプロパゲーションディレイの小さい
データラッチを使用しなければならないような場合であ
っても、上記のように第１，第２のデータラッチを使用
することにより、該データラッチとして比較的安価なプ
ロパゲーションディレイの大きいものを使用できる。な
お、（ｉ）前述のデータラッチ部を前述した２段のデー
タラッチにより構成した波形生成回路、（ｉｉ）上記第
１，第２のデータラッチにより構成した波形生成回路の
何れにおいても、低速モードと高速モードとのデータ出
力のタイミングを一致させることが可能である。ただ、
（ｉｉ）の回路では、このタイミングの一致は容易に達
成できるが、（ｉ）の回路でこのタイミングの一致を実
現しようとすると、後述するようにラッチタイミングの
生成が（ｉｉ）の回路に比べて複雑となる。

【００１４】

【実施例】図１は本発明の一実施例を示す説明図であ
る。同図は、シグナルジェネレータに使用するＮバンク
方式の信号生成回路を示しており、Ｎ個のバンク♯１〜
♯Ｎにより構成されるメモリ１と、各バンクの出力を入
力とし、ラッチクロック（ＣＬＫ_ＬＴＣＨ）により入力
データの保持を行うデータラッチ部（同図では、データ
ラッチ２がこれに相当する）と、該データラッチ２の出
力を入力とし、何れかの入力端子をセレクトするマルチ
プレクサ３と、該マルチプレクサ３のセレクト端子にセ
レクト信号を出力する動作モード切換部４とにより構成
される。

【００１５】メモリ１に与えられるアドレス（ＡＤＤＲ
_Ｈ）は、各バンクに一斉に与えられる。このＡＤＤＲ_Ｈ
は、後述するように、図１に示した信号生成回路に与え
られるアドレス（ＡＤＤＲ）のうち、下位Ｍビット以外
のビットからなっている。動作モード切換部４には、ア
ドレスの下位Ｍビットからなる低速モード動作時のセレ
クト信号ＡＤＤＲ_Ｌ、および図示しないＭビットカウン
タからの高速モード動作時のセレクト信号（ＣＯＵＮＴ
ＥＲ）が与えられており、動作モード切換部４は動作モ
ード信号（ＭＯＤＥ）に応じて、ＡＤＤＲ_ＬかＣＯＵＮ
ＴＥＲの何れかの信号をセレクトしてマルチプレクサ３
に出力する。

【００１６】上記Ｍビットカウンタは、高速モード動作
時においては、マルチプレクサ４のセレクト信号を１か
ら２^Ｍまでカウントする。これにより、１つのメモリア
ドレスの指定（ＡＤＤＲ_Ｈによる指定）で、１アドレス
サイクルあたり２^Ｍ個の連続したデータを得ることがで
きる。また、低速モード動作時においては、ＡＤＤＲ_Ｌ
により適宜のバンクをセレクトすることにより、１アド
レスサイクルあたり１つのデータ信号を出力することが
できる。

【００１７】図１の信号生成回路では、低速モード時に
おいてＡＤＤＲ_Ｌにより各バンク♯１〜♯Ｎの何れをも
指定可能とするために、バンク数を２^Ｍ（Ｍは正の整
数）で表し得る数としている。そして、このバンク数２
^Ｍの指数Ｍに対応して、ＡＤＤＲの下位Ｍビットが低速
モード動作時におけるバンクセレクトのためのビットと
なり、残りの上位ビットが各バンク♯１〜♯Ｎのアドレ
スの指定に割り当てられている。

【００１８】図１の回路動作を図２のタイミングチャー
トを参照しながら説明する。この回路に与えられるＡＤ
ＤＲ（図２（１）参照）のうち、アドレス信号ＡＤＤＲ
_Ｈがメモリ１に与えられ、各バンク♯１〜♯Ｎからは該
当アドレスにストアされていたデータ信号が出力される
（このメモリ１の出力Ｍｅｍ_ＯＵＴを図２（２）に示
す）。データラッチ２は、ＣＬＫ_ＬＴＣＨのタイミング
（図２（３）参照）で、各バンク♯１〜♯Ｎからのデー
タ信号を保持し、この信号をマルチプレクサ３の各入力
端子に出力する（データラッチ２の出力ＤＬａｔｃｈ
_ＯＵＴを図２（４）に示す）。

【００１９】ここで高速データレートが必要とされる場
合、高速モード動作時においては、ＭＯＤＥに基づき、
動作モード切換部４はＣＯＵＮＴＥＲをセレクトしてお
り、マルチプレクサ３はこのＣＯＵＮＴＥＲにより動作
して各バンク♯１〜♯Ｎからのデータ信号を順次出力す
る（図２（５）参照）。データレートがメモリ１のアク
セススピードよりも低速の場合は、低速モード動作とな
る。この低速モード動作時においては、ＭＯＤＥに基づ
き、動作モード切換部４はＡＤＤＲ_Ｌをセレクトしてお
り、マルチプレクサ３はＡＤＤＲ_Ｌにより動作して該Ａ
ＤＤＲ_Ｌにより指定されたバンク♯ｋからのデータ信号
を出力する（図２（６）参照）。

【００２０】図１の回路では、高速データレート出力時
において、データラッチ２は、メモリ１からの出力デー
タの保持時間を確保する必要がある。このため、データ
ラッチ２として、プロパゲーションディレイ（入力信号
を捕獲してから、それが出力に現れるまでに要する時
間）が非常に高速なものを使用する必要がある。しか
し、プロパゲーションディレイの高速なものを使用して
も、データレートがより高速になると、データラッチ２
のデータの捕獲時間（特に１番目のバンク♯１からのデ
ータ信号の捕獲時間）が充分でなくなる場合が有り得
る。このような場合には、図３に示すような信号生成回
路が採用される。

【００２１】図３の信号生成回路では、データラッチ部
は第１段目のデータラッチ２１と第２段目のデータラッ
チ２２との２段構成とされており、第１段目のデータラ
ッチ２１は、すべてのバンク♯１〜♯Ｎからのデータ信
号をラッチクロックＣＬＫ_{ＬＴＣＨ１}で保持し、バンク
♯１〜♯Ｎ／２からのデータ信号を、直接マルチプレク
サ３のセレクト入力端子に出力し、バンク♯Ｎ／２＋１
〜♯Ｎ（２^Ｍ）からのデータ信号をデータラッチ２２に
出力する。データラッチ２２は、これらのバンク♯Ｎ／
２＋１〜♯Ｎからのデータ信号をラッチクロックＣＬＫ
_{ＬＴＣＨ２}により保持し、マルチプレクサ３の入力端子
に出力する。

【００２２】図３の動作モード切換部４には、図１の場
合と同様、ＡＤＤＲの下位ＭビットからなるＡＤＤ
Ｒ_Ｌ、および図示しないＭビットカウンタからのＣＯＵ
ＮＴＥＲが与えられており、動作モード切換部４はＭＯ
ＤＥに基づき、ＡＤＤＲ_ＬまたはＣＯＵＮＴＥＲの何れ
かの信号をセレクトしてマルチプレクサ３に出力する。
この場合にも、高速モード動作時においては、１つのメ
モリアドレスの指定（ＡＤＤＲ_Ｈによる指定）で１アド
レスサイクルあたり２^Ｍ個（Ｎ個）の連続したデータを
得ることができるし、低速モード動作時においては、Ａ
ＤＤＲ_Ｌにより適宜のバンクをセレクトすることによ
り、１アドレスサイクルあたり１つのデータ信号を出力
することができる。

【００２３】図３の回路動作を図４のタイミングチャー
トを参照しながら説明する。図４（１）〜（３），
（５）に示すように、この回路に与えられるＡＤＤＲ，
Ｍｅｍ_ＯＵＴ，ＣＬＫ_{ＬＴＣＨ１}（データラッチ２１の
クロック），ＤＬａｔｃｈ１_ＯＵＴ（データラッチ２１
の出力）の関係は、図２（１）〜（４）のＡＤＤＲ，Ｍ
ｅｍ_ＯＵＴ，ＣＬＫ_ＬＴＣＨ，ＤＬａｔｃｈ_ＯＵＴと同
様である。

【００２４】高速モード動作時においては、データラッ
チ２２のラッチクロック（ＣＬＫ_{ＬＴＣＨ２}）のタイミ
ングは、データラッチ２１の各ラッチクロック（ＣＬＫ
_{ＬＴＣＨ１}）のタイミングのほぼ中間に設定され（図４
（６）参照）、これに応じてデータラッチ２２の出力
（ＤＬａｔｃｈ２_ＯＵＴ）は、ＤＬａｔｃｈ１_ＯＵＴの
出力より１／２アドレス期間分シフトすることになる
（図４（７）参照）。そして、ＭＯＤＥに基づき、動作
モード切換部４はＣＯＵＮＴＥＲをセレクトしており、
マルチプレクサ３はＣＯＵＮＴＥＲにより動作して各バ
ンク♯１〜♯Ｎからのデータ信号を順次出力する（図４
（８）参照）。このとき、かなりの高速データレートが
要求される場合であっても、データラッチ２１，２２の
周期が１／２アドレス期間分シフトしているので、出力
データのホールド時間を確保でき、第１段目のデータラ
ッチ２１，第２段目のデータラッチ２２のプロパゲーシ
ョンディレイは、図１に示したデータラッチ２に比べて
遅いものでも使用可能となる。

【００２５】低速モード動作時においては、ＣＬＫ
_{ＬＴＣＨ２}のタイミングを、ＤＬａｔｃｈ１_ＯＵＴの確
定後に設定することにより（図４（９）参照）、データ
信号の出力タイミングを、高速モード動作時のデータ信
号のタイミングに一致させまたは近づけることもでき
る。このようなタイミングのＣＬＫ_{ＬＴＣＨ２}によるＤ
Ｌａｔｃｈ２_ＯＵＴを図４（１０）に示す。この場合、
マルチプレクサ３はＡＤＤＲ_Ｌにより動作し、ＡＤＤＲ
_Ｌにより指定されたバンク♯ｋからのデータ信号を出力
する。ＡＤＤＲ_Ｌにより指定されたバンクが♯Ｎ／２＋
１〜♯Ｎの場合、ＤＬａｔｃｈ２_ＯＵＴはＤＬａｔｃｈ
１_ＯＵＴの確定後に早期に確定するので、マルチプレク
サ３はＡＤＤＲ_Ｌによりセレクト信号されたバンク♯ｋ
からのデータ信号を出力することができる。図４（１
１）に、マルチプレクサ３がデータラッチ２１をセレク
トした場合を実線で、データラッチ２２をセレクトした
場合の後半部分を点線でそれぞれ示す。

【００２６】なお、図３の回路では、ＡＤＤＲ_Ｌの信号
ラインの途中に、ディレイ用のアドレスラッチ５０（出
力をＡＬａｔｃｈ_ＯＵＴとする）を設け、アドレスクロ
ックのタイミング設定を、データラッチ２１のタイミン
グに合わせている（図４（４）のＡＬａｔｃｈ_ＯＵＴ参
照）。これにより、ＡＤＤＲ_Ｌのマルチプレクサ３への
出力を遅らせ、マルチプレクサ３によるデータラッチ２
１，２２からのデータ（各バンクの当該ＡＤＤＲ_Ｈのデ
ータ）の取り込みを保証している。

【００２７】図５の回路では、高速モード動作時におい
ては、バンク♯１〜♯Ｎ／２のバンク群からのデータ出
力のタイミングと、♯Ｎ／２＋１〜♯Ｎのバング群から
のデータ出力タイミングとを一定時間シフトさせること
で図３の回路と同様確実なデータ出力に対応すると共
に、低速モード動作時においては図１に示した回路と同
様の出力を得ることができる。

【００２８】図５において、♯１〜♯Ｎ／２のバンク群
は第１のアドレスラッチ５１を介してＡＤＤＲ_Ｈを入力
し、♯１／Ｎ＋１〜♯Ｎのバンク群は第２のアドレスラ
ッチ５２を介してＡＤＤＲ_Ｈを入力している。バンク♯
１〜♯Ｎ／２のメモリ出力は、ラッチクロックＣＬＫ
_{ＬＴＣＨ３}により動作するデータラッチ２３に与えら
れ、バンク♯１／Ｎ＋１〜♯Ｎの出力は、ラッチクロッ
クＣＬＫ_{ＬＴＣＨ４}により動作するデータラッチ２４に
与えられている。

【００２９】また、ＡＤＤＲ_Ｌは、前記アドレスラッチ
５１およびアドレスラッチ５３を介して動作モード切換
部４に与えられる。図５の動作モード切換部４には、Ａ
ＤＤＲ_Ｌの他、図１，図３と同様、および図示しないＭ
ビットカカウンタからのＣＯＵＮＴＥＲが与えられてお
り、動作モード切換部４は動作モード信号ＭＯＤＥに基
づき、ＡＤＤＲ_ＬまたはＣＯＵＮＴＥＲの何れかをセレ
クトしてマルチプレクサ３に出力する。この場合にも、
高速モード動作時においては、１つのメモリアドレスの
指定（ＡＤＤＲ_Ｈによる指定）で１アドレスサイクルあ
たり２^Ｍ個の連続したデータを得ることができるし、低
速モード動作時においては、ＡＤＤＲ_Ｌによる適宜のバ
ンクをセレクトすることにより、１アドレスサイクルあ
たり１つのデータ信号を出力することができる。

【００３０】図５の回路動作を図６，図７のタイミング
チャートを参照しながら説明する。高速モード動作時に
おいては、回路に与えられるＡＤＤＲ（図６（１）参
照）は、アドレスラッチ５１，５２により異なる時間遅
延されて、ＡＬａｔｃｈ１_ＯＵＴ，ＡＬａｔｃｈ２
_ＯＵＴとして出力される。ここでは、ＡＬａｔｃｈ２
_ＯＵＴの遅延時間が、ＡＬａｔｃｈ２_ＯＵＴの遅延時間
よりも約１／２アドレスサイクル分大きい場合を示して
いる（図６（２），（３）参照）。♯１〜♯Ｎ／２から
なるバンク群、および♯Ｎ／２＋１〜♯Ｎからなるバン
ク群は、ＡＬａｔｃｈ１_ＯＵＴ，ＡＬａｔｃｈ２_ＯＵＴ
に応じて、データ出力Ｍｅｍ（１）_ＯＵＴ，Ｍｅｍ
（２）_ＯＵＴを、第１，第２のデータラッチ２３，２４
に出力する（図６（４），（７）参照）。

【００３１】ＣＬＫ_{ＬＴＣＨ３}，ＣＬＫ_{ＬＴＣＨ４}は、
データラッチ２３，２４がＭｅｍ（１）_ＯＵＴ，Ｍｅｍ
（２）_ＯＵＴをそれぞれ約１／２アドレス周期づつずれ
て捕獲するように、これらデータラッチ２３，２４に与
えられる（同図（５），（８）参照）。これにより、デ
ータラッチ２３，２４は、１／２アドレス周期ずれた出
力ＤＬａｔｃｈ３_ＯＵＴ，ＤＬａｔｃｈ４_ＯＵＴをマル
チプレクサ３に出力する（図６（６），（９）参照）。
高速モード動作においては、ＭＯＤＥに基づき、マルチ
プレクサ３は図示しないカウンタからのＣＯＵＮＴをセ
レクトしている。マルチプレクサ３は、ＣＯＵＮＴＥＲ
により動作して各バンク♯１〜♯Ｎからのデータ信号を
順次出力する（図６（１０）参照）が、かなりの高速デ
ータレートが要求される場合であっても、出力データの
ホールド時間を確保できる。

【００３２】図５の回路も、図３の回路と同様、データ
ラッチ２３，２４のプロパゲーションディレイの値は、
図１に示したデータラッチ部２に比べて遅いものでも使
用可能となる。低速モード動作時においては、♯１〜♯
Ｎ／２からなるバンク群と、♯Ｎ／２＋１〜♯Ｎからな
るバンク群とに与えるＡＤＤＲ_Ｈのタイミングは同一、
すなわちＡＬａｔｃｈ１_ＯＵＴとＡＬａｔｃｈ２_ＯＵＴ
とは同一タイミングで出力される（図７（１）参照）。
また、各バンク群からのデータを入力するデータラッチ
２３，２４に与えるラッチクロック（ＣＬ
Ｋ_{ＬＴＣＨ３}，ＣＬＫ_{ＬＴＣＨ４}）のタイミングも同一
とされ、Ｍｅｍ（１）_ＯＵＴ，Ｍｅｍ（２）_ＯＵＴとは
同一タイミングで出力される（図７（２），（３）参
照）。

【００３３】図５では、アドレスラッチ５３は、アドレ
スラッチ５１からのＡＤＤＲ_Ｌを、データラッチ２３，
２４による出力（図７（４）参照）の遅れに等しい時間
遅らせて、ＡＬａｔｃｈ３_ＯＵＴとして出力する（図７
（５）参照）ことで、マルチプレクサ３によるＡＤＤＲ
_Ｌにより指定されたバンク♯ｋからのデータのセレクト
を保障している。この場合、ＣＬＫ_{ＬＴＣＨ３}，ＣＬＫ
_{ＬＴＣＨ４}をアドレスサイクルの初期に設定した場合，
データラッチ２３，２４のプロパゲーションディレイが
短い場合等、においては必ずしもアドレスラッチ５３を
設けなくてもよい。

【００３４】なお、図５の回路では、低速モード時にお
いて、ＡＤＤＲ_Ｌがセレクトしたバンクが、♯１〜♯Ｎ
／２、♯Ｎ／２＋１〜♯Ｎ♯の何れのバンク群に属して
いても、マルチプレクサ３は常に一定のタイミングで適
宜バンク♯ｋからのデータ信号を出力することができる
（図７（６）参照）。また、前述したように、図３の回
路でも図５の回路でも、低速モード時と高速モード時の
データ出力タイミングを一致させるることは可能である
が、ただ、図３でこれを実現しようとすると、ラッチタ
イミングの生成が図５の場合に比べれば複雑となる。図
５においては、高速モード時におけるアドレスラッチ５
１，データラッチ２３のタイミングで、低速モード時に
おいてアドレスラッチ５１，５２とデータラッチ２３，
２４とを動作させるだけで、上記タイミングの一致が実
現できる。

【００３５】

【発明の効果】本発明は上記のように構成したので、メ
モリアクセス時間より低速のデータレートの出力の場合
に、メモリバンク数に起因する、１アドレスサイクルあ
たりのデータパターン数の制限、すなわちＮバンク方式
の場合には、Ｎの倍数でなければならないといった制限
を完全に解消することができる。

【図面の簡単な説明】

【図１】本発明の信号生成回路の一実施例を示す図であ
る。

【図２】図１の回路の動作を説明するためのタイミング
チャートである。

【図３】本発明の信号生成回路の他の実施例を示す図で
ある。

【図４】図３の回路の動作を説明するためのタイミング
チャートである。

【図５】本発明の信号生成回路のさらに他の実施例を示
す図である。

【図６】図５の回路の高速時動作を説明するためのタイ
ミングチャートである。

【図７】図５の回路の低速時動作を説明するためのタイ
ミングチャートである。

【図８】従来の信号生成回路を示す図である。

【符号の説明】

１メモリ２データラッチ３マルチプレクサ４動作モード切換部 ♯１〜♯Ｎバンク

Claims

【特許請求の範囲】

【請求項１】複数のバンクにより構成され、与えられ
たアドレスに応じ、各バンクから当該アドレスのデータ
を出力するメモリと、前記メモリの出力を入力とするデータラッチ部と、前記データラッチ部の出力を入力とするマルチプレクサ
と、高速モード動作時においては前記マルチプレクサの各入
力端子を順次セレクトする信号を、低速モード動作時に
おいては前記マルチプレクサの入力端子の中から一の端
子をセレクトする信号を、それぞれ該マルチプレクサの
セレクト端子に与える動作モード切換部と、からなるこ
とを特徴とする信号生成回路。
【請求項２】データラッチ部が、メモリの出力を入力
とする第１段目のデータラッチと、この第１段目のデー
タラッチの出力のうちの一部を入力とする第２段目のデ
ータラッチとからなることを特徴とする請求項１に記載
の信号生成回路。
【請求項３】メモリが２つのバンク群により構成さ
れ、データラッチ部が、一方のバンク群の各バンクの出
力を入力とする第１のデータラッチと、他方のバンク群
の各バンクの出力を入力とする第２のデータラッチとか
らなり、各バンク群のアドレス信号入力端側には、それぞれアド
レスラッチが設けられてなることを特徴とする請求項１
に記載の信号生成回路。