JPH06203587A - センス回路とそれを構成するデータ線負荷回路、レベルシフタ及び増幅回路 - Google Patents
センス回路とそれを構成するデータ線負荷回路、レベルシフタ及び増幅回路Info
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- JPH06203587A JPH06203587A JP35974292A JP35974292A JPH06203587A JP H06203587 A JPH06203587 A JP H06203587A JP 35974292 A JP35974292 A JP 35974292A JP 35974292 A JP35974292 A JP 35974292A JP H06203587 A JPH06203587 A JP H06203587A
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Abstract
(57)【要約】
【目的】 低電源電圧動作に優れ、動作の安定性に優
れ、ダイナミックレンジが広く、素子数が少なく、ゲイ
ンが大きく、製造工程が少ないセンス回路を提供する。 【構成】 入力端子ＩＮより流れ出す電流が僅かに増加
すると、データ線負荷回路１００を流れる電流が減少
し、入力端子ＩＮのレベルが僅かに低下する。これが、
反転アンプ３００によって増幅され、ノードＮ１２のレ
ベルが上昇する。そのため、電流電圧変換回路２００を
流れる電流が僅かに減少する。この結果、出力端子ＯＵ
Ｔの電位が変化し、所望の出力電圧振幅が得られる。
又、データ線負荷回路１００により、入力端子ＩＮの電
位がほぼ一定に抑えられる。
れ、ダイナミックレンジが広く、素子数が少なく、ゲイ
ンが大きく、製造工程が少ないセンス回路を提供する。 【構成】 入力端子ＩＮより流れ出す電流が僅かに増加
すると、データ線負荷回路１００を流れる電流が減少
し、入力端子ＩＮのレベルが僅かに低下する。これが、
反転アンプ３００によって増幅され、ノードＮ１２のレ
ベルが上昇する。そのため、電流電圧変換回路２００を
流れる電流が僅かに減少する。この結果、出力端子ＯＵ
Ｔの電位が変化し、所望の出力電圧振幅が得られる。
又、データ線負荷回路１００により、入力端子ＩＮの電
位がほぼ一定に抑えられる。
Description
【０００１】
【産業上の利用分野】本発明は、リード・オンリ・メモ
リ（以下、ＲＯＭという）、スタティック・ランダム・
アクセス・メモリ（以下、ＳＲＡＭという）、ダイナミ
ック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと
いう）等のメモリ回路等において、データ線等の電流を
検知、増幅して高速な読み出しを可能とするシングルエ
ンド型等のセンス回路と、その構成要素であるデータ線
負荷回路、レベルシフタ及び増幅回路とに関するもので
ある。
リ（以下、ＲＯＭという）、スタティック・ランダム・
アクセス・メモリ（以下、ＳＲＡＭという）、ダイナミ
ック・ランダム・アクセス・メモリ（以下、ＤＲＡＭと
いう）等のメモリ回路等において、データ線等の電流を
検知、増幅して高速な読み出しを可能とするシングルエ
ンド型等のセンス回路と、その構成要素であるデータ線
負荷回路、レベルシフタ及び増幅回路とに関するもので
ある。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献１；エレクトロニクス レターズ(ELECTRONICS LET
TERS）、23［13］（1987-6-18)（米）G ．C ．TEMES ，
W ．H ．KI“FAST CMOS CURRENT AMPLIFIER AND BUFFER
STAGE”Ｐ.696−697 文献２；ＩＥＥＥ ジャーナル オブ ソリッド−ステ
イト サーキットス(IEEE JOURNAL OF SOLID−STATE CI
RCUITS）、26［４］（1991-4）（米）Evert Seevinck，
etc “Current −Mode Techniques for High−Speed VL
SI Circuits with Application to Current Sense Ampl
ifier for CMOS SRAM，s ”Ｐ.525−536 文献１にはセンスアンプについて記載され、さらに文献
２にはメモリ回路への応用がより具体的に記載されてい
る。図２は、前記文献１，２に記載された従来のセンス
回路を含むメモリ回路の要部回路図である。このメモリ
回路では、複数のスイッチ手段１が、データ線ＤＬに共
通に接続され、該データ線ＤＬに、センス回路１０の入
力端子ＩＮが接続されている。センス回路１０の出力端
子ＯＵＴは、図示しないが、次段の電圧差動アンプに接
続される。スイッチ手段１は、例えば、メモリ回路がＲ
ＯＭの場合、メモリセルそのものである。メモリ回路が
ＤＲＡＭの場合、スイッチ手段１は、データ線ＤＬと第
２の電位供給端子（例えば、グランドＧＮＤ）との間に
直列接続されたＮチャネルＭＯＳトランジスタ（以下、
ＮＭＯＳという）１ａと１ｂで構成されている。ＮＭＯ
Ｓ１ａのゲートはカラム選択線ＣＬに接続され、さらに
ＮＭＯＳ１ｂのゲートがビット線ＢＬに接続されてい
る。なお、一般にＤＲＡＭにおいては、データ線ＤＬは
相補動作する対線であって、実際にはスイッチ手段１、
データ線ＤＬ、及びセンス回路１０がもう一組存在し、
２個のセンス回路１０の出力端子ＯＵＴが、次段の電圧
差動アンプの１対の入力端子に接続されるが、説明の簡
単化のために図２では省略されている。
例えば次のような文献に記載されるものがあった。 文献１；エレクトロニクス レターズ(ELECTRONICS LET
TERS）、23［13］（1987-6-18)（米）G ．C ．TEMES ，
W ．H ．KI“FAST CMOS CURRENT AMPLIFIER AND BUFFER
STAGE”Ｐ.696−697 文献２；ＩＥＥＥ ジャーナル オブ ソリッド−ステ
イト サーキットス(IEEE JOURNAL OF SOLID−STATE CI
RCUITS）、26［４］（1991-4）（米）Evert Seevinck，
etc “Current −Mode Techniques for High−Speed VL
SI Circuits with Application to Current Sense Ampl
ifier for CMOS SRAM，s ”Ｐ.525−536 文献１にはセンスアンプについて記載され、さらに文献
２にはメモリ回路への応用がより具体的に記載されてい
る。図２は、前記文献１，２に記載された従来のセンス
回路を含むメモリ回路の要部回路図である。このメモリ
回路では、複数のスイッチ手段１が、データ線ＤＬに共
通に接続され、該データ線ＤＬに、センス回路１０の入
力端子ＩＮが接続されている。センス回路１０の出力端
子ＯＵＴは、図示しないが、次段の電圧差動アンプに接
続される。スイッチ手段１は、例えば、メモリ回路がＲ
ＯＭの場合、メモリセルそのものである。メモリ回路が
ＤＲＡＭの場合、スイッチ手段１は、データ線ＤＬと第
２の電位供給端子（例えば、グランドＧＮＤ）との間に
直列接続されたＮチャネルＭＯＳトランジスタ（以下、
ＮＭＯＳという）１ａと１ｂで構成されている。ＮＭＯ
Ｓ１ａのゲートはカラム選択線ＣＬに接続され、さらに
ＮＭＯＳ１ｂのゲートがビット線ＢＬに接続されてい
る。なお、一般にＤＲＡＭにおいては、データ線ＤＬは
相補動作する対線であって、実際にはスイッチ手段１、
データ線ＤＬ、及びセンス回路１０がもう一組存在し、
２個のセンス回路１０の出力端子ＯＵＴが、次段の電圧
差動アンプの１対の入力端子に接続されるが、説明の簡
単化のために図２では省略されている。
【０００３】センス回路１０は、データ線負荷回路１１
と電流電圧変換回路１２と反転アンプ１３とで構成され
ている。データ線負荷回路１１は、ゲートがＧＮＤに接
続されたＰチャネルＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）１１ａで構成され、そのソースが第１の電位
供給端子（例えば、ＶCC）に、ドレインが入力端子ＩＮ
にそれぞれ接続されている。電流電圧変換回路１２は、
入力端子ＩＮとＧＮＤとの間に直列接続されたＰＭＯＳ
１２ａ及びＮＭＯＳ１２ｂで構成されている。ＰＭＯＳ
１２ａは、ソースが入力端子ＩＮに、ゲートがノードＮ
２に、ドレインが出力端子ＯＵＴ及びノードＮ１にそれ
ぞれ接続されている。ＮＭＯＳ１２ｂは、ドレイン及び
ゲートがノードＮ１に、ソースがＧＮＤにそれぞれ接続
されている。
と電流電圧変換回路１２と反転アンプ１３とで構成され
ている。データ線負荷回路１１は、ゲートがＧＮＤに接
続されたＰチャネルＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）１１ａで構成され、そのソースが第１の電位
供給端子（例えば、ＶCC）に、ドレインが入力端子ＩＮ
にそれぞれ接続されている。電流電圧変換回路１２は、
入力端子ＩＮとＧＮＤとの間に直列接続されたＰＭＯＳ
１２ａ及びＮＭＯＳ１２ｂで構成されている。ＰＭＯＳ
１２ａは、ソースが入力端子ＩＮに、ゲートがノードＮ
２に、ドレインが出力端子ＯＵＴ及びノードＮ１にそれ
ぞれ接続されている。ＮＭＯＳ１２ｂは、ドレイン及び
ゲートがノードＮ１に、ソースがＧＮＤにそれぞれ接続
されている。
【０００４】ノードＮ１，Ｎ２には、反転アンプ１３の
入力ノードＡin及び出力ノードＡou t がそれぞれ接続さ
れている。反転アンプ１３は、ＶCCとＧＮＤとの間に直
列接続されたＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂで構成
されている。ＰＭＯＳ１３ａは、ソースがＶCCに、ゲー
ト及びドレインが出力ノードＡout にそれぞれ接続され
ている。ＮＭＯＳ１３ｂは、ドレインが出力ノードＡ
out に、ゲートが入力ノードＡinに、ソースがＧＮＤに
それぞれ接続されている。
入力ノードＡin及び出力ノードＡou t がそれぞれ接続さ
れている。反転アンプ１３は、ＶCCとＧＮＤとの間に直
列接続されたＰＭＯＳ１３ａ及びＮＭＯＳ１３ｂで構成
されている。ＰＭＯＳ１３ａは、ソースがＶCCに、ゲー
ト及びドレインが出力ノードＡout にそれぞれ接続され
ている。ＮＭＯＳ１３ｂは、ドレインが出力ノードＡ
out に、ゲートが入力ノードＡinに、ソースがＧＮＤに
それぞれ接続されている。
【０００５】次に、動作を説明する。データ線負荷回路
１１内のＰＭＯＳ１１ａは、非飽和で動作する。即ち、
データ線ＤＬは、ＶCCに近い高い電位にバイアスされ、
そのバイアス電圧が入力端子ＩＮを介して電流電圧変換
回路１２に印加される。例えば、選択された１個のスイ
ッチ手段１がオンし、データ線ＤＬに電流ΔＩが流れ出
すと、該データ線ＤＬに対してスイッチ手段１と電流電
圧変換回路１２とが並列に接続されているので、該電流
電圧変換回路１２へ流れ込むバイアス電流がΔＩａ（≒
ΔＩ）分減少する。このバイアス電流の減少分が電流電
圧変換回路１２で電圧に変換され、出力端子ＯＵＴから
出力電圧が出力される。この電流電圧変換回路１２の電
流／電圧変換は、次のようにして実行される。即ち、電
流電圧変換回路１２を流れるバイアス電流が減少する
と、抵抗手段として働くＮＭＯＳ１２ｂの電圧降下分が
小さくなり、反転アンプ１３の入力でもあるノードＮ１
の電位が低下し、その結果、該反転アンプ１３の出力で
あるノードＮ２の電位が上昇し、ＰＭＯＳ１２ａのコン
ダクタンスが小さくなる。そのため、電流電圧変換回路
１２を流れる電流は、より小さく絞られる。つまり、電
流電圧変換回路１２に正帰還がかかり、出力端子ＯＵＴ
には大きな電圧振幅が得られることになる。
１１内のＰＭＯＳ１１ａは、非飽和で動作する。即ち、
データ線ＤＬは、ＶCCに近い高い電位にバイアスされ、
そのバイアス電圧が入力端子ＩＮを介して電流電圧変換
回路１２に印加される。例えば、選択された１個のスイ
ッチ手段１がオンし、データ線ＤＬに電流ΔＩが流れ出
すと、該データ線ＤＬに対してスイッチ手段１と電流電
圧変換回路１２とが並列に接続されているので、該電流
電圧変換回路１２へ流れ込むバイアス電流がΔＩａ（≒
ΔＩ）分減少する。このバイアス電流の減少分が電流電
圧変換回路１２で電圧に変換され、出力端子ＯＵＴから
出力電圧が出力される。この電流電圧変換回路１２の電
流／電圧変換は、次のようにして実行される。即ち、電
流電圧変換回路１２を流れるバイアス電流が減少する
と、抵抗手段として働くＮＭＯＳ１２ｂの電圧降下分が
小さくなり、反転アンプ１３の入力でもあるノードＮ１
の電位が低下し、その結果、該反転アンプ１３の出力で
あるノードＮ２の電位が上昇し、ＰＭＯＳ１２ａのコン
ダクタンスが小さくなる。そのため、電流電圧変換回路
１２を流れる電流は、より小さく絞られる。つまり、電
流電圧変換回路１２に正帰還がかかり、出力端子ＯＵＴ
には大きな電圧振幅が得られることになる。
【０００６】一方、データ線負荷回路１１に注目する
と、データ線ＤＬへ流れ出す電流が増加するに従い、電
流電圧変換回路１２を流れる電流が減少する。そのた
め、データ線負荷回路１１を流れる電流の変化が小さな
ものとなって、データ線ＤＬの電位の変化を小さくでき
ることとなる。このように、従来のメモリ回路では、入
力端子ＩＮとＶCCとの間に、ゲートがＧＮＤに接続され
たＰＭＯＳ１１ａからなるデータ線負荷回路１１を設
け、該入力端子ＩＮとＧＮＤとの間に電流電圧変換回路
１２を設け、さらに、該電流電圧変換回路１２とデータ
線ＤＬに接続されるスイッチ手段１とが並列に接続され
るように構成している。そのため、電流電圧変換回路１
２に大きなバイアス電圧がかけられるので、動作電圧を
低くしても、充分な動作マージンと動作速度が得られる
（即ち、低電源電圧動作に優れる）。しかも、電流電圧
変換回路１２を制御する反転アンプ１３の入力は、出力
端子ＯＵＴより直接得ることで、センス回路１０の全体
に正帰還をかける構成となっているので、入力端子ＩＮ
の電位変化を抑えつつ、大きなゲインが得られる。な
お、前記文献１では、前記の動作を安定して得るため
に、ＮＭＯＳ１２ｂ及び１３ｂの能力の比と、ＰＭＯＳ
１２ａ及び１３ａの能力の比とを、等しくさせることが
必要であると記載されている。
と、データ線ＤＬへ流れ出す電流が増加するに従い、電
流電圧変換回路１２を流れる電流が減少する。そのた
め、データ線負荷回路１１を流れる電流の変化が小さな
ものとなって、データ線ＤＬの電位の変化を小さくでき
ることとなる。このように、従来のメモリ回路では、入
力端子ＩＮとＶCCとの間に、ゲートがＧＮＤに接続され
たＰＭＯＳ１１ａからなるデータ線負荷回路１１を設
け、該入力端子ＩＮとＧＮＤとの間に電流電圧変換回路
１２を設け、さらに、該電流電圧変換回路１２とデータ
線ＤＬに接続されるスイッチ手段１とが並列に接続され
るように構成している。そのため、電流電圧変換回路１
２に大きなバイアス電圧がかけられるので、動作電圧を
低くしても、充分な動作マージンと動作速度が得られる
（即ち、低電源電圧動作に優れる）。しかも、電流電圧
変換回路１２を制御する反転アンプ１３の入力は、出力
端子ＯＵＴより直接得ることで、センス回路１０の全体
に正帰還をかける構成となっているので、入力端子ＩＮ
の電位変化を抑えつつ、大きなゲインが得られる。な
お、前記文献１では、前記の動作を安定して得るため
に、ＮＭＯＳ１２ｂ及び１３ｂの能力の比と、ＰＭＯＳ
１２ａ及び１３ａの能力の比とを、等しくさせることが
必要であると記載されている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
回路では、（ａ）安定して動作するよう各回路定数を定
めるのが容易でない、さらに、（ｂ）特にＤＲＡＭに用
いたときにデータ線ＤＬの電圧振幅を充分小さく抑える
ことができない、という問題があった。以下、その問題
を説明する。 （ａ） 安定動作のための回路定数決定の困難性 まず、安定して動作する回路を得ることが困難であると
いう問題を説明する。例えば、図２において、データ線
負荷回路１１と電流電圧変換回路１２とを１つの単位回
路（以下、回路１という）と見なし、反転アンプ１３を
回路２とする。回路１の入力をノードＮ２、出力をノー
ドＮ１と考えると、回路１は反転アンプとして働く。即
ち、第１の反転アンプ（回路１）の出力が第２の反転ア
ンプ（回路２）に入力され、該第２の反転アンプ（回路
２）の出力が第１の反転アンプ（回路１）に入力されて
いる。
回路では、（ａ）安定して動作するよう各回路定数を定
めるのが容易でない、さらに、（ｂ）特にＤＲＡＭに用
いたときにデータ線ＤＬの電圧振幅を充分小さく抑える
ことができない、という問題があった。以下、その問題
を説明する。 （ａ） 安定動作のための回路定数決定の困難性 まず、安定して動作する回路を得ることが困難であると
いう問題を説明する。例えば、図２において、データ線
負荷回路１１と電流電圧変換回路１２とを１つの単位回
路（以下、回路１という）と見なし、反転アンプ１３を
回路２とする。回路１の入力をノードＮ２、出力をノー
ドＮ１と考えると、回路１は反転アンプとして働く。即
ち、第１の反転アンプ（回路１）の出力が第２の反転ア
ンプ（回路２）に入力され、該第２の反転アンプ（回路
２）の出力が第１の反転アンプ（回路１）に入力されて
いる。
【０００８】図３は、このような回路の安定性を判定す
るための回路１と回路２の入出力特性図である。図３で
は、横軸に回路１の入力電位ＶI1と回路２の出力電位Ｖ
O2が取られ、縦軸に回路１の出力電位ＶO1と回路２の入
力電位ＶI2が取られている。図３中の曲線Ｃ1 は回路１
の入出力特性曲線、曲線Ｃ2 は回路２の入出力特性曲線
である。次に、各特性の説明を行うが、説明の簡単化の
ため、以下、エンハンスメント型ＮＭＯＳのスレッショ
ルド電圧をＶTN、エンハンスメント型ＰＭＯＳのスレッ
ショルド電圧をＶTP（＜０）と略記する。また、以下の
説明においては、各トランジスタとも、特に断らないも
のはエンハンスメント型のものとする。センス回路１０
内の回路１では、その入力であるノードＮ２の電位が上
昇するに従い、出力であるノードＮ１の電位が低下して
いく。そして、入力の電位がＶCC−｜ＶTP｜に至ると、
回路１がカットオフとなる。このとき、回路１の出力の
電位はＶTNである。一方、回路２では、その入力である
ノードＮ１の電位が低下するに従い、出力であるノード
Ｎ２の電位が上昇していく。この入力の電位がＶTNに至
ると、回路２がカットオフし、このときの出力電位がＶ
CC−｜ＶTP｜となる。そのため、入出力特性曲線Ｃ1 と
Ｃ2 は、動作点Ｐで交わるだけでなく、他の点Ｑでも接
することとなる。このように、従来の回路では、動作点
Ｐ，Ｑを複数持つために、ラッチとして保持状態に入っ
たり、あるいは発振したりするおそれが大きく、安定し
た動作が得にくいという問題があった。
るための回路１と回路２の入出力特性図である。図３で
は、横軸に回路１の入力電位ＶI1と回路２の出力電位Ｖ
O2が取られ、縦軸に回路１の出力電位ＶO1と回路２の入
力電位ＶI2が取られている。図３中の曲線Ｃ1 は回路１
の入出力特性曲線、曲線Ｃ2 は回路２の入出力特性曲線
である。次に、各特性の説明を行うが、説明の簡単化の
ため、以下、エンハンスメント型ＮＭＯＳのスレッショ
ルド電圧をＶTN、エンハンスメント型ＰＭＯＳのスレッ
ショルド電圧をＶTP（＜０）と略記する。また、以下の
説明においては、各トランジスタとも、特に断らないも
のはエンハンスメント型のものとする。センス回路１０
内の回路１では、その入力であるノードＮ２の電位が上
昇するに従い、出力であるノードＮ１の電位が低下して
いく。そして、入力の電位がＶCC−｜ＶTP｜に至ると、
回路１がカットオフとなる。このとき、回路１の出力の
電位はＶTNである。一方、回路２では、その入力である
ノードＮ１の電位が低下するに従い、出力であるノード
Ｎ２の電位が上昇していく。この入力の電位がＶTNに至
ると、回路２がカットオフし、このときの出力電位がＶ
CC−｜ＶTP｜となる。そのため、入出力特性曲線Ｃ1 と
Ｃ2 は、動作点Ｐで交わるだけでなく、他の点Ｑでも接
することとなる。このように、従来の回路では、動作点
Ｐ，Ｑを複数持つために、ラッチとして保持状態に入っ
たり、あるいは発振したりするおそれが大きく、安定し
た動作が得にくいという問題があった。
【０００９】ここで、入出力特性曲線Ｃ1 とＣ2 が点Ｑ
で接するのを避ける方法としては、回路２（反転アンプ
１３）のＰＭＯＳ１３ａのソースに、ＶCCの替わりに、
ＶCCより僅かに低い電位ＶREF を印加することが考えら
れる。ところが、ＶCC−ＶRE F →０であるような電位を
発生し、かつ安定して供給することは容易ではない。し
かも、このＶREF とＶCCとの差が小さすぎれば、ノイズ
等によって回路が発振する等のおそれもある。これに対
し、ＶCC−ＶTP＝ＶREF となるような、比較的ＶCCとの
差が大きい電位の発生は容易である。しかし、このよう
な電位ＶREF をＰＭＯＳ１３ａのソースに印加した場
合、電流電圧変換回路１２と反転アンプ１３との回路定
数の対称性が悪くなるため、前述したように各トランジ
スタの能力比を前記文献１に記載されたごとく定めただ
けでは、充分な増幅が行われなくなる。又、従来の構成
においては、センス回路１０の出力振幅を大きくしよう
とすると、反転アンプ１３の出力振幅も大きくなり、正
帰還のループ利得が高くなり過ぎるという問題もある。
即ち、出力の電圧振幅と回路のゲインとを独立して調整
できないとう問題があり、各種の分野への応用が容易で
なかった。
で接するのを避ける方法としては、回路２（反転アンプ
１３）のＰＭＯＳ１３ａのソースに、ＶCCの替わりに、
ＶCCより僅かに低い電位ＶREF を印加することが考えら
れる。ところが、ＶCC−ＶRE F →０であるような電位を
発生し、かつ安定して供給することは容易ではない。し
かも、このＶREF とＶCCとの差が小さすぎれば、ノイズ
等によって回路が発振する等のおそれもある。これに対
し、ＶCC−ＶTP＝ＶREF となるような、比較的ＶCCとの
差が大きい電位の発生は容易である。しかし、このよう
な電位ＶREF をＰＭＯＳ１３ａのソースに印加した場
合、電流電圧変換回路１２と反転アンプ１３との回路定
数の対称性が悪くなるため、前述したように各トランジ
スタの能力比を前記文献１に記載されたごとく定めただ
けでは、充分な増幅が行われなくなる。又、従来の構成
においては、センス回路１０の出力振幅を大きくしよう
とすると、反転アンプ１３の出力振幅も大きくなり、正
帰還のループ利得が高くなり過ぎるという問題もある。
即ち、出力の電圧振幅と回路のゲインとを独立して調整
できないとう問題があり、各種の分野への応用が容易で
なかった。
【００１０】（ｂ） ＤＲＡＭに用いたときのデータ線
の電圧振幅抑制の困難性 次に、ＤＲＡＭに用いたとき、データ線ＤＬの電圧振幅
を充分小さく抑えることができないという問題について
説明する。一般に、ＤＲＡＭにおいては、ワード線が活
性化された直後のビット線対の電圧振幅は小さく、よっ
てデータ線ＤＬを流れる電流の変化は極めて小さい。一
方、ページモードにおけるコラム・アドレス・ストロー
ブ（ＣＡＳ）アクセス動作のように、ワード線が活性化
されてから充分時間が経過した時点では、ビット線対の
電圧振幅は大きなものとなっており、データ線ＤＬを流
れる電流の変化が大きなものとなる。つまり、ＤＲＡＭ
においては、ダイナミックレンジの広いセンス回路が必
要とされる。又、従来の構成では、データ線負荷回路１
１が、ゲートがＧＮＤに接続されたＰＭＯＳ１１ａで構
成されているため、次のような問題があった。即ち、ビ
ット線対の電圧振幅が小さい時点で、確実に読み出しが
行えるように、ＰＭＯＳ１１ａの能力を決めると、該ビ
ット線対の電圧振幅が大きい状態での読み出し動作時
に、該ＰＭＯＳ１１ａの飽和が始まってしまい、データ
線ＤＬの電位変化が不必要に大きくなる。このため、従
来のものでは、次のアドレスの読み出しが遅れたり、セ
ンス回路１０の動作が不安定になるという問題がある。
の電圧振幅抑制の困難性 次に、ＤＲＡＭに用いたとき、データ線ＤＬの電圧振幅
を充分小さく抑えることができないという問題について
説明する。一般に、ＤＲＡＭにおいては、ワード線が活
性化された直後のビット線対の電圧振幅は小さく、よっ
てデータ線ＤＬを流れる電流の変化は極めて小さい。一
方、ページモードにおけるコラム・アドレス・ストロー
ブ（ＣＡＳ）アクセス動作のように、ワード線が活性化
されてから充分時間が経過した時点では、ビット線対の
電圧振幅は大きなものとなっており、データ線ＤＬを流
れる電流の変化が大きなものとなる。つまり、ＤＲＡＭ
においては、ダイナミックレンジの広いセンス回路が必
要とされる。又、従来の構成では、データ線負荷回路１
１が、ゲートがＧＮＤに接続されたＰＭＯＳ１１ａで構
成されているため、次のような問題があった。即ち、ビ
ット線対の電圧振幅が小さい時点で、確実に読み出しが
行えるように、ＰＭＯＳ１１ａの能力を決めると、該ビ
ット線対の電圧振幅が大きい状態での読み出し動作時
に、該ＰＭＯＳ１１ａの飽和が始まってしまい、データ
線ＤＬの電位変化が不必要に大きくなる。このため、従
来のものでは、次のアドレスの読み出しが遅れたり、セ
ンス回路１０の動作が不安定になるという問題がある。
【００１１】一方、前記文献２には、データ線負荷回路
１１として、ゲートとドレインを接続したＮＭＯＳを用
いる例も記載されている。このような構成の場合、負荷
曲線が急激に曲がることがないので、ダイナミックレン
ジを広くできる。ところが、このようなデータ線負荷回
路１１を用いた場合、電流電圧変換回路１２にはバイア
ス電圧がＶCC−ＶTNN （但し、ＶTNN は基板効果を含む
ＮＭＯＳのスレッショルド電圧であり、ＶTNN ≫ＶTN）
までしか印加できない。そのため、特に低電源電圧動作
おいては、ＶCC≫ＶCC−ＶTNN となって、動作速度及び
動作マージンの点で大きな不都合が生じる。本発明は、
前記従来技術が持っていた課題として、電流電圧変換回
路１２を制御する反転アンプ１３の入力をセンス回路１
０の出力端子ＯＵＴから得るため、安定した動作をする
回路が得難く、しかも出力振幅の大きさと回路のゲイン
を独立に調整できないという問題点、さらに、データ線
負荷回路１１は、ゲートがＧＮＤに接続されたＰＭＯＳ
１１ａ、あるいはドレインとゲートが接続されたＮＭＯ
Ｓで構成しているため、低電源電圧動作においてダイナ
ミックレンジの広いセンス回路１０が得られないという
問題点について解決した、センス回路とそれを構成する
データ線負荷回路、レベルシフタ及び増幅回路を提供す
るものである。即ち、本発明の第１の目的は、低電源電
圧動作に優れ、動作の安定性に優れたセンス回路を提供
する。
１１として、ゲートとドレインを接続したＮＭＯＳを用
いる例も記載されている。このような構成の場合、負荷
曲線が急激に曲がることがないので、ダイナミックレン
ジを広くできる。ところが、このようなデータ線負荷回
路１１を用いた場合、電流電圧変換回路１２にはバイア
ス電圧がＶCC−ＶTNN （但し、ＶTNN は基板効果を含む
ＮＭＯＳのスレッショルド電圧であり、ＶTNN ≫ＶTN）
までしか印加できない。そのため、特に低電源電圧動作
おいては、ＶCC≫ＶCC−ＶTNN となって、動作速度及び
動作マージンの点で大きな不都合が生じる。本発明は、
前記従来技術が持っていた課題として、電流電圧変換回
路１２を制御する反転アンプ１３の入力をセンス回路１
０の出力端子ＯＵＴから得るため、安定した動作をする
回路が得難く、しかも出力振幅の大きさと回路のゲイン
を独立に調整できないという問題点、さらに、データ線
負荷回路１１は、ゲートがＧＮＤに接続されたＰＭＯＳ
１１ａ、あるいはドレインとゲートが接続されたＮＭＯ
Ｓで構成しているため、低電源電圧動作においてダイナ
ミックレンジの広いセンス回路１０が得られないという
問題点について解決した、センス回路とそれを構成する
データ線負荷回路、レベルシフタ及び増幅回路を提供す
るものである。即ち、本発明の第１の目的は、低電源電
圧動作に優れ、動作の安定性に優れたセンス回路を提供
する。
【００１２】第２の目的は、低電源電圧動作に優れ、ダ
イナミックレンジの広いセンス回路を提供する。第３の
目的は、低電源電圧動作に優れ、動作の安定性に優れ、
ダイナミックレンジが広く、素子数の少ないセンス回路
を提供する。第４の目的は、製造工程数が少なく、ゲイ
ンが大きく、低電源電圧動作及び動作の安定性に優れた
センス回路を提供する。第５の目的は、製造工程数が少
なく、ゲインが大きく、低電源電圧動作及び動作の安定
性に優れ、ダイナミックレンジの広いセンス回路を提供
する。さらに他の目的は、センス回路を構成するのに好
適であると共に、他の分野に用いても有用なデータ線負
荷回路、レベルシフタ、及び増幅回路を提供することに
ある。
イナミックレンジの広いセンス回路を提供する。第３の
目的は、低電源電圧動作に優れ、動作の安定性に優れ、
ダイナミックレンジが広く、素子数の少ないセンス回路
を提供する。第４の目的は、製造工程数が少なく、ゲイ
ンが大きく、低電源電圧動作及び動作の安定性に優れた
センス回路を提供する。第５の目的は、製造工程数が少
なく、ゲインが大きく、低電源電圧動作及び動作の安定
性に優れ、ダイナミックレンジの広いセンス回路を提供
する。さらに他の目的は、センス回路を構成するのに好
適であると共に、他の分野に用いても有用なデータ線負
荷回路、レベルシフタ、及び増幅回路を提供することに
ある。
【００１３】
【課題を解決するための手段】第１の発明は、前記目的
を達成するために、入力端子と第１の電位供給端子（例
えば、ＶCC）との間に接続された負荷手段と、前記入力
端子と第２の電位供給端子（例えば、ＧＮＤ）との間に
接続された電流電圧変換回路と、前記電流電圧変換回路
を制御する反転アンプとを備えたセンス回路において、
前記反転アンプを次のように構成している。ここで、前
記電流電圧変換回路は、前記入力端子と出力端子との間
に接続されゲートが前記反転アンプの出力ノードに接続
された第１伝導型のＭＯＳトランジスタと、前記出力端
子と前記第２の電位供給端子との間に接続された第１の
抵抗手段とを、有している。
を達成するために、入力端子と第１の電位供給端子（例
えば、ＶCC）との間に接続された負荷手段と、前記入力
端子と第２の電位供給端子（例えば、ＧＮＤ）との間に
接続された電流電圧変換回路と、前記電流電圧変換回路
を制御する反転アンプとを備えたセンス回路において、
前記反転アンプを次のように構成している。ここで、前
記電流電圧変換回路は、前記入力端子と出力端子との間
に接続されゲートが前記反転アンプの出力ノードに接続
された第１伝導型のＭＯＳトランジスタと、前記出力端
子と前記第２の電位供給端子との間に接続された第１の
抵抗手段とを、有している。
【００１４】そして、本発明の反転アンプでは、第１伝
導型のデプレッション型ＭＯＳトランジスタと第２の抵
抗手段とが直列形態に接続（即ち、直列接続、又は他の
回路素子等を介して直列状態に接続）され、かつ入力ノ
ードが前記入力端子に接続されている。第２の発明で
は、第１の発明の反転アンプを備えたセンス回路におい
て、次のような手段を講じている。ここで、前記電流電
圧変換回路は、前記入力端子と出力端子との間に接続さ
れゲートが前記反転アンプの出力ノードに接続された第
１伝導型の第１のＭＯＳトランジスタと、前記出力端子
と前記第２の電位供給端子との間に接続された第１の抵
抗手段とを、有している。そして、本発明では、前記反
転アンプの入力ノードが前記入力端子に接続されてい
る。さらに、前記負荷手段は、前記入力端子と前記第１
の電位供給端子との間に接続された第１伝導型の第２の
ＭＯＳトランジスタと、レベルシフタを有し、該レベル
シフタの入力ノードが前記入力端子に接続され該、レベ
ルシフタの出力ノードが前記第２のＭＯＳトランジスタ
のゲートに接続されている。
導型のデプレッション型ＭＯＳトランジスタと第２の抵
抗手段とが直列形態に接続（即ち、直列接続、又は他の
回路素子等を介して直列状態に接続）され、かつ入力ノ
ードが前記入力端子に接続されている。第２の発明で
は、第１の発明の反転アンプを備えたセンス回路におい
て、次のような手段を講じている。ここで、前記電流電
圧変換回路は、前記入力端子と出力端子との間に接続さ
れゲートが前記反転アンプの出力ノードに接続された第
１伝導型の第１のＭＯＳトランジスタと、前記出力端子
と前記第２の電位供給端子との間に接続された第１の抵
抗手段とを、有している。そして、本発明では、前記反
転アンプの入力ノードが前記入力端子に接続されてい
る。さらに、前記負荷手段は、前記入力端子と前記第１
の電位供給端子との間に接続された第１伝導型の第２の
ＭＯＳトランジスタと、レベルシフタを有し、該レベル
シフタの入力ノードが前記入力端子に接続され該、レベ
ルシフタの出力ノードが前記第２のＭＯＳトランジスタ
のゲートに接続されている。
【００１５】第３の発明では、入力端子と第１の電位供
給端子との間に接続された負荷手段と、前記入力端子と
第２の電位供給端子との間に接続された電流電圧変換回
路と、入力ノード及び第１，第２の出力ノードを有し前
記電流電圧変換回路を制御する増幅回路とを備えたセン
ス回路において、次のような手段を講じている。ここ
で、前記電流電圧変換回路は、前記入力端子と出力端子
との間に接続されゲートが前記増幅回路の第１の出力ノ
ードに接続された第１伝導型の第１のＭＯＳトランジス
タと、前記出力端子と前記第２の電位供給端子との間に
接続された第１の抵抗手段とを、有している。
給端子との間に接続された負荷手段と、前記入力端子と
第２の電位供給端子との間に接続された電流電圧変換回
路と、入力ノード及び第１，第２の出力ノードを有し前
記電流電圧変換回路を制御する増幅回路とを備えたセン
ス回路において、次のような手段を講じている。ここ
で、前記電流電圧変換回路は、前記入力端子と出力端子
との間に接続されゲートが前記増幅回路の第１の出力ノ
ードに接続された第１伝導型の第１のＭＯＳトランジス
タと、前記出力端子と前記第２の電位供給端子との間に
接続された第１の抵抗手段とを、有している。
【００１６】そして、本発明の負荷手段は、前記入力端
子と前記第１の電位供給端子との間に接続されゲートが
前記増幅回路の第２の出力ノードと接続された第１伝導
型の第２のＭＯＳトランジスタを有している。さらに、
前記増幅回路は、ゲートが前記増幅回路の入力ノードに
接続されドレインが前記増幅回路の第１の出力ノードに
接続された第１伝導型のデプレッション型ＭＯＳトラン
ジスタと、ゲートが前記増幅回路の入力ノードに接続さ
れソースが前記増幅回路の第２の出力ノードに接続され
た第２伝導型の第３のＭＯＳトランジスタと、電流入力
端子が前記増幅回路の第１の出力ノードに接続され電流
出力端子が前記増幅回路の第２の出力ノードに接続され
た第２伝導型ＭＯＳトランジスタ構成のカレントミラー
回路とを有している。さらに、前記増幅回路の出力ノー
ドは、前記入力端子に接続されている。第４の発明で
は、第１の発明のセンス回路において、前記反転アンプ
は、その入力ノードが前記入力端子に接続されかつ直列
形態に接続された負性抵抗回路と第２の抵抗手段とを備
えている。さらに、前記負性抵抗回路は、前記反転アン
プの入力ノードに接続された制御端子と、前記第１の電
位供給端子に直接又はスイッチ手段を介して接続された
第１の入出力端子と、前記反転アンプの出力ノード及び
前記第２の抵抗手段に接続された第２の入出力端子と
を、有している。第５の発明では、第３の発明のセンス
回路において、次のような手段を講じている。ここで、
前記電流電圧変換回路は、前記入力端子と出力端子との
間に接続されゲートが前記増幅回路の第１の出力ノード
に接続された第１伝導型のＭＯＳトランジスタと、前記
出力端子と前記第２の電位供給端子との間に接続された
第１の抵抗手段とを、有している。そして、本発明の増
幅回路は、その入力ノードが前記入力端子に接続されか
つ直列形態に接続された負性抵抗回路と第２の抵抗手段
とを備えている。さらに、前記負性抵抗回路は、前記増
幅回路の入力ノードに接続された制御端子と、前記第１
の電位供給端子に直接又はスイッチ手段を介して接続さ
れた第１の入出力端子と、前記増幅回路の第１の出力ノ
ード及び前記第２の抵抗手段に接続された第２の入出力
端子と、前記増幅回路の第２の出力ノードに接続された
出力端子とを、有している。
子と前記第１の電位供給端子との間に接続されゲートが
前記増幅回路の第２の出力ノードと接続された第１伝導
型の第２のＭＯＳトランジスタを有している。さらに、
前記増幅回路は、ゲートが前記増幅回路の入力ノードに
接続されドレインが前記増幅回路の第１の出力ノードに
接続された第１伝導型のデプレッション型ＭＯＳトラン
ジスタと、ゲートが前記増幅回路の入力ノードに接続さ
れソースが前記増幅回路の第２の出力ノードに接続され
た第２伝導型の第３のＭＯＳトランジスタと、電流入力
端子が前記増幅回路の第１の出力ノードに接続され電流
出力端子が前記増幅回路の第２の出力ノードに接続され
た第２伝導型ＭＯＳトランジスタ構成のカレントミラー
回路とを有している。さらに、前記増幅回路の出力ノー
ドは、前記入力端子に接続されている。第４の発明で
は、第１の発明のセンス回路において、前記反転アンプ
は、その入力ノードが前記入力端子に接続されかつ直列
形態に接続された負性抵抗回路と第２の抵抗手段とを備
えている。さらに、前記負性抵抗回路は、前記反転アン
プの入力ノードに接続された制御端子と、前記第１の電
位供給端子に直接又はスイッチ手段を介して接続された
第１の入出力端子と、前記反転アンプの出力ノード及び
前記第２の抵抗手段に接続された第２の入出力端子と
を、有している。第５の発明では、第３の発明のセンス
回路において、次のような手段を講じている。ここで、
前記電流電圧変換回路は、前記入力端子と出力端子との
間に接続されゲートが前記増幅回路の第１の出力ノード
に接続された第１伝導型のＭＯＳトランジスタと、前記
出力端子と前記第２の電位供給端子との間に接続された
第１の抵抗手段とを、有している。そして、本発明の増
幅回路は、その入力ノードが前記入力端子に接続されか
つ直列形態に接続された負性抵抗回路と第２の抵抗手段
とを備えている。さらに、前記負性抵抗回路は、前記増
幅回路の入力ノードに接続された制御端子と、前記第１
の電位供給端子に直接又はスイッチ手段を介して接続さ
れた第１の入出力端子と、前記増幅回路の第１の出力ノ
ード及び前記第２の抵抗手段に接続された第２の入出力
端子と、前記増幅回路の第２の出力ノードに接続された
出力端子とを、有している。
【００１７】第６の発明では、第４又は第５の発明のセ
ンス回路における負性抵抗回路は、ソースが前記第１の
入出力端子に、ドレインが前記第２の入出力端子にそれ
ぞれ接続された第１伝導型の第１のＭＯＳトランジスタ
と、ドレインが前記第１の電位供給端子に、ゲートが前
記制御端子に、ソースが前記第１のＭＯＳトランジスタ
のゲート及び該負性抵抗回路の出力端子にそれぞれ接続
された第２伝導型の第２のＭＯＳトランジスタと、ドレ
インが前記第２のＭＯＳトランジスタのソースに、ゲー
トが前記第２の入出力端子に、ソースが前記第２の電位
供給端子にそれぞれ接続された第２伝導型の第３のＭＯ
Ｓトランジスタとを、備えている。第７の発明では、デ
ータ線負荷回路において、データ線に接続される入力端
子と電位供給端子との間に接続されたＭＯＳトランジス
タと、前記入力端子の電位をレベルシフトして前記ＭＯ
Ｓトランジスタのゲートを制御するレベルシフタとを、
備えている。第８の発明では、入力端子の電位をレベル
シフトして出力端子から出力するレベルシフタにおい
て、ソースが電位供給端子に、ゲートが前記入力端子に
それぞれ接続された第１伝導型のデプレッション型ＭＯ
Ｓトランジスタと、ドレインが前記電位供給端子に、ゲ
ートが前記入力端子に、ソースが前記出力端子にそれぞ
れ接続された第２伝導型のＭＯＳトランジスタと、第２
伝導型ＭＯＳトランジスタで構成され、かつ電流入力端
子が前記デプレッション型ＭＯＳトランジスタのドレイ
ンに、電流出力端子が前記第２伝導型のＭＯＳトランジ
スタのソースにそれぞれ接続されたカレントミラー回路
とを、備えている。第９の発明では、入力端子の電位を
増幅して第１及び第２の出力端子から出力する増幅回路
において、直列形態に接続された負性抵抗回路と抵抗手
段とを備え、前記負性抵抗回路は、前記入力端子に接続
された制御端子と、第１の電位供給端子に直接又はスイ
ッチ手段を介して接続された第１の入出力端子と、前記
第１の出力端子及び抵抗手段に接続された第２の入出力
端子と、前記第２の出力端子に接続された出力端子と
を、有している。
ンス回路における負性抵抗回路は、ソースが前記第１の
入出力端子に、ドレインが前記第２の入出力端子にそれ
ぞれ接続された第１伝導型の第１のＭＯＳトランジスタ
と、ドレインが前記第１の電位供給端子に、ゲートが前
記制御端子に、ソースが前記第１のＭＯＳトランジスタ
のゲート及び該負性抵抗回路の出力端子にそれぞれ接続
された第２伝導型の第２のＭＯＳトランジスタと、ドレ
インが前記第２のＭＯＳトランジスタのソースに、ゲー
トが前記第２の入出力端子に、ソースが前記第２の電位
供給端子にそれぞれ接続された第２伝導型の第３のＭＯ
Ｓトランジスタとを、備えている。第７の発明では、デ
ータ線負荷回路において、データ線に接続される入力端
子と電位供給端子との間に接続されたＭＯＳトランジス
タと、前記入力端子の電位をレベルシフトして前記ＭＯ
Ｓトランジスタのゲートを制御するレベルシフタとを、
備えている。第８の発明では、入力端子の電位をレベル
シフトして出力端子から出力するレベルシフタにおい
て、ソースが電位供給端子に、ゲートが前記入力端子に
それぞれ接続された第１伝導型のデプレッション型ＭＯ
Ｓトランジスタと、ドレインが前記電位供給端子に、ゲ
ートが前記入力端子に、ソースが前記出力端子にそれぞ
れ接続された第２伝導型のＭＯＳトランジスタと、第２
伝導型ＭＯＳトランジスタで構成され、かつ電流入力端
子が前記デプレッション型ＭＯＳトランジスタのドレイ
ンに、電流出力端子が前記第２伝導型のＭＯＳトランジ
スタのソースにそれぞれ接続されたカレントミラー回路
とを、備えている。第９の発明では、入力端子の電位を
増幅して第１及び第２の出力端子から出力する増幅回路
において、直列形態に接続された負性抵抗回路と抵抗手
段とを備え、前記負性抵抗回路は、前記入力端子に接続
された制御端子と、第１の電位供給端子に直接又はスイ
ッチ手段を介して接続された第１の入出力端子と、前記
第１の出力端子及び抵抗手段に接続された第２の入出力
端子と、前記第２の出力端子に接続された出力端子と
を、有している。
【００１８】第１０の発明では、第９の発明の増幅回路
における負性抵抗回路は、ソースが前記第１の入出力端
子に、ドレインが前記第２の入出力端子にそれぞれ接続
された第１伝導型の第１のＭＯＳトランジスタと、ドレ
インが前記第１の電位供給端子に、ゲートが前記制御端
子に、ソースが前記第１のＭＯＳトランジスタのゲート
及び前記出力端子にそれぞれ接続された第２伝導型の第
２のＭＯＳトランジスタと、ドレインが前記第２のＭＯ
Ｓトランジスタのソースに、ゲートが前記第２の入出力
端子に、ソースが第２の電位供給端子にそれぞれ接続さ
れた第２伝導型の第３のＭＯＳトランジスタとを、備え
ている。
における負性抵抗回路は、ソースが前記第１の入出力端
子に、ドレインが前記第２の入出力端子にそれぞれ接続
された第１伝導型の第１のＭＯＳトランジスタと、ドレ
インが前記第１の電位供給端子に、ゲートが前記制御端
子に、ソースが前記第１のＭＯＳトランジスタのゲート
及び前記出力端子にそれぞれ接続された第２伝導型の第
２のＭＯＳトランジスタと、ドレインが前記第２のＭＯ
Ｓトランジスタのソースに、ゲートが前記第２の入出力
端子に、ソースが第２の電位供給端子にそれぞれ接続さ
れた第２伝導型の第３のＭＯＳトランジスタとを、備え
ている。
【００１９】
【作用】第１の発明によれば、以上のようにセンス回路
を構成したので、反転アンプの入力ノードに接続された
入力端子を例えばＶCC近くにバイアスすることが可能と
なり、電流電圧変換回路に充分大きなバイアス電圧が印
加でき、低電源電圧動作の向上が図れる。さらに、回路
の動作点が複数生じることがなく、動作の安定性が図れ
るばかりか、出力振幅の大きさとゲインの大きさとを独
立に調整可能となり、所望の特性を容易に実現できる。
第２の発明によれば、負荷手段を、入力端子と第１の電
位供給端子との間に設けられた負荷用の第２のＭＯＳト
ランジスタと、入力端子に接続されたレベルシフタとで
構成し、該レベルシフタの出力を負荷用の第２のＭＯＳ
トランジスタのゲートと接続している。これにより、負
荷手段の特性の直線性が改善され、低電源電圧動作の向
上や、ダイナミックレンジの拡大が図れる。第３の発明
によれば、センス回路は、負荷手段と電流電圧変換回路
と増幅回路とを備え、該増幅回路が、第１伝導型のデプ
レッション型ＭＯＳトランジスタと、第３のＭＯＳトラ
ンジスタと、カレントミラー回路とを有している。これ
により、センス回路の入力端子を例えばＶCCに近くにバ
イアスしたとき、入力電圧信号がレベルシフトされ、大
きく増幅されてレベルシフト出力が得られる。このレベ
ルシフト出力により、負荷手段の特性の直線性の向上が
図れる。又、増幅回路の入力はセンス回路全体の入力端
子より得られるので、回路動作が安定し、さらに、１つ
の増幅回路で反転増幅出力とレベルシフト出力とが得ら
れるので、センス回路の構成素子数を減少できる。
を構成したので、反転アンプの入力ノードに接続された
入力端子を例えばＶCC近くにバイアスすることが可能と
なり、電流電圧変換回路に充分大きなバイアス電圧が印
加でき、低電源電圧動作の向上が図れる。さらに、回路
の動作点が複数生じることがなく、動作の安定性が図れ
るばかりか、出力振幅の大きさとゲインの大きさとを独
立に調整可能となり、所望の特性を容易に実現できる。
第２の発明によれば、負荷手段を、入力端子と第１の電
位供給端子との間に設けられた負荷用の第２のＭＯＳト
ランジスタと、入力端子に接続されたレベルシフタとで
構成し、該レベルシフタの出力を負荷用の第２のＭＯＳ
トランジスタのゲートと接続している。これにより、負
荷手段の特性の直線性が改善され、低電源電圧動作の向
上や、ダイナミックレンジの拡大が図れる。第３の発明
によれば、センス回路は、負荷手段と電流電圧変換回路
と増幅回路とを備え、該増幅回路が、第１伝導型のデプ
レッション型ＭＯＳトランジスタと、第３のＭＯＳトラ
ンジスタと、カレントミラー回路とを有している。これ
により、センス回路の入力端子を例えばＶCCに近くにバ
イアスしたとき、入力電圧信号がレベルシフトされ、大
きく増幅されてレベルシフト出力が得られる。このレベ
ルシフト出力により、負荷手段の特性の直線性の向上が
図れる。又、増幅回路の入力はセンス回路全体の入力端
子より得られるので、回路動作が安定し、さらに、１つ
の増幅回路で反転増幅出力とレベルシフト出力とが得ら
れるので、センス回路の構成素子数を減少できる。
【００２０】第４の発明によれば、センス回路は、負荷
手段と電流電圧変換回路と反転アンプとを備え、該反転
アンプの入力ノードが、センス回路の入力端子に接続さ
れ、さらに該反転アンプが負性抵抗回路と第２の抵抗手
段とを有している。これにより、入力端子のバイアス電
位を例えばＶCC近くにしても、反転アンプがカットオフ
しないので、電流電圧変換回路に充分大きなバイアス電
圧の印加が可能となり、低電源電圧動作の向上が図れ
る。反転アンプの入力は、センス回路全体の入力端子よ
り得ているので、動作の安定性が図れる。さらに、出力
振幅の大きさと回路のゲインとを独立に調整可能なた
め、所望の特性のものが容易に得られる。又、反転アン
プに負性抵抗回路を用いたので、ゲインを大きくでき、
さらに反転アンプの動作の安定性が図れ、さらに製造工
程の削減化が可能となる。
手段と電流電圧変換回路と反転アンプとを備え、該反転
アンプの入力ノードが、センス回路の入力端子に接続さ
れ、さらに該反転アンプが負性抵抗回路と第２の抵抗手
段とを有している。これにより、入力端子のバイアス電
位を例えばＶCC近くにしても、反転アンプがカットオフ
しないので、電流電圧変換回路に充分大きなバイアス電
圧の印加が可能となり、低電源電圧動作の向上が図れ
る。反転アンプの入力は、センス回路全体の入力端子よ
り得ているので、動作の安定性が図れる。さらに、出力
振幅の大きさと回路のゲインとを独立に調整可能なた
め、所望の特性のものが容易に得られる。又、反転アン
プに負性抵抗回路を用いたので、ゲインを大きくでき、
さらに反転アンプの動作の安定性が図れ、さらに製造工
程の削減化が可能となる。
【００２１】第５の発明によれば、センス回路は、負荷
手段と電流電圧変換回路と増幅回路とを備え、さらに該
増幅回路が、負性抵抗回路と第２の抵抗手段とを有して
いる。これにより、増幅回路の第２の出力より、入力電
圧信号がレベルシフトされ、かつ増幅されてレベルシフ
ト出力が得られる。このレベルシフト出力によって負荷
手段が制御されるので、該負荷手段の特性が改善され
る。又、第４の発明と同様に、動作の安定性、ゲインの
増大、及び低電源電圧動作におけるダイナミックレンジ
の拡大が図れる。さらに、増幅回路は反転アンプとレベ
ルシフタの機能を持つので、センス回路の構成素子数の
削減化と、製造工程の簡略化が図れる。
手段と電流電圧変換回路と増幅回路とを備え、さらに該
増幅回路が、負性抵抗回路と第２の抵抗手段とを有して
いる。これにより、増幅回路の第２の出力より、入力電
圧信号がレベルシフトされ、かつ増幅されてレベルシフ
ト出力が得られる。このレベルシフト出力によって負荷
手段が制御されるので、該負荷手段の特性が改善され
る。又、第４の発明と同様に、動作の安定性、ゲインの
増大、及び低電源電圧動作におけるダイナミックレンジ
の拡大が図れる。さらに、増幅回路は反転アンプとレベ
ルシフタの機能を持つので、センス回路の構成素子数の
削減化と、製造工程の簡略化が図れる。
【００２２】第６の発明によれば、負性抵抗回路は第
１，第２，第３のＭＯＳトランジスタを有しているの
で、ゲインの増大、動作の安定性、及び製造工程の簡略
化が図れる。第７の発明によれば、データ線負荷回路は
ＭＯＳトランジスタ及びレベルシフタを有しているの
で、負荷特性の直線性が改善され、ダイナミックレンジ
の拡大が図れる。第８の発明によれば、レベルシフタ
は、デプレッション型ＭＯＳトランジスタとＭＯＳトラ
ンジスタとカレントミラー回路とを備えているので、同
一の入力電圧振幅の信号に対して従来のものより大きな
出力電圧振幅を有するレベルシフト信号の出力が行え
る。第９及び第１０の発明によれば、増幅回路は、負性
抵抗回路と抵抗手段を備えているので、ゲインの大きい
反転増幅出力と増幅されたレベルシフト出力とが得られ
る。従って、前記課題を解決できるのである。
１，第２，第３のＭＯＳトランジスタを有しているの
で、ゲインの増大、動作の安定性、及び製造工程の簡略
化が図れる。第７の発明によれば、データ線負荷回路は
ＭＯＳトランジスタ及びレベルシフタを有しているの
で、負荷特性の直線性が改善され、ダイナミックレンジ
の拡大が図れる。第８の発明によれば、レベルシフタ
は、デプレッション型ＭＯＳトランジスタとＭＯＳトラ
ンジスタとカレントミラー回路とを備えているので、同
一の入力電圧振幅の信号に対して従来のものより大きな
出力電圧振幅を有するレベルシフト信号の出力が行え
る。第９及び第１０の発明によれば、増幅回路は、負性
抵抗回路と抵抗手段を備えているので、ゲインの大きい
反転増幅出力と増幅されたレベルシフト出力とが得られ
る。従って、前記課題を解決できるのである。
【００２３】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すセンス回路の回路
図である。このセンス回路では、入力端子ＩＮがノード
Ｎ１１に接続され、該ノードＮ１１と第１の電位供給端
子（例えば、ＶCC）との間にデータ線負荷回路１００が
接続されている。ノードＮ１１と第２の電位供給端子
（例えば、ＧＮＤ）との間には、電流電圧変換回路２０
０が接続されている。電流電圧変換回路２００は、ＰＭ
ＯＳ２０１及び抵抗手段２１０の直列回路で構成されて
いる。ＰＭＯＳ２０１は、ソースがノードＮ１１に、ゲ
ートがノードＮ１２に、ドレインが抵抗手段２１０の一
端及び出力端子ＯＵＴに、それぞれ接続されている。抵
抗手段２１０の他端は、ＧＮＤに接続されている。ノー
ドＮ１１，Ｎ１２には、反転アンプ３００の入力ノード
Ａin及び出力ノードＡout がそれぞれ接続されている。
反転アンプ３００は、デプレッション型のＰＭＯＳ３０
１及び抵抗手段３１０の直列回路で構成されている。Ｐ
ＭＯＳ３０１は、ソースがＶCCに、ゲートが入力ノード
Ａinに、ドレインが抵抗手段３１０の一端及び出力ノー
ドＡout に、それぞれ接続されている。抵抗手段３１０
の他端は、ＧＮＤに接続されている。
図である。このセンス回路では、入力端子ＩＮがノード
Ｎ１１に接続され、該ノードＮ１１と第１の電位供給端
子（例えば、ＶCC）との間にデータ線負荷回路１００が
接続されている。ノードＮ１１と第２の電位供給端子
（例えば、ＧＮＤ）との間には、電流電圧変換回路２０
０が接続されている。電流電圧変換回路２００は、ＰＭ
ＯＳ２０１及び抵抗手段２１０の直列回路で構成されて
いる。ＰＭＯＳ２０１は、ソースがノードＮ１１に、ゲ
ートがノードＮ１２に、ドレインが抵抗手段２１０の一
端及び出力端子ＯＵＴに、それぞれ接続されている。抵
抗手段２１０の他端は、ＧＮＤに接続されている。ノー
ドＮ１１，Ｎ１２には、反転アンプ３００の入力ノード
Ａin及び出力ノードＡout がそれぞれ接続されている。
反転アンプ３００は、デプレッション型のＰＭＯＳ３０
１及び抵抗手段３１０の直列回路で構成されている。Ｐ
ＭＯＳ３０１は、ソースがＶCCに、ゲートが入力ノード
Ａinに、ドレインが抵抗手段３１０の一端及び出力ノー
ドＡout に、それぞれ接続されている。抵抗手段３１０
の他端は、ＧＮＤに接続されている。
【００２４】次に、動作を説明する。入力端子ＩＮはＶ
CCに近い所定のレベルにバイアスされている。データ線
負荷回路１００から入力端子ＩＮへ、一定のバイアス電
流Ｉ1 が流れている（Ｉ1 ＝０であってもよい）。又、
データ線負荷回路１００から電流電圧変換回路２００へ
も、一定のバイアス電流Ｉ2 が流れている。この状態
で、ＰＭＯＳ２０１は飽和状態となるように設計されて
いる。例えば、入力端子ＩＮより流れ出す電流Ｉ1 がΔ
Ｉ1 だけ増加したとする。すると、データ線負荷回路１
００を流れる電流が減少し、入力端子ＩＮ（即ち、ノー
ドＮ１１）のレベルが僅かに低下する。これが反転アン
プ３００によって増幅され、ノードＮ１２のレベルが上
昇する。そのため、ＰＭＯＳ２０１のソース電位が低下
し、そのゲート電位が上昇するので、該ゲート・ドレイ
ン間電圧が小さくなり、コンダクタンスが小さくなる。
ＰＭＯＳ２０１は飽和しているので、そのコンダクタン
スが大きく変化し、電流電圧変換回路２００を流れる電
流Ｉ2 がΔＩ2 （≒ΔＩ1 ）だけ減少する。この結果、
出力端子ＯＵＴの電位はΔＶ＝−ΔＩ2 ・ｒ11（但し、
ｒ11；抵抗手段２１０の抵抗値）だけ変化するので、こ
の抵抗値ｒ11を適宜定めて所望の出力電圧振幅を得るこ
とができる。一方、データ線負荷回路１００を流れる電
流ＩL については、電流Ｉ1 が増大した分、電流Ｉ2 が
減少するので、大きな変化がない。従って、入力端子Ｉ
Ｎの電位は、ほぼ一定に抑えられる。このように、入力
端子ＩＮの電圧振幅を抑えつつ、入力電流信号に対応し
た大きな電圧振幅の出力信号を得ることができる。
CCに近い所定のレベルにバイアスされている。データ線
負荷回路１００から入力端子ＩＮへ、一定のバイアス電
流Ｉ1 が流れている（Ｉ1 ＝０であってもよい）。又、
データ線負荷回路１００から電流電圧変換回路２００へ
も、一定のバイアス電流Ｉ2 が流れている。この状態
で、ＰＭＯＳ２０１は飽和状態となるように設計されて
いる。例えば、入力端子ＩＮより流れ出す電流Ｉ1 がΔ
Ｉ1 だけ増加したとする。すると、データ線負荷回路１
００を流れる電流が減少し、入力端子ＩＮ（即ち、ノー
ドＮ１１）のレベルが僅かに低下する。これが反転アン
プ３００によって増幅され、ノードＮ１２のレベルが上
昇する。そのため、ＰＭＯＳ２０１のソース電位が低下
し、そのゲート電位が上昇するので、該ゲート・ドレイ
ン間電圧が小さくなり、コンダクタンスが小さくなる。
ＰＭＯＳ２０１は飽和しているので、そのコンダクタン
スが大きく変化し、電流電圧変換回路２００を流れる電
流Ｉ2 がΔＩ2 （≒ΔＩ1 ）だけ減少する。この結果、
出力端子ＯＵＴの電位はΔＶ＝−ΔＩ2 ・ｒ11（但し、
ｒ11；抵抗手段２１０の抵抗値）だけ変化するので、こ
の抵抗値ｒ11を適宜定めて所望の出力電圧振幅を得るこ
とができる。一方、データ線負荷回路１００を流れる電
流ＩL については、電流Ｉ1 が増大した分、電流Ｉ2 が
減少するので、大きな変化がない。従って、入力端子Ｉ
Ｎの電位は、ほぼ一定に抑えられる。このように、入力
端子ＩＮの電圧振幅を抑えつつ、入力電流信号に対応し
た大きな電圧振幅の出力信号を得ることができる。
【００２５】本実施例では、次のような利点がある。 （ａ） 入力端子ＩＮとＧＮＤとの間に電流電圧変換回
路２００が設けられているので、メモリ回路等において
該入力端子ＩＮにデータ線を接続して用いる場合、該デ
ータ線に接続される各スイッチ手段と電流電圧変換回路
２００とが並列に接続されることとなり、両者に充分な
バイアス電圧を印加できる。従って、電源電圧を低くし
ても、動作速度及び動作マージンの点で優れている、即
ち低電源電圧動作に優れている。 （ｂ） 反転アンプ３００において、その入力ノードＡ
inと接続されるＭＯＳトランジスタをデプレッション型
のものとしたので、該反転アンプ３００がカットオフす
ることがなく、入力端子ＩＮのバイアス電位をＶCCに充
分近づけることができる。従って、電流電圧変換回路２
００にはほぼＶCCいっぱいまでバイアス電圧を印加で
き、さらに低電源電圧動作に優れたものが得られる。 （ｃ） 電流電圧変換回路２００を制御する反転アンプ
３００の入力ノードＡinの信号をセンス回路の入力端子
ＩＮより直接得ているので、動作の安定性に優れてい
る。以下この点を詳述する。例えば、図１において、デ
ータ線負荷回路１００と電流電圧変換回路２００をひと
まとめにして回路１とし、又反転アンプ３００を回路２
とする。回路２に対する回路１の入力はノードＮ１２で
あり、出力はノードＮ１１である。一方、回路１に対す
る回路２の入力はノードＮ１１であり、出力がノードＮ
１２である。即ち、回路１と回路２の入力と出力は、互
いに交差接続されている。ここで、回路１に注目する
と、回路１の出力（ノードＮ１１）は、その入力（ノー
ドＮ１２）に対してソースフォロワとなっている。つま
り、回路１は回路２に対してソースフォロワとして働く
ので、入力と出力は逆相にならず、増幅率が１より小さ
い。よって、正帰還がかかることがなく、ラッチとして
保持状態に入ったり、あるいは発振したりするおそれの
ない、安定したものが得られる。
路２００が設けられているので、メモリ回路等において
該入力端子ＩＮにデータ線を接続して用いる場合、該デ
ータ線に接続される各スイッチ手段と電流電圧変換回路
２００とが並列に接続されることとなり、両者に充分な
バイアス電圧を印加できる。従って、電源電圧を低くし
ても、動作速度及び動作マージンの点で優れている、即
ち低電源電圧動作に優れている。 （ｂ） 反転アンプ３００において、その入力ノードＡ
inと接続されるＭＯＳトランジスタをデプレッション型
のものとしたので、該反転アンプ３００がカットオフす
ることがなく、入力端子ＩＮのバイアス電位をＶCCに充
分近づけることができる。従って、電流電圧変換回路２
００にはほぼＶCCいっぱいまでバイアス電圧を印加で
き、さらに低電源電圧動作に優れたものが得られる。 （ｃ） 電流電圧変換回路２００を制御する反転アンプ
３００の入力ノードＡinの信号をセンス回路の入力端子
ＩＮより直接得ているので、動作の安定性に優れてい
る。以下この点を詳述する。例えば、図１において、デ
ータ線負荷回路１００と電流電圧変換回路２００をひと
まとめにして回路１とし、又反転アンプ３００を回路２
とする。回路２に対する回路１の入力はノードＮ１２で
あり、出力はノードＮ１１である。一方、回路１に対す
る回路２の入力はノードＮ１１であり、出力がノードＮ
１２である。即ち、回路１と回路２の入力と出力は、互
いに交差接続されている。ここで、回路１に注目する
と、回路１の出力（ノードＮ１１）は、その入力（ノー
ドＮ１２）に対してソースフォロワとなっている。つま
り、回路１は回路２に対してソースフォロワとして働く
ので、入力と出力は逆相にならず、増幅率が１より小さ
い。よって、正帰還がかかることがなく、ラッチとして
保持状態に入ったり、あるいは発振したりするおそれの
ない、安定したものが得られる。
【００２６】又、出力電圧振幅を大きくするためには、
抵抗手段２１０の値を大きなものとすればよい。センス
回路全体のゲインを上げるためには、反転アンプ３００
のゲインを上げたり、あるいは電流電圧変換回路２００
内のＰＭＯＳ２０１のゲートのバイアス電位を適宜定め
て、該ＰＭＯＳ２０１の飽和を深くする等の調整を行え
ばよい。このように、出力電圧振幅の大きさと、回路全
体のゲインを独立に調整できるので、所望の特性を容易
に得ることができる。
抵抗手段２１０の値を大きなものとすればよい。センス
回路全体のゲインを上げるためには、反転アンプ３００
のゲインを上げたり、あるいは電流電圧変換回路２００
内のＰＭＯＳ２０１のゲートのバイアス電位を適宜定め
て、該ＰＭＯＳ２０１の飽和を深くする等の調整を行え
ばよい。このように、出力電圧振幅の大きさと、回路全
体のゲインを独立に調整できるので、所望の特性を容易
に得ることができる。
【００２７】第２の実施例 図４は、図１に示す第１の実施例のセンス回路をより具
体化した回路図であり、図１中の要素と共通の要素には
共通の符号が付されている。
体化した回路図であり、図１中の要素と共通の要素には
共通の符号が付されている。
【００２８】このセンス回路では、図１のデータ線負荷
回路１００が、ゲートがＧＮＤに接続されたＰＭＯＳ１
０１で構成され、さらに電流電圧変換回路２００内の抵
抗手段２１０が、ゲートとドレインが接続されたＮＭＯ
Ｓ２１１で構成され、さらに反転アンプ３００内の抵抗
手段３１０が、ゲートとドレインが接続されたＮＭＯＳ
３１１で構成されている。他の構成は、図１と同一であ
る。
回路１００が、ゲートがＧＮＤに接続されたＰＭＯＳ１
０１で構成され、さらに電流電圧変換回路２００内の抵
抗手段２１０が、ゲートとドレインが接続されたＮＭＯ
Ｓ２１１で構成され、さらに反転アンプ３００内の抵抗
手段３１０が、ゲートとドレインが接続されたＮＭＯＳ
３１１で構成されている。他の構成は、図１と同一であ
る。
【００２９】本実施例では、次のような利点を有してい
る。 （１） 反転アンプ３００内の抵抗手段が、ゲートとド
レインを接続したＮＭＯＳ３１１で構成されているの
で、該反転アンプ３００の出力ノードＡout の電圧振幅
が制限される。そのため、回路全体のゲインは小さくな
るが、ダイナミックレンジを広くすることができる。そ
れ以外の構成は、第１の実施例と基本的に同一であるの
で、第１の実施例と同様に、低電源電圧動作に優れ、動
作の安定性に優れるという利点がある。
る。 （１） 反転アンプ３００内の抵抗手段が、ゲートとド
レインを接続したＮＭＯＳ３１１で構成されているの
で、該反転アンプ３００の出力ノードＡout の電圧振幅
が制限される。そのため、回路全体のゲインは小さくな
るが、ダイナミックレンジを広くすることができる。そ
れ以外の構成は、第１の実施例と基本的に同一であるの
で、第１の実施例と同様に、低電源電圧動作に優れ、動
作の安定性に優れるという利点がある。
【００３０】（２） 本実施例では、第１の実施例と同
様に、出力電圧振幅の大きさと、回路全体のゲインを独
立に調整できる。ここで、動作の安定性について、図５
を参照しつつ具体的に説明する。まず、図４において、
データ線負荷回路１００と電流電圧変換回路２００とを
ひとまとめにして回路１とし、その入力をノードＮ１２
とし、出力をノードＮ１１とする。又、反転アンプ３０
０を回路２とする。すると、回路１と回路２は、その入
力と出力とが互いに交差接続されている。図５は、この
ような構成の回路の安定性を判定するための入出力特性
図である。図５の横軸は、回路１の入力電位ＶI1及び回
路２の出力電位ＶO2であり、縦軸が、回路１の出力電位
ＶO1及び回路２の入力電位ＶI2である。又、曲線Ｃ1 は
回路１の入出力特性曲線、曲線Ｃ2 は回路２の入出力特
性曲線である。
様に、出力電圧振幅の大きさと、回路全体のゲインを独
立に調整できる。ここで、動作の安定性について、図５
を参照しつつ具体的に説明する。まず、図４において、
データ線負荷回路１００と電流電圧変換回路２００とを
ひとまとめにして回路１とし、その入力をノードＮ１２
とし、出力をノードＮ１１とする。又、反転アンプ３０
０を回路２とする。すると、回路１と回路２は、その入
力と出力とが互いに交差接続されている。図５は、この
ような構成の回路の安定性を判定するための入出力特性
図である。図５の横軸は、回路１の入力電位ＶI1及び回
路２の出力電位ＶO2であり、縦軸が、回路１の出力電位
ＶO1及び回路２の入力電位ＶI2である。又、曲線Ｃ1 は
回路１の入出力特性曲線、曲線Ｃ2 は回路２の入出力特
性曲線である。
【００３１】第１の実施例と同様に、回路１は回路２に
対してソースフォロワとして働く。そのため、特性曲線
Ｃ1 は、入力電位ＶI1が上昇すると出力電位ＶO2も上昇
する形状となる。回路２は反転アンプ３００であるの
で、その特性曲線Ｃ2 は、入力電位ＶI2が上昇すると出
力電位ＶO2が降下する形状となる。従って、特性曲線Ｃ
1 とＣ2 は、１つの動作点Ｐで交わる。このように、動
作点Ｐが一点しか存在しないので、極めて安定な回路が
得られる。
対してソースフォロワとして働く。そのため、特性曲線
Ｃ1 は、入力電位ＶI1が上昇すると出力電位ＶO2も上昇
する形状となる。回路２は反転アンプ３００であるの
で、その特性曲線Ｃ2 は、入力電位ＶI2が上昇すると出
力電位ＶO2が降下する形状となる。従って、特性曲線Ｃ
1 とＣ2 は、１つの動作点Ｐで交わる。このように、動
作点Ｐが一点しか存在しないので、極めて安定な回路が
得られる。
【００３２】第３の実施例 図６は、第１の実施例を示す図１のセンス回路を具体化
した第３の実施例を示すセンス回路の回路図であり、図
１及び図４中の要素と共通の要素には共通の符号が付さ
れている。このセンス回路は、図４のセンス回路のゲイ
ンを向上させたものであり、図４のセンス回路と同様の
データ線負荷用のＮＭＯＳ１０１と電流電圧変換回路２
００とを備え、さらに、反転アンプ３００と構成の異な
る反転アンプ３００Ａが設けられている。反転アンプ３
００Ａは、デプレッション型ＰＭＯＳ３０１及びＮＭＯ
Ｓ３１１の直列回路で構成されている。ＰＭＯＳ３０１
は、ソースがＶCCに、ゲートが入力ノードＡinに、ドレ
インが出力ノードＡout に、それぞれ接続されている。
ＮＭＯＳ３１１は、ドレインが出力ノードＡout に、ゲ
ートが入力ノードＡinに、ソースがＧＮＤに、それぞれ
接続されている。他の構成は、図４と同一である。
した第３の実施例を示すセンス回路の回路図であり、図
１及び図４中の要素と共通の要素には共通の符号が付さ
れている。このセンス回路は、図４のセンス回路のゲイ
ンを向上させたものであり、図４のセンス回路と同様の
データ線負荷用のＮＭＯＳ１０１と電流電圧変換回路２
００とを備え、さらに、反転アンプ３００と構成の異な
る反転アンプ３００Ａが設けられている。反転アンプ３
００Ａは、デプレッション型ＰＭＯＳ３０１及びＮＭＯ
Ｓ３１１の直列回路で構成されている。ＰＭＯＳ３０１
は、ソースがＶCCに、ゲートが入力ノードＡinに、ドレ
インが出力ノードＡout に、それぞれ接続されている。
ＮＭＯＳ３１１は、ドレインが出力ノードＡout に、ゲ
ートが入力ノードＡinに、ソースがＧＮＤに、それぞれ
接続されている。他の構成は、図４と同一である。
【００３３】本実施例では、ＮＭＯＳ３１１のゲートを
反転アンプ３００Ａの入力ノードＡinに接続したので、
該反転アンプ３００Ａのゲインを大きくできる。よっ
て、回路全体としてはダイナミックレンジがやや狭くな
るが、回路のゲインを向上できる。又、動作は、基本的
には第１及び第２の実施例と同様であるので、それらと
同様の利点が得られる。
反転アンプ３００Ａの入力ノードＡinに接続したので、
該反転アンプ３００Ａのゲインを大きくできる。よっ
て、回路全体としてはダイナミックレンジがやや狭くな
るが、回路のゲインを向上できる。又、動作は、基本的
には第１及び第２の実施例と同様であるので、それらと
同様の利点が得られる。
【００３４】第４の実施例 図７は、本発明の第４の実施例を示すセンス回路の回路
図であり、第１〜第３の実施例を示す図１、図４、及び
図６中の要素と共通の要素には共通の符号が付されてい
る。このセンス回路では、図４及び図６のデータ線負荷
回路１００と構成の異なるデータ線負荷回路１００Ａ
と、図４と同一の電流電圧変換回路２００及び反転アン
プ３００とを、備えている。データ線負荷回路１００Ａ
は、ノードＮ１１に接続された入力ノードＬinとＶCCと
の間に接続されたＰＭＯＳ１０１と、入力ノードが入力
ノードＬinに接続され出力がノードＮ２１を介してＰＭ
ＯＳ１０１のゲートに接続されたレベルシフタ１０２と
で、構成されている。他の構成は、第１〜第３の実施例
と同様であるため、センス回路としての基本的な動作が
同一である。よって、同一部分の構成及び基本的な動作
の説明は省略し、以下、主にデータ線負荷回路１００Ａ
の特性について述べる。図８は、図７のデータ線負荷回
路１００Ａの負荷曲線を示す特性図である。図８の横軸
は入力ノードＬinの電位ＶLIN 、縦軸はデータ線負荷回
路１００Ａ内のＰＭＯＳ１０１を流れる電流ＩL であ
る。実線の曲線ｌ1 は、データ線負荷回路１００Ａの負
荷曲線である。破線の曲線ｌ2 及びｌ3 は、説明のため
に加えたもので、曲線ｌ2 はＰＭＯＳ１０１のみを負荷
とし、そのゲート電位ＶG をＶG ＝ＶCC−ＶSHF とした
負荷曲線である。曲線ｌ3 は、ＰＭＯＳ１０１のみを負
荷とし、そのゲート電位ＶG をＶG ＝０Ｖとした負荷曲
線である。電圧ＶSHF は、レベルシフタ１０２によるシ
フト電圧であり、｜ＶSHF ｜≧｜ＶTP｜と設計される。
図であり、第１〜第３の実施例を示す図１、図４、及び
図６中の要素と共通の要素には共通の符号が付されてい
る。このセンス回路では、図４及び図６のデータ線負荷
回路１００と構成の異なるデータ線負荷回路１００Ａ
と、図４と同一の電流電圧変換回路２００及び反転アン
プ３００とを、備えている。データ線負荷回路１００Ａ
は、ノードＮ１１に接続された入力ノードＬinとＶCCと
の間に接続されたＰＭＯＳ１０１と、入力ノードが入力
ノードＬinに接続され出力がノードＮ２１を介してＰＭ
ＯＳ１０１のゲートに接続されたレベルシフタ１０２と
で、構成されている。他の構成は、第１〜第３の実施例
と同様であるため、センス回路としての基本的な動作が
同一である。よって、同一部分の構成及び基本的な動作
の説明は省略し、以下、主にデータ線負荷回路１００Ａ
の特性について述べる。図８は、図７のデータ線負荷回
路１００Ａの負荷曲線を示す特性図である。図８の横軸
は入力ノードＬinの電位ＶLIN 、縦軸はデータ線負荷回
路１００Ａ内のＰＭＯＳ１０１を流れる電流ＩL であ
る。実線の曲線ｌ1 は、データ線負荷回路１００Ａの負
荷曲線である。破線の曲線ｌ2 及びｌ3 は、説明のため
に加えたもので、曲線ｌ2 はＰＭＯＳ１０１のみを負荷
とし、そのゲート電位ＶG をＶG ＝ＶCC−ＶSHF とした
負荷曲線である。曲線ｌ3 は、ＰＭＯＳ１０１のみを負
荷とし、そのゲート電位ＶG をＶG ＝０Ｖとした負荷曲
線である。電圧ＶSHF は、レベルシフタ１０２によるシ
フト電圧であり、｜ＶSHF ｜≧｜ＶTP｜と設計される。
【００３５】例えば、ＶLIN ＝ＶCCであるとすると、こ
の電位がレベルシフタ１０２によって電圧ＶSHF だけシ
フトダウンされ、ノードＮ２１を介してＰＭＯＳ１０１
のゲートへ出力される。よって、ＰＭＯＳ１０１のゲー
ト電位ＶG は、ＶG ＝ＶCC−ＶSHF となる。電位ＶLIN
が低下していくと、ゲート電位ＶG も低下していくの
で、ＰＭＯＳ１０１を流れる電流ＩL が増加していく。
さらに、電位ＶLIN が低下してＶLIN＜ＶSHF となる
と、ＶG ＝０Ｖとなって電位ＶLIN によらず一定となる
ので、電流ＩL が一定となる。そのため、負荷曲線ｌ1
は、電位ＶLIN がＶCCに近い領域では曲線ｌ2 における
非飽和領域での接線を延長したような特性を示し、電位
ＶLIN が低下して曲線ｌ3 に近づくと、飽和するような
形を示す。このように、データ線負荷回路１００Ａ全体
としては、見かけ上、非飽和領域が拡張されたＭＯＳト
ランジスタのようにふるまう。ここで、曲線ｌ3 は従来
のデータ線負荷回路の特性に相等することを考えると、
本実施例のデータ線負荷回路１００Ａでは、特性の飽和
が始まる電流値を等しくしたとき、従来のものより、そ
の等価抵抗値を大きくできることとなる。即ち、入力ノ
ードＬinの電圧振幅の最大許容値を等しく設計したと
き、従来のものより、微小な電流信号を確実にセンスで
きることとなる。これに対し、データ線負荷回路の等価
抵抗値を等しくすれば、本実施例のものは、従来のもの
よりも、その特性の飽和が始まる電流値を大きくでき
る。
の電位がレベルシフタ１０２によって電圧ＶSHF だけシ
フトダウンされ、ノードＮ２１を介してＰＭＯＳ１０１
のゲートへ出力される。よって、ＰＭＯＳ１０１のゲー
ト電位ＶG は、ＶG ＝ＶCC−ＶSHF となる。電位ＶLIN
が低下していくと、ゲート電位ＶG も低下していくの
で、ＰＭＯＳ１０１を流れる電流ＩL が増加していく。
さらに、電位ＶLIN が低下してＶLIN＜ＶSHF となる
と、ＶG ＝０Ｖとなって電位ＶLIN によらず一定となる
ので、電流ＩL が一定となる。そのため、負荷曲線ｌ1
は、電位ＶLIN がＶCCに近い領域では曲線ｌ2 における
非飽和領域での接線を延長したような特性を示し、電位
ＶLIN が低下して曲線ｌ3 に近づくと、飽和するような
形を示す。このように、データ線負荷回路１００Ａ全体
としては、見かけ上、非飽和領域が拡張されたＭＯＳト
ランジスタのようにふるまう。ここで、曲線ｌ3 は従来
のデータ線負荷回路の特性に相等することを考えると、
本実施例のデータ線負荷回路１００Ａでは、特性の飽和
が始まる電流値を等しくしたとき、従来のものより、そ
の等価抵抗値を大きくできることとなる。即ち、入力ノ
ードＬinの電圧振幅の最大許容値を等しく設計したと
き、従来のものより、微小な電流信号を確実にセンスで
きることとなる。これに対し、データ線負荷回路の等価
抵抗値を等しくすれば、本実施例のものは、従来のもの
よりも、その特性の飽和が始まる電流値を大きくでき
る。
【００３６】以上のように、本実施例では次のような利
点を有している。 （ｉ） データ線負荷回路１００ＡがＰＭＯＳ１０１及
びレベルシフタ１０２で構成されているので、負荷特性
の直線性が改善され、従来よりダイナミックレンジの広
いセンス回路が得られる。又、レベルシフタ１０２の働
きにより、入力端子ＩＮの電位がＶCCであっても、負荷
用のＰＭＯＳ１０１がカットオフしないので、該入力端
子ＩＮのバイアス電位を充分ＶCCに近いものとできる。
従って、ダイナミックレンジを広くしても、低電源電圧
動作に優れるという利点は損なわれない。
点を有している。 （ｉ） データ線負荷回路１００ＡがＰＭＯＳ１０１及
びレベルシフタ１０２で構成されているので、負荷特性
の直線性が改善され、従来よりダイナミックレンジの広
いセンス回路が得られる。又、レベルシフタ１０２の働
きにより、入力端子ＩＮの電位がＶCCであっても、負荷
用のＰＭＯＳ１０１がカットオフしないので、該入力端
子ＩＮのバイアス電位を充分ＶCCに近いものとできる。
従って、ダイナミックレンジを広くしても、低電源電圧
動作に優れるという利点は損なわれない。
【００３７】（ii） 本実施例のセンス回路は、第１の
実施例のデータ線負荷回路１００に代えて、構成の異な
るデータ線負荷回路１００Ａを設けており、他の構成は
同一である。従って、第１の実施例と同様に、低電源電
圧動作に優れ、動作の安定性に優れ、かつ所望の特性が
容易に得られるという利点を有している。
実施例のデータ線負荷回路１００に代えて、構成の異な
るデータ線負荷回路１００Ａを設けており、他の構成は
同一である。従って、第１の実施例と同様に、低電源電
圧動作に優れ、動作の安定性に優れ、かつ所望の特性が
容易に得られるという利点を有している。
【００３８】（iii) 本実施例のデータ線負荷回路１０
０Ａの用途は、センス回路だけでなく、より直線性の改
善された電流電圧特性を必要とする種々の回路の負荷手
段に用いても有効である。
０Ａの用途は、センス回路だけでなく、より直線性の改
善された電流電圧特性を必要とする種々の回路の負荷手
段に用いても有効である。
【００３９】第５の実施例 図９は、本発明の第５の実施例を示すセンス回路の回路
図であり、第１〜第４の実施例を示す図１、図４、図
６、及び図７中の要素と共通の要素には共通の符号が付
されている。このセンス回路は、図７と同様のデータ線
負荷用のＰＭＯＳ１０１と、図１と同様の電流電圧変換
回路２００と、増幅回路４００とで、構成されている。
データ線負荷用のＰＭＯＳ１０１は、入力端子ＩＮとＶ
CCとの間に直列接続され、該入力端子ＩＮとＧＮＤとの
間に電流電圧変換回路２００が接続されている。電流電
圧変換回路２００は、図１と同様に、ＰＭＯＳ２０１と
抵抗手段２１０との直列回路で構成され、その両者の接
続点が出力端子ＯＵＴに接続されている。増幅回路４０
０は、入力端子ＩＮにノードＮ３１を介して接続された
入力ノードＡinと、ＰＭＯＳ２０１のゲートにノードＮ
３２を介して接続された第１の出力ノードＡout1と、Ｐ
ＭＯＳ１０１のゲートにノードＮ３３を介して接続され
た第２の出力ノードＡout2とを有している。この増幅回
路４００は、図７のレベルシフタ１０２と反転アンプ３
００とを１つの回路で実現したもので、入力ノードＡin
にゲートが接続されたデプレッション型のＰＭＯＳ４０
１と、該入力ノードＡinにゲートが接続されたＮＭＯＳ
４０２と、ＮＭＯＳ４１１，４１２からなるカレントミ
ラー回路４１０とで、構成されている。ＰＭＯＳ４０１
は、ソースがＶCCに、ドレインがカレントミラー回路４
１０の電流入力ノードＩinに、それぞれ接続されてい
る。ＮＭＯＳ４０２は、ドレインがＶCCに、ソースがカ
レントミラー回路４１０の電流出力ノードＩout 及び第
２の出力ノードＡout2に、それぞれ接続されている。
図であり、第１〜第４の実施例を示す図１、図４、図
６、及び図７中の要素と共通の要素には共通の符号が付
されている。このセンス回路は、図７と同様のデータ線
負荷用のＰＭＯＳ１０１と、図１と同様の電流電圧変換
回路２００と、増幅回路４００とで、構成されている。
データ線負荷用のＰＭＯＳ１０１は、入力端子ＩＮとＶ
CCとの間に直列接続され、該入力端子ＩＮとＧＮＤとの
間に電流電圧変換回路２００が接続されている。電流電
圧変換回路２００は、図１と同様に、ＰＭＯＳ２０１と
抵抗手段２１０との直列回路で構成され、その両者の接
続点が出力端子ＯＵＴに接続されている。増幅回路４０
０は、入力端子ＩＮにノードＮ３１を介して接続された
入力ノードＡinと、ＰＭＯＳ２０１のゲートにノードＮ
３２を介して接続された第１の出力ノードＡout1と、Ｐ
ＭＯＳ１０１のゲートにノードＮ３３を介して接続され
た第２の出力ノードＡout2とを有している。この増幅回
路４００は、図７のレベルシフタ１０２と反転アンプ３
００とを１つの回路で実現したもので、入力ノードＡin
にゲートが接続されたデプレッション型のＰＭＯＳ４０
１と、該入力ノードＡinにゲートが接続されたＮＭＯＳ
４０２と、ＮＭＯＳ４１１，４１２からなるカレントミ
ラー回路４１０とで、構成されている。ＰＭＯＳ４０１
は、ソースがＶCCに、ドレインがカレントミラー回路４
１０の電流入力ノードＩinに、それぞれ接続されてい
る。ＮＭＯＳ４０２は、ドレインがＶCCに、ソースがカ
レントミラー回路４１０の電流出力ノードＩout 及び第
２の出力ノードＡout2に、それぞれ接続されている。
【００４０】カレントミラー回路４１０は、それを構成
するＮＭＯＳ４１１，４１２の各ソースがＧＮＤに接続
され、その各ゲートが第１の出力ノードＡout1に接続さ
れている。ＮＭＯＳ４１１のドレイン及びゲートは、電
流入力ノードＩinに接続されている。ＮＭＯＳ４１２の
ドレインは、電流出力ノードＩout に接続されている。
するＮＭＯＳ４１１，４１２の各ソースがＧＮＤに接続
され、その各ゲートが第１の出力ノードＡout1に接続さ
れている。ＮＭＯＳ４１１のドレイン及びゲートは、電
流入力ノードＩinに接続されている。ＮＭＯＳ４１２の
ドレインは、電流出力ノードＩout に接続されている。
【００４１】次に、（１）増幅回路４００の動作と、
（２）入力ノードＡinの電位と第１の出力ノードＡout2
の電位との関係と、（３）センス回路全体の動作と本実
施例の利点を説明する。 （１） 増幅回路４００の動作 入力ノードＡinと出力ノードＡout1との間には、ＰＭＯ
Ｓ４０１及びＮＭＯＳ４１１からなる反転アンプが接続
されており、この部分は図４の反転アンプ３００と同一
の構成である。従って、出力ノードＡout1には、入力ノ
ードＡin（即ち、入力端子ＩＮ）の電圧信号が反転増幅
して出力される。
（２）入力ノードＡinの電位と第１の出力ノードＡout2
の電位との関係と、（３）センス回路全体の動作と本実
施例の利点を説明する。 （１） 増幅回路４００の動作 入力ノードＡinと出力ノードＡout1との間には、ＰＭＯ
Ｓ４０１及びＮＭＯＳ４１１からなる反転アンプが接続
されており、この部分は図４の反転アンプ３００と同一
の構成である。従って、出力ノードＡout1には、入力ノ
ードＡin（即ち、入力端子ＩＮ）の電圧信号が反転増幅
して出力される。
【００４２】（２） 入力ノードＡinの電位と第２の出
力ノードＡout2の電位との関係 図１０は、図９の増幅回路４００の出力ノードＡout2の
動作を説明するための動作特性図である。この図の縦軸
は電流、横軸は電圧である。例えば、ＮＭＯＳ４１１と
４１２の能力は等しいものとする。図１０において、曲
線ＣNaは、横軸を出力ノードＡout2の電位、縦軸をＮＭ
ＯＳ４０２を流れる電流の大きさとし、入力ノードＡin
の電位をＶa としたときの該ＮＭＯＳ４０２の電流電圧
特性曲線である。図１０に示すように、出力ノードＡ
out2の電位がＶa −ＶTNN より低くなると、電流が流れ
始める。又、曲線ＣNbは、入力ノードＡinの電位をＶb
としたときのＮＭＯＳ４０２の電流電圧特性曲線であ
り、縦軸と横軸の定義は曲線ＣNaのものと同一である。
この場合、出力ノードＡout2の電位がＶb −ＶTNN より
低くなると、電流が流れ始める。曲線ｌa 及びｌb は、
横軸を出力ノードＡout2の電位とし、縦軸をＮＭＯＳ４
１２を流れる電流の大きさとしたときの該ＮＭＯＳ４１
２の電流電圧特性曲線である。曲線ｌa は、入力ノード
Ａinの電位がＶa であるときのものであり、曲線ｌb は
入力ノードＡinの電位がＶb であるときのものである。
曲線Ｃb は、横軸を入力ノードＡinの電位とし、縦軸を
ＰＭＯＳ４０１を流れる電流としたときの該ＰＭＯＳ４
０１の電流電圧特性曲線である。例えば、入力ノードＡ
inの電位がＶa であるとき、ＰＭＯＳ４０１を流れる電
流をＩa とすると、この電流Ｉa はＮＭＯＳ４１１にも
流れる。ＮＭＯＳ４１１及び４１２はカレントミラー回
路４１０を構成しているから、ＮＭＯＳ４１２において
も電流Ｉa が流れることになる。そのため、ＮＭＯＳ４
１２の特性曲線ｌa とＮＭＯＳ４０２の特性曲線ＣNaと
は、電流値がＩa となる点Ｐa で交わる。この点Ｐ
a が、入力ノードＡinの電位がＶa であるときの出力ノ
ードＡout2の動作点であって、動作点Ｐa の電圧値Ｖ
outaが出力ノードＡout2の電位となる。同様に、入力ノ
ードＡinの電位がＶb であるとき、ＰＭＯＳ４０１を流
れる電流をＩb とすると、このとき、ＮＭＯＳ４１２を
流れる電流もＩb となって、該ＮＭＯＳ４１２の特性曲
線ｌb とＮＭＯＳ４０２の特性曲線ＣNbとは、電流値が
Ｉb となる点Ｐb で交わる。この点Ｐb が入力ノードＡ
inの電位がＶb であるときの出力ノードＡout2の動作点
であり、その電圧値Ｖoutbが出力ノードＡout2の電位と
なる。このように、本実施例における増幅回路４００で
は、入力電圧信号がレベルシフトされるだけでなく、入
力電圧振幅Ｖa −Ｖb が増幅されてＶouta−Ｖoutb（＞
Ｖa −Ｖb ）なる大きな電圧振幅が得られる。
力ノードＡout2の電位との関係 図１０は、図９の増幅回路４００の出力ノードＡout2の
動作を説明するための動作特性図である。この図の縦軸
は電流、横軸は電圧である。例えば、ＮＭＯＳ４１１と
４１２の能力は等しいものとする。図１０において、曲
線ＣNaは、横軸を出力ノードＡout2の電位、縦軸をＮＭ
ＯＳ４０２を流れる電流の大きさとし、入力ノードＡin
の電位をＶa としたときの該ＮＭＯＳ４０２の電流電圧
特性曲線である。図１０に示すように、出力ノードＡ
out2の電位がＶa −ＶTNN より低くなると、電流が流れ
始める。又、曲線ＣNbは、入力ノードＡinの電位をＶb
としたときのＮＭＯＳ４０２の電流電圧特性曲線であ
り、縦軸と横軸の定義は曲線ＣNaのものと同一である。
この場合、出力ノードＡout2の電位がＶb −ＶTNN より
低くなると、電流が流れ始める。曲線ｌa 及びｌb は、
横軸を出力ノードＡout2の電位とし、縦軸をＮＭＯＳ４
１２を流れる電流の大きさとしたときの該ＮＭＯＳ４１
２の電流電圧特性曲線である。曲線ｌa は、入力ノード
Ａinの電位がＶa であるときのものであり、曲線ｌb は
入力ノードＡinの電位がＶb であるときのものである。
曲線Ｃb は、横軸を入力ノードＡinの電位とし、縦軸を
ＰＭＯＳ４０１を流れる電流としたときの該ＰＭＯＳ４
０１の電流電圧特性曲線である。例えば、入力ノードＡ
inの電位がＶa であるとき、ＰＭＯＳ４０１を流れる電
流をＩa とすると、この電流Ｉa はＮＭＯＳ４１１にも
流れる。ＮＭＯＳ４１１及び４１２はカレントミラー回
路４１０を構成しているから、ＮＭＯＳ４１２において
も電流Ｉa が流れることになる。そのため、ＮＭＯＳ４
１２の特性曲線ｌa とＮＭＯＳ４０２の特性曲線ＣNaと
は、電流値がＩa となる点Ｐa で交わる。この点Ｐ
a が、入力ノードＡinの電位がＶa であるときの出力ノ
ードＡout2の動作点であって、動作点Ｐa の電圧値Ｖ
outaが出力ノードＡout2の電位となる。同様に、入力ノ
ードＡinの電位がＶb であるとき、ＰＭＯＳ４０１を流
れる電流をＩb とすると、このとき、ＮＭＯＳ４１２を
流れる電流もＩb となって、該ＮＭＯＳ４１２の特性曲
線ｌb とＮＭＯＳ４０２の特性曲線ＣNbとは、電流値が
Ｉb となる点Ｐb で交わる。この点Ｐb が入力ノードＡ
inの電位がＶb であるときの出力ノードＡout2の動作点
であり、その電圧値Ｖoutbが出力ノードＡout2の電位と
なる。このように、本実施例における増幅回路４００で
は、入力電圧信号がレベルシフトされるだけでなく、入
力電圧振幅Ｖa −Ｖb が増幅されてＶouta−Ｖoutb（＞
Ｖa −Ｖb ）なる大きな電圧振幅が得られる。
【００４３】なお、このように入力電圧振幅が増幅され
る条件は、ＮＭＯＳ４１２が飽和していることであり、
入力ノードＡinの電位がＶCCに充分近いことが必要であ
る。しかし、これは本実施例のセンス回路の使用条件そ
のものであって、動作を制約するものではない。次に、
従来のレベルシフタによる出力電圧振幅と、本実施例の
ものとを比較する。例えば、ＮＭＯＳ４１２を、電流Ｉ
a を流す定電流源となるように構成する。すると、入力
ノードＡinの電位がＶb であるときの出力ノードＡout2
の動作点はＰbbとなり、電位はＶoutbb となるので、出
力電圧振幅はＶouta−Ｖoutbb となって本実施例のもの
より小さい。即ち、本実施例の増幅回路４００において
は、同一の入力電圧振幅の信号に対して、従来のものよ
り大きな出力電圧振幅を有するレベルシフト信号が得ら
れる。
る条件は、ＮＭＯＳ４１２が飽和していることであり、
入力ノードＡinの電位がＶCCに充分近いことが必要であ
る。しかし、これは本実施例のセンス回路の使用条件そ
のものであって、動作を制約するものではない。次に、
従来のレベルシフタによる出力電圧振幅と、本実施例の
ものとを比較する。例えば、ＮＭＯＳ４１２を、電流Ｉ
a を流す定電流源となるように構成する。すると、入力
ノードＡinの電位がＶb であるときの出力ノードＡout2
の動作点はＰbbとなり、電位はＶoutbb となるので、出
力電圧振幅はＶouta−Ｖoutbb となって本実施例のもの
より小さい。即ち、本実施例の増幅回路４００において
は、同一の入力電圧振幅の信号に対して、従来のものよ
り大きな出力電圧振幅を有するレベルシフト信号が得ら
れる。
【００４４】（３） センス回路全体の動作と本実施例
の利点 増幅回路４００の第１の出力ノードＡout1には、入力信
号ＩＮの電圧信号の反転増幅された電圧出力信号が得ら
れ、これが電流電圧変換回路２００内のＰＭＯＳ２０１
のゲートを駆動する。一方、増幅回路４００の働きによ
り、入力端子ＩＮの電圧信号がレベルシフトされ、かつ
増幅されたレベルシフト信号が得られ、これにより、デ
ータ線負荷用のＰＭＯＳ１０１のゲートが制御される。
そのため、センス回路全体の動作は、基本的には第４の
実施例を示す図７のものと同一であり、低電源電圧動作
に優れ、動作の安定性に優れると共に、ダイナミックレ
ンジの広いセンス回路が得られる。
の利点 増幅回路４００の第１の出力ノードＡout1には、入力信
号ＩＮの電圧信号の反転増幅された電圧出力信号が得ら
れ、これが電流電圧変換回路２００内のＰＭＯＳ２０１
のゲートを駆動する。一方、増幅回路４００の働きによ
り、入力端子ＩＮの電圧信号がレベルシフトされ、かつ
増幅されたレベルシフト信号が得られ、これにより、デ
ータ線負荷用のＰＭＯＳ１０１のゲートが制御される。
そのため、センス回路全体の動作は、基本的には第４の
実施例を示す図７のものと同一であり、低電源電圧動作
に優れ、動作の安定性に優れると共に、ダイナミックレ
ンジの広いセンス回路が得られる。
【００４５】さらに、本実施例では、従来のものより大
きく増幅されたレベルシフト出力が得られるので、第４
の実施例を示す図７におけるものより、さらにデータ線
負荷の特性が改善されたダイナミックレンジのより広い
ものが得られる。その上、本実施例では、１つの増幅回
路４００により、入力電圧信号の反転増幅出力とレベル
シフト出力とが得られるので、反転アンプを別に設ける
ものより、センス回路の素子数を少なくできる。又、本
実施例の増幅回路４００の用途は、センス回路での使用
に限定されず、増幅されたレベルシフト出力を必要とす
る種々の分野、例えばインタフェース回路等において、
レベルシフタとして用いて効果がある。
きく増幅されたレベルシフト出力が得られるので、第４
の実施例を示す図７におけるものより、さらにデータ線
負荷の特性が改善されたダイナミックレンジのより広い
ものが得られる。その上、本実施例では、１つの増幅回
路４００により、入力電圧信号の反転増幅出力とレベル
シフト出力とが得られるので、反転アンプを別に設ける
ものより、センス回路の素子数を少なくできる。又、本
実施例の増幅回路４００の用途は、センス回路での使用
に限定されず、増幅されたレベルシフト出力を必要とす
る種々の分野、例えばインタフェース回路等において、
レベルシフタとして用いて効果がある。
【００４６】第６の実施例 図１１は、本発明の第６の実施例を示すセンス回路の回
路図であり、第１の実施例を示す図１中の要素と共通の
要素には共通の符号が付されている。このセンス回路で
は、図１と同一のデータ線負荷回路１００及び電流電圧
変換回路２００と、図１と異なる構成の反転アンプ３０
０Ｂとで、構成されている。反転アンプ３００Ｂは、入
力端子ＩＮに接続された入力ノードＡinと、ＰＭＯＳ２
０１のゲートに接続された出力ノードＡout とを有し、
負性抵抗回路３２０と抵抗手段３１０とで構成されてい
る。負性抵抗回路３２０は、制御端子Ｇ及び第１，第２
の入出力端子Ｓ，Ｄを有し、該制御端子Ｇが入力ノード
Ａinに、第１の入出力端子ＳがＶCCに、該第２の入出力
端子Ｄが抵抗手段３１０の一方の端子及び出力ノードＡ
out に、それぞれ接続されている。抵抗手段３１０の他
方の端子は、ＧＮＤに接続されている。負性抵抗回路３
２０は、第１と第２の入出力端子Ｓ，Ｄ間に接続された
ＰＭＯＳ３２１と、ＶCCとＧＮＤ間に直列に接続された
ＮＭＯＳ３２２，３２３とで、構成されている。
路図であり、第１の実施例を示す図１中の要素と共通の
要素には共通の符号が付されている。このセンス回路で
は、図１と同一のデータ線負荷回路１００及び電流電圧
変換回路２００と、図１と異なる構成の反転アンプ３０
０Ｂとで、構成されている。反転アンプ３００Ｂは、入
力端子ＩＮに接続された入力ノードＡinと、ＰＭＯＳ２
０１のゲートに接続された出力ノードＡout とを有し、
負性抵抗回路３２０と抵抗手段３１０とで構成されてい
る。負性抵抗回路３２０は、制御端子Ｇ及び第１，第２
の入出力端子Ｓ，Ｄを有し、該制御端子Ｇが入力ノード
Ａinに、第１の入出力端子ＳがＶCCに、該第２の入出力
端子Ｄが抵抗手段３１０の一方の端子及び出力ノードＡ
out に、それぞれ接続されている。抵抗手段３１０の他
方の端子は、ＧＮＤに接続されている。負性抵抗回路３
２０は、第１と第２の入出力端子Ｓ，Ｄ間に接続された
ＰＭＯＳ３２１と、ＶCCとＧＮＤ間に直列に接続された
ＮＭＯＳ３２２，３２３とで、構成されている。
【００４７】ＰＭＯＳ３２１は、ソースが第１の入出力
端子Ｓに、ゲートがノードＮ４０に、ドレインが第２の
入出力端子Ｄに、それぞれ接続されている。ＰＭＯＳ３
２２は、ドレインがＶCCに、ゲートが制御端子Ｇに、ソ
ースがノードＮ４０に、それぞれ接続されている。ＮＭ
ＯＳ３２３は、ドレインがノードＮ４０に、ゲートが第
２の入出力端子Ｄに、ソースがＧＮＤに、それぞれ接続
されている。
端子Ｓに、ゲートがノードＮ４０に、ドレインが第２の
入出力端子Ｄに、それぞれ接続されている。ＰＭＯＳ３
２２は、ドレインがＶCCに、ゲートが制御端子Ｇに、ソ
ースがノードＮ４０に、それぞれ接続されている。ＮＭ
ＯＳ３２３は、ドレインがノードＮ４０に、ゲートが第
２の入出力端子Ｄに、ソースがＧＮＤに、それぞれ接続
されている。
【００４８】なお、他の部分については、第１の実施例
を示す図１と同一である。次に、本実施例のセンス回路
の動作を、図１２〜図１４を参照しつつ説明する。ま
ず、反転アンプ３００Ｂの動作を、図１２を参照しつつ
説明する。図１２は、反転アンプ３００Ｂの出力ノード
Ａout における動作特性図である。この図の縦軸は、負
性抵抗回路３２０の第１と第２の入出力端子Ｓ，Ｄ間を
流れる電流と抵抗手段３１０を流れる電流であり、横軸
は、出力ノードＡout の電位である。
を示す図１と同一である。次に、本実施例のセンス回路
の動作を、図１２〜図１４を参照しつつ説明する。ま
ず、反転アンプ３００Ｂの動作を、図１２を参照しつつ
説明する。図１２は、反転アンプ３００Ｂの出力ノード
Ａout における動作特性図である。この図の縦軸は、負
性抵抗回路３２０の第１と第２の入出力端子Ｓ，Ｄ間を
流れる電流と抵抗手段３１０を流れる電流であり、横軸
は、出力ノードＡout の電位である。
【００４９】図１２において、曲線ＮＲa は、入力ノー
ドＡinの電位をＶa としたときの負性抵抗回路３２０の
第１と第２の入出力端子Ｓ，Ｄ間の電流電圧特性曲線で
ある。曲線ＮＲb は、入力ノードＡinの電位をＶb とし
たときの負性抵抗回路３２０の電流電圧特性曲線であ
る。これらいずれの曲線ＮＲa ，ＮＲb も、出力ノード
Ａout の電位が低下するに従い、電流が一度増加し、そ
の後、ある点で減少し始める形となる。図１２の曲線ｌ
R は、抵抗手段３１０として例えばゲートとドレインの
接続されたＮＭＯＳを用いたときの、該抵抗手段３１０
の電流電圧特性曲線である。入力ノードＡinの電位がＶ
a であるときの回路の動作点は、曲線ＮＲa と曲線ｌR
との交点Ｐa となり、そのときの電圧値Ｖoutaが出力ノ
ードＡout の電位となる。一方、入力ノードＡinの電位
がＶb であるときの回路の動作点は、曲線ＮＲbと曲線
ｌR との交点Ｐb となり、そのときの電圧値Ｖoutbが出
力ノードＶout の電位となる。即ち、入力電圧振幅Ｖa
−Ｖb に対する出力電圧振幅Ｖouta−Ｖou tbが得られ
る。
ドＡinの電位をＶa としたときの負性抵抗回路３２０の
第１と第２の入出力端子Ｓ，Ｄ間の電流電圧特性曲線で
ある。曲線ＮＲb は、入力ノードＡinの電位をＶb とし
たときの負性抵抗回路３２０の電流電圧特性曲線であ
る。これらいずれの曲線ＮＲa ，ＮＲb も、出力ノード
Ａout の電位が低下するに従い、電流が一度増加し、そ
の後、ある点で減少し始める形となる。図１２の曲線ｌ
R は、抵抗手段３１０として例えばゲートとドレインの
接続されたＮＭＯＳを用いたときの、該抵抗手段３１０
の電流電圧特性曲線である。入力ノードＡinの電位がＶ
a であるときの回路の動作点は、曲線ＮＲa と曲線ｌR
との交点Ｐa となり、そのときの電圧値Ｖoutaが出力ノ
ードＡout の電位となる。一方、入力ノードＡinの電位
がＶb であるときの回路の動作点は、曲線ＮＲbと曲線
ｌR との交点Ｐb となり、そのときの電圧値Ｖoutbが出
力ノードＶout の電位となる。即ち、入力電圧振幅Ｖa
−Ｖb に対する出力電圧振幅Ｖouta−Ｖou tbが得られ
る。
【００５０】次に、本実施例の反転アンプ３００Ｂのゲ
インと、第１の実施例を示す図１のものとを比較する。
例えば、図１１の負性抵抗回路３２０を、デプレッショ
ン型ＰＭＯＳに替えた場合、その電流電圧特性は図１２
の破線で示した曲線Ｃaa及びＣbbのようになる。その結
果、入力ノードＡinの電位がＶa であるときの回路の動
作点はＰaaとなり、入力ノードＡinの電位がＶb である
ときの回路の動作点がＰbbとなる。そのため、出力電圧
振幅はＶaa−Ｖbb（＜Ｖa −Ｖb ）となり、負性抵抗回
路３２０を用いるものより小さくなる。
インと、第１の実施例を示す図１のものとを比較する。
例えば、図１１の負性抵抗回路３２０を、デプレッショ
ン型ＰＭＯＳに替えた場合、その電流電圧特性は図１２
の破線で示した曲線Ｃaa及びＣbbのようになる。その結
果、入力ノードＡinの電位がＶa であるときの回路の動
作点はＰaaとなり、入力ノードＡinの電位がＶb である
ときの回路の動作点がＰbbとなる。そのため、出力電圧
振幅はＶaa−Ｖbb（＜Ｖa −Ｖb ）となり、負性抵抗回
路３２０を用いるものより小さくなる。
【００５１】このように、本実施例では、反転アンプ３
００Ｂを負性抵抗回路３２０と抵抗手段３１０とで構成
したので、よりゲインの高い反転アンプが得られる。
又、負性抵抗回路３２０のノードＮ４０には、制御端子
Ｇの電位より少なくともスレッショルド電圧ＶTNN 分だ
け低い電位が得られる。そのため、入力端子ＩＮがＶCC
電位であっても、負性抵抗回路３２０はカットオフせ
ず、デプレッション型ＰＭＯＳを用いたのと同様に、ダ
イナミックレンジの広いものが得られる。よって、例え
ばデプレッション型ＭＯＳトランジスタを得るためのイ
オン打ち込み工程を行うことなく、入力端子ＩＮの電位
をＶCC近くにバイアスできる。従って、低電源電圧動作
に優れたセンス回路が得られる。
００Ｂを負性抵抗回路３２０と抵抗手段３１０とで構成
したので、よりゲインの高い反転アンプが得られる。
又、負性抵抗回路３２０のノードＮ４０には、制御端子
Ｇの電位より少なくともスレッショルド電圧ＶTNN 分だ
け低い電位が得られる。そのため、入力端子ＩＮがＶCC
電位であっても、負性抵抗回路３２０はカットオフせ
ず、デプレッション型ＰＭＯＳを用いたのと同様に、ダ
イナミックレンジの広いものが得られる。よって、例え
ばデプレッション型ＭＯＳトランジスタを得るためのイ
オン打ち込み工程を行うことなく、入力端子ＩＮの電位
をＶCC近くにバイアスできる。従って、低電源電圧動作
に優れたセンス回路が得られる。
【００５２】次に、このような反転アンプ３００Ｂの動
作の安定性を、図１３を参照しつつ説明する。図１３
は、図１１の反転アンプ３００Ｂの動作の安定性を説明
するための回路図であり、図１１中の要素と共通の要素
には共通の符号が付されている。ここで、ＮＭＯＳ３２
２とＮＭＯＳ３２３をひとまとめにして回路１とし、該
回路１の入力をノードＮ４２、該回路１の出力をノード
Ｎ４０とする。なお、ノードＮ４１は、適切な電位にバ
イアスされているものとする。又、ＰＭＯＳ３２１と抵
抗手段３１０をひとまとめにして回路２とし、その入力
をノードＮ４０、出力をノードＮ４２とする。なお、抵
抗手段３１０は、ゲートとドレインの接続されたＮＭＯ
Ｓで構成されているとする。図１３から明らかなよう
に、回路１と回路２はその入力と出力が互いに交差接続
されている。図１４は、このような回路の動作の安定性
を判定するための回路１及び回路２の入出力特性図であ
る。図１４の縦軸は、回路１の出力電位ＶO1と回路２の
入力電位ＶI1であり、横軸は、回路１の入力電位ＶI1と
回路２の出力電位ＶO2である。曲線Ｃ1 は回路１の入出
力特性曲線、曲線Ｃ2 は回路２の入出力特性曲線であ
る。回路１においては、入力（ノードＮ４２）の電位が
低下するに従い、出力（ノードＮ４０）の電位が上昇
し、該入力電位がＶTNとなると、出力電位はＶCC−Ｖ
TNN に至って一定となる。一方、回路２においては、そ
の入力（ノードＮ４０）の電位が上昇するに従い、出力
（ノードＮ４２）の電位が低下し、該入力電位がＶCC−
｜ＶTP｜となると、出力電位がＶTNに至って一定とな
る。よって、各特性曲線Ｃ1 ，Ｃ2 は、図１４に示すよ
うに１つの動作点Ｐで交わる。ここで、回路１の出力
（ノードＮ４０）がＶCC−ＶTNN となる領域に注目す
る。このとき、ＮＭＯＳ３２２には大きなバックバイア
スがかかっているので、ＶTNN ＞ＶTNとなる。従って、
ＶTN≒｜ＶTP｜となるような製造条件を定めれば、Ｖ
TNN ＞｜ＶTP｜となるので、入出力特性曲線が複数点で
交わることはない。こうした製造条件は、一般のＣＭＯ
Ｓ集積回路の製造条件としてごく普通のものである。よ
って、本実施例では、何等特殊な製造工程を要すること
なく、ゲインの高い反転アンプ３００Ｂが得られる。
作の安定性を、図１３を参照しつつ説明する。図１３
は、図１１の反転アンプ３００Ｂの動作の安定性を説明
するための回路図であり、図１１中の要素と共通の要素
には共通の符号が付されている。ここで、ＮＭＯＳ３２
２とＮＭＯＳ３２３をひとまとめにして回路１とし、該
回路１の入力をノードＮ４２、該回路１の出力をノード
Ｎ４０とする。なお、ノードＮ４１は、適切な電位にバ
イアスされているものとする。又、ＰＭＯＳ３２１と抵
抗手段３１０をひとまとめにして回路２とし、その入力
をノードＮ４０、出力をノードＮ４２とする。なお、抵
抗手段３１０は、ゲートとドレインの接続されたＮＭＯ
Ｓで構成されているとする。図１３から明らかなよう
に、回路１と回路２はその入力と出力が互いに交差接続
されている。図１４は、このような回路の動作の安定性
を判定するための回路１及び回路２の入出力特性図であ
る。図１４の縦軸は、回路１の出力電位ＶO1と回路２の
入力電位ＶI1であり、横軸は、回路１の入力電位ＶI1と
回路２の出力電位ＶO2である。曲線Ｃ1 は回路１の入出
力特性曲線、曲線Ｃ2 は回路２の入出力特性曲線であ
る。回路１においては、入力（ノードＮ４２）の電位が
低下するに従い、出力（ノードＮ４０）の電位が上昇
し、該入力電位がＶTNとなると、出力電位はＶCC−Ｖ
TNN に至って一定となる。一方、回路２においては、そ
の入力（ノードＮ４０）の電位が上昇するに従い、出力
（ノードＮ４２）の電位が低下し、該入力電位がＶCC−
｜ＶTP｜となると、出力電位がＶTNに至って一定とな
る。よって、各特性曲線Ｃ1 ，Ｃ2 は、図１４に示すよ
うに１つの動作点Ｐで交わる。ここで、回路１の出力
（ノードＮ４０）がＶCC−ＶTNN となる領域に注目す
る。このとき、ＮＭＯＳ３２２には大きなバックバイア
スがかかっているので、ＶTNN ＞ＶTNとなる。従って、
ＶTN≒｜ＶTP｜となるような製造条件を定めれば、Ｖ
TNN ＞｜ＶTP｜となるので、入出力特性曲線が複数点で
交わることはない。こうした製造条件は、一般のＣＭＯ
Ｓ集積回路の製造条件としてごく普通のものである。よ
って、本実施例では、何等特殊な製造工程を要すること
なく、ゲインの高い反転アンプ３００Ｂが得られる。
【００５３】次に、本実施例におけるセンス回路全体の
動作と、従来例に対する本実施例の利点を説明する。本
実施例のセンス回路では、第１の実施例を示す図１の反
転アンプ３００に代えて、構成の異なる反転アンプ３０
０Ｂを設けており、他の構成は図１と同一である。しか
も、反転アンプ３００Ｂは、その入力ノードＡinがＶCC
近くにバイアスされてもカットオフしない。よって、第
１の実施例と同様、低電源電圧動作に優れ、動作の安定
性に優れたセンス回路が得られる。その上、出力振幅の
大きさと回路全体のゲインを、独立に調整可能なセンス
回路が得られる。さらに、本実施例では、これらの利点
に加えて、次のような利点が得られる。即ち、反転アン
プ３００Ｂを負性抵抗回路３２０と抵抗手段３１０で構
成したので、第１の実施例のものよりもゲインの大きな
センス回路が得られる。その上、特にデプレッション型
ＭＯＳトランジスタを必要としないので、製造工程の少
ないセンス回路が得られる。
動作と、従来例に対する本実施例の利点を説明する。本
実施例のセンス回路では、第１の実施例を示す図１の反
転アンプ３００に代えて、構成の異なる反転アンプ３０
０Ｂを設けており、他の構成は図１と同一である。しか
も、反転アンプ３００Ｂは、その入力ノードＡinがＶCC
近くにバイアスされてもカットオフしない。よって、第
１の実施例と同様、低電源電圧動作に優れ、動作の安定
性に優れたセンス回路が得られる。その上、出力振幅の
大きさと回路全体のゲインを、独立に調整可能なセンス
回路が得られる。さらに、本実施例では、これらの利点
に加えて、次のような利点が得られる。即ち、反転アン
プ３００Ｂを負性抵抗回路３２０と抵抗手段３１０で構
成したので、第１の実施例のものよりもゲインの大きな
センス回路が得られる。その上、特にデプレッション型
ＭＯＳトランジスタを必要としないので、製造工程の少
ないセンス回路が得られる。
【００５４】第７の実施例 図１５は、本発明の第７の実施例を示すセンス回路の回
路図であり、第５の実施例を示す図９中の要素と共通の
要素には共通の符号が付されている。このセンス回路で
は、図９のセンス回路において、増幅回路４００に代え
てそれと構成の異なる増幅回路４００Ａが設けられてい
る点のみが異なっている。増幅回路４００Ａは、制御端
子Ｇ、第１，第２の入出力端子Ｓ，Ｄ、及び出力端子Ｘ
を有する負性抵抗回路４２０と抵抗手段用のＮＭＯＳ４
３０とで、構成されている。負性抵抗回路４２０の制御
端子Ｇは増幅回路４００Ａの入力ノードＡinに、出力端
子Ｘは該増幅回路４００Ａの第２の出力ノードＡ
out2に、それぞれ接続されている。負性抵抗回路４２０
の第１の入出力端子Ｓは、ＶCCに接続されている。第２
の入出力端子Ｄは、ＮＭＯＳ４３０のゲート及びドレイ
ンと、増幅回路４００Ａの第１の出力ノードＡout とに
接続されている。ＮＭＯＳ４３０のソースは、ＧＮＤに
接続されている。
路図であり、第５の実施例を示す図９中の要素と共通の
要素には共通の符号が付されている。このセンス回路で
は、図９のセンス回路において、増幅回路４００に代え
てそれと構成の異なる増幅回路４００Ａが設けられてい
る点のみが異なっている。増幅回路４００Ａは、制御端
子Ｇ、第１，第２の入出力端子Ｓ，Ｄ、及び出力端子Ｘ
を有する負性抵抗回路４２０と抵抗手段用のＮＭＯＳ４
３０とで、構成されている。負性抵抗回路４２０の制御
端子Ｇは増幅回路４００Ａの入力ノードＡinに、出力端
子Ｘは該増幅回路４００Ａの第２の出力ノードＡ
out2に、それぞれ接続されている。負性抵抗回路４２０
の第１の入出力端子Ｓは、ＶCCに接続されている。第２
の入出力端子Ｄは、ＮＭＯＳ４３０のゲート及びドレイ
ンと、増幅回路４００Ａの第１の出力ノードＡout とに
接続されている。ＮＭＯＳ４３０のソースは、ＧＮＤに
接続されている。
【００５５】この負性抵抗回路４２０は、第６の実施例
を示す図１１中の負性抵抗回路３２０と同様に、ＰＭＯ
Ｓ４２１及びＮＭＯＳ４２２，４２３で構成され、該Ｐ
ＭＯＳ４２１のゲートが出力端子Ｘと接続されている点
のみが、図１１と異なる。次に、増幅回路４００Ａの動
作を説明する。まず、入力ノードＡinと第１の出力ノー
ドＡout1の関係にのみ注目すると、この部分は第６の実
施例を示す図１１の反転アンプ３００Ｂと同じ構成のた
め、該反転アンプ３００Ｂと同様に動作する。即ち、第
１の出力ノードＡout1においては、入力ノードＡinの入
力電圧の変化が反転増幅されて得られる。次に、入力ノ
ードＡinに対する第２の出力ノードＡout の関係に注目
して回路の動作を説明する。この動作説明のため、第５
の実施例を示す図９においてデプレッション型ＰＭＯＳ
４０１を、図１６の変形回路に示すように負性抵抗回路
４４０に置き替えた回路を考える。負性抵抗回路４４０
は、第６の実施例を示す図１１中の負性抵抗回路３２０
と同一の回路構成であり、制御端子Ｇ、及び第１，第２
入出力端子Ｓ，Ｄを有し、ＰＭＯＳ４４１及びＮＭＯＳ
４４２，４４３で構成されている。まず、負性抵抗回路
４４０とＮＭＯＳ４１１とからなる部分に注目すると、
これは図１１の反転アンプ３００Ｂと同一構成である。
従って、第２の入出力端子Ｄには、入力ノードＡinの電
圧変化が大きく反転増幅されて得られる。図１１に説明
したように、この反転アンプ部分のゲインは、デプレッ
ション型ＰＭＯＳを用いるものより大きくできる。この
第２の入出力端子ＤがＮＭＯＳ４１２のゲートを制御し
ていることから、図１６の回路は、デプレッション型Ｐ
ＭＯＳを用いて構成された図９の増幅回路４００より大
きな電圧振幅のレベルシフト出力を得ることが可能とな
る。
を示す図１１中の負性抵抗回路３２０と同様に、ＰＭＯ
Ｓ４２１及びＮＭＯＳ４２２，４２３で構成され、該Ｐ
ＭＯＳ４２１のゲートが出力端子Ｘと接続されている点
のみが、図１１と異なる。次に、増幅回路４００Ａの動
作を説明する。まず、入力ノードＡinと第１の出力ノー
ドＡout1の関係にのみ注目すると、この部分は第６の実
施例を示す図１１の反転アンプ３００Ｂと同じ構成のた
め、該反転アンプ３００Ｂと同様に動作する。即ち、第
１の出力ノードＡout1においては、入力ノードＡinの入
力電圧の変化が反転増幅されて得られる。次に、入力ノ
ードＡinに対する第２の出力ノードＡout の関係に注目
して回路の動作を説明する。この動作説明のため、第５
の実施例を示す図９においてデプレッション型ＰＭＯＳ
４０１を、図１６の変形回路に示すように負性抵抗回路
４４０に置き替えた回路を考える。負性抵抗回路４４０
は、第６の実施例を示す図１１中の負性抵抗回路３２０
と同一の回路構成であり、制御端子Ｇ、及び第１，第２
入出力端子Ｓ，Ｄを有し、ＰＭＯＳ４４１及びＮＭＯＳ
４４２，４４３で構成されている。まず、負性抵抗回路
４４０とＮＭＯＳ４１１とからなる部分に注目すると、
これは図１１の反転アンプ３００Ｂと同一構成である。
従って、第２の入出力端子Ｄには、入力ノードＡinの電
圧変化が大きく反転増幅されて得られる。図１１に説明
したように、この反転アンプ部分のゲインは、デプレッ
ション型ＰＭＯＳを用いるものより大きくできる。この
第２の入出力端子ＤがＮＭＯＳ４１２のゲートを制御し
ていることから、図１６の回路は、デプレッション型Ｐ
ＭＯＳを用いて構成された図９の増幅回路４００より大
きな電圧振幅のレベルシフト出力を得ることが可能とな
る。
【００５６】ここで、図１６においてＮＭＯＳ４４２の
能力（例えば、一定のゲート電圧とドレイン・ソース間
電圧によって流せるドレイン電流で定義される能力）
と、ＮＭＯＳ４０２の能力とを等しくすると共に、ＮＭ
ＯＳ４４３の能力とＮＭＯＳ４１２の能力とを等しくす
ると、ＰＭＯＳ４４１のゲート電位と第２の出力ノード
Ａout2の電位が常に等しくなる。このようにして、より
簡略化された等価回路が得られる。即ち、図１６のＰＭ
ＯＳ４４１のゲートと第２の出力ノードＡout2をショー
トすると共に、ＮＭＯＳ４４２とＮＭＯＳ４０２とを１
つのＮＭＯＳ４４２Ａに置き替え、さらにＮＭＯＳ４４
３とＮＭＯＳ４１２を１つのＮＭＯＳ４４３Ａに置き替
えると、図１７に示すような等価回路が得られる。この
図１７の回路は、本実施例における増幅回路にほかなら
ず、図１５の増幅回路４００Ａのものと同一である。
能力（例えば、一定のゲート電圧とドレイン・ソース間
電圧によって流せるドレイン電流で定義される能力）
と、ＮＭＯＳ４０２の能力とを等しくすると共に、ＮＭ
ＯＳ４４３の能力とＮＭＯＳ４１２の能力とを等しくす
ると、ＰＭＯＳ４４１のゲート電位と第２の出力ノード
Ａout2の電位が常に等しくなる。このようにして、より
簡略化された等価回路が得られる。即ち、図１６のＰＭ
ＯＳ４４１のゲートと第２の出力ノードＡout2をショー
トすると共に、ＮＭＯＳ４４２とＮＭＯＳ４０２とを１
つのＮＭＯＳ４４２Ａに置き替え、さらにＮＭＯＳ４４
３とＮＭＯＳ４１２を１つのＮＭＯＳ４４３Ａに置き替
えると、図１７に示すような等価回路が得られる。この
図１７の回路は、本実施例における増幅回路にほかなら
ず、図１５の増幅回路４００Ａのものと同一である。
【００５７】以上のように、本実施例では次のような利
点を有している。 （ａ） 本実施例の増幅回路４００Ａでは、図９の増幅
回路４００よりゲインの大きい反転増幅出力と、増幅さ
れたレベルシフト出力とを得ることができる。さらに、
入力端子ＩＮに負性抵抗回路４２０を接続しているの
で、該入力端子ＩＮをＶCC近くまでバイアスしても、回
路がカットオフすることがない。従って、第５の実施例
を示す図９と同様に、低電源電圧動作に優れ、動作の安
定性に優れ、かつ広いダイナミックレンジが得られる。
しかも、デプレッション型ＭＯＳトランジスタを用いる
必要のないセンス回路が得られる。 （ｂ） 本実施例では、負性抵抗回路４２０を構成する
ＰＭＯＳ４２１のゲートより、レベルシフト出力を得て
いるので、素子数の少ないセンス回路を得ることができ
る。このことは、本実施例の図１５の増幅回路４００Ａ
と、図１６及び図１７の回路とを比較すれば明らかであ
る。 （ｃ） 本実施例の増幅回路４００Ａの用途は、センス
回路に限定されず、種々の分野においてレベルシフタあ
るいは反転アンプとして用いて効果がある。
点を有している。 （ａ） 本実施例の増幅回路４００Ａでは、図９の増幅
回路４００よりゲインの大きい反転増幅出力と、増幅さ
れたレベルシフト出力とを得ることができる。さらに、
入力端子ＩＮに負性抵抗回路４２０を接続しているの
で、該入力端子ＩＮをＶCC近くまでバイアスしても、回
路がカットオフすることがない。従って、第５の実施例
を示す図９と同様に、低電源電圧動作に優れ、動作の安
定性に優れ、かつ広いダイナミックレンジが得られる。
しかも、デプレッション型ＭＯＳトランジスタを用いる
必要のないセンス回路が得られる。 （ｂ） 本実施例では、負性抵抗回路４２０を構成する
ＰＭＯＳ４２１のゲートより、レベルシフト出力を得て
いるので、素子数の少ないセンス回路を得ることができ
る。このことは、本実施例の図１５の増幅回路４００Ａ
と、図１６及び図１７の回路とを比較すれば明らかであ
る。 （ｃ） 本実施例の増幅回路４００Ａの用途は、センス
回路に限定されず、種々の分野においてレベルシフタあ
るいは反転アンプとして用いて効果がある。
【００５８】変形例 なお、本発明は上記実施例に限定されず、種々の変形が
可能である。その変形例としては、例えば次のようなも
のがある。 （ｉ） 上記実施例において、ＮＭＯＳをＰＭＯＳに、
ＰＭＯＳをＮＭＯＳに、ＶCCをＧＮＤに、ＧＮＤをＶCC
に置き替えても、上記実施例と同様な効果を持つ回路が
得られる。 （ii） 動作時に定常的に電流の流れる電流経路（例え
ば、電流電圧変換回路２００，…）中に、スイッチ手段
を直列形態に挿入すれば、待機時の消費電力を低減でき
る。 （iii) 動作時の定常的な電流経路（例えば、電流電圧
変換回路２００，…）と電位供給端子ＶCCとの間に、第
１のスイッチ手段を直列形態に挿入し、該電流経路と電
位供給端子ＧＮＤとの間に第２のスイッチ手段を直列形
態に挿入し、前記第１のスイッチ手段と第２のスイッチ
との間の接続点に、第３のスイッチ手段を設け、この第
３のスイッチ手段に所定の電位を供給する電位供給手段
を設けてもよい。このようにすれば、待機時の消費電力
を低減できると共に、待機時に所望の接続点を予め所定
の電位にプリチャージしておけることから、速やかに待
機状態から動作状態へ移れるセンス回路が得られる。
又、前記第１のスイッチ手段は、例えばデータ線負荷の
トランジスタを兼ねてもよい。
可能である。その変形例としては、例えば次のようなも
のがある。 （ｉ） 上記実施例において、ＮＭＯＳをＰＭＯＳに、
ＰＭＯＳをＮＭＯＳに、ＶCCをＧＮＤに、ＧＮＤをＶCC
に置き替えても、上記実施例と同様な効果を持つ回路が
得られる。 （ii） 動作時に定常的に電流の流れる電流経路（例え
ば、電流電圧変換回路２００，…）中に、スイッチ手段
を直列形態に挿入すれば、待機時の消費電力を低減でき
る。 （iii) 動作時の定常的な電流経路（例えば、電流電圧
変換回路２００，…）と電位供給端子ＶCCとの間に、第
１のスイッチ手段を直列形態に挿入し、該電流経路と電
位供給端子ＧＮＤとの間に第２のスイッチ手段を直列形
態に挿入し、前記第１のスイッチ手段と第２のスイッチ
との間の接続点に、第３のスイッチ手段を設け、この第
３のスイッチ手段に所定の電位を供給する電位供給手段
を設けてもよい。このようにすれば、待機時の消費電力
を低減できると共に、待機時に所望の接続点を予め所定
の電位にプリチャージしておけることから、速やかに待
機状態から動作状態へ移れるセンス回路が得られる。
又、前記第１のスイッチ手段は、例えばデータ線負荷の
トランジスタを兼ねてもよい。
【００５９】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、入力端子と第１の電位供給端子との間に負荷
手段を接続し、該入力端子と第２の電位供給端子との間
に電流電圧変換回路を設け、この電流電圧変換回路を制
御する反転アンプの入力ノードを、センス回路の入力端
子に直接接続している。そのため、動作の安定性に優れ
たセンス回路が得られ、さらに出力振幅の大きさと回路
のゲインとを独立に調整できるセンス回路が得られる。
その上、反転アンプを、デプレッション型ＭＯＳトラン
ジスタを含んで構成したので、入力端子を例えばＶCC近
くにバイアスでき、低電源電圧動作に優れたものが得ら
れる。
によれば、入力端子と第１の電位供給端子との間に負荷
手段を接続し、該入力端子と第２の電位供給端子との間
に電流電圧変換回路を設け、この電流電圧変換回路を制
御する反転アンプの入力ノードを、センス回路の入力端
子に直接接続している。そのため、動作の安定性に優れ
たセンス回路が得られ、さらに出力振幅の大きさと回路
のゲインとを独立に調整できるセンス回路が得られる。
その上、反転アンプを、デプレッション型ＭＯＳトラン
ジスタを含んで構成したので、入力端子を例えばＶCC近
くにバイアスでき、低電源電圧動作に優れたものが得ら
れる。
【００６０】第２の発明によれば、負荷手段は、レベル
シフタとこのレベルシフタで制御される第２のＭＯＳト
ランジスタとを備えているので、第１の発明の効果であ
る低電源電圧動作に優れ、動作の安定性に優れる等の効
果を損なうことなく、該負荷手段の特性を改善すること
ができ、ダイナミックレンジの広いセンス回路を得るこ
とができる。又、本発明の負荷手段は、センス回路以外
に、同様な特性を必要とする他の分野の負荷回路として
用いても効果がある。第３の発明によれば、センス回路
は、負荷手段である第２のＭＯＳトランジスタと、電流
電圧変換回路と、負荷手段用の第２のＭＯＳトランジス
タを制御するレベルシフト出力及び電流電圧変換回路を
制御する反転増幅信号を出力する増幅回路とを備え、こ
の増幅回路の入力ノードがセンス回路の入力端子に接続
されている。さらに、増幅回路は、ゲートが入力ノード
と接続された第１伝導型のデプレッション型ＭＯＳトラ
ンジスタと、第２伝導型の第３のＭＯＳトランジスタ
と、第２伝導型ＭＯＳトランジスタからなるカレントミ
ラー回路とを、備えている。
シフタとこのレベルシフタで制御される第２のＭＯＳト
ランジスタとを備えているので、第１の発明の効果であ
る低電源電圧動作に優れ、動作の安定性に優れる等の効
果を損なうことなく、該負荷手段の特性を改善すること
ができ、ダイナミックレンジの広いセンス回路を得るこ
とができる。又、本発明の負荷手段は、センス回路以外
に、同様な特性を必要とする他の分野の負荷回路として
用いても効果がある。第３の発明によれば、センス回路
は、負荷手段である第２のＭＯＳトランジスタと、電流
電圧変換回路と、負荷手段用の第２のＭＯＳトランジス
タを制御するレベルシフト出力及び電流電圧変換回路を
制御する反転増幅信号を出力する増幅回路とを備え、こ
の増幅回路の入力ノードがセンス回路の入力端子に接続
されている。さらに、増幅回路は、ゲートが入力ノード
と接続された第１伝導型のデプレッション型ＭＯＳトラ
ンジスタと、第２伝導型の第３のＭＯＳトランジスタ
と、第２伝導型ＭＯＳトランジスタからなるカレントミ
ラー回路とを、備えている。
【００６１】そのため、増幅回路により、入力電圧信号
のレベルシフトされ、しかも大きく増幅されたレベルシ
フト出力が得られるので、よりダイナミックレンジの広
いセンス回路が得られる。しかも、１つの増幅回路によ
り、レベルシフト出力と反転増幅出力とを得ることがで
きるので、素子数を少なくできる。さらに、増幅回路を
用いてセンス回路を構成したので、第１の発明と同様
に、該センス回路の入力端子を例えばＶCC近くまでバイ
アスでき、低電源電圧動作に優れ、動作の安定性に優
れ、出力電圧振幅と回路のゲインを独立に調整できる。
又、本発明の増幅回路の用途は、センス回路に限らず、
他の種々の分野においてレベルシフタとして用いて効果
がある。第４の発明によれば、センス回路は、負荷手段
と、電流電圧変換回路と、該電流電圧変換回路を制御す
る反転アンプとを備え、この反転アンプの入力ノードを
センス回路の入力端子と直接に接続すると共に、該反転
アンプを負性抵抗回路、及び第２の抵抗手段等で構成し
ている。そのため、反転アンプのゲインを大きくでき、
ゲインの大きなセンス回路が得られる。しかも、負性抵
抗回路はデプレッション型ＭＯＳトランジスタを用いず
に構成できるので、より少ない製造工程で、センス回路
が得られる。さらに、反転アンプを用いてセンス回路を
構成したので、第１の発明と同様に、該センス回路の入
力端子を例えばＶCC近くまでバイアスでき、低電源電圧
動作に優れ、動作の安定性に優れ、しかも出力電圧振幅
と回路のゲインを独立に調整できる。又、本発明の反転
アンプの用途は、センス回路に限定されず、種々の分野
において反転アンプとして用いて効果がある。
のレベルシフトされ、しかも大きく増幅されたレベルシ
フト出力が得られるので、よりダイナミックレンジの広
いセンス回路が得られる。しかも、１つの増幅回路によ
り、レベルシフト出力と反転増幅出力とを得ることがで
きるので、素子数を少なくできる。さらに、増幅回路を
用いてセンス回路を構成したので、第１の発明と同様
に、該センス回路の入力端子を例えばＶCC近くまでバイ
アスでき、低電源電圧動作に優れ、動作の安定性に優
れ、出力電圧振幅と回路のゲインを独立に調整できる。
又、本発明の増幅回路の用途は、センス回路に限らず、
他の種々の分野においてレベルシフタとして用いて効果
がある。第４の発明によれば、センス回路は、負荷手段
と、電流電圧変換回路と、該電流電圧変換回路を制御す
る反転アンプとを備え、この反転アンプの入力ノードを
センス回路の入力端子と直接に接続すると共に、該反転
アンプを負性抵抗回路、及び第２の抵抗手段等で構成し
ている。そのため、反転アンプのゲインを大きくでき、
ゲインの大きなセンス回路が得られる。しかも、負性抵
抗回路はデプレッション型ＭＯＳトランジスタを用いず
に構成できるので、より少ない製造工程で、センス回路
が得られる。さらに、反転アンプを用いてセンス回路を
構成したので、第１の発明と同様に、該センス回路の入
力端子を例えばＶCC近くまでバイアスでき、低電源電圧
動作に優れ、動作の安定性に優れ、しかも出力電圧振幅
と回路のゲインを独立に調整できる。又、本発明の反転
アンプの用途は、センス回路に限定されず、種々の分野
において反転アンプとして用いて効果がある。
【００６２】第５及び第６の発明によれば、センス回路
は、負荷手段と、電流電圧変換回路と、負荷手段を制御
するレベルシフト出力及び電流電圧変換回路を制御する
反転増幅信号を出力する増幅回路とを備え、この増幅回
路の入力ノードをセンス回路の入力端子に直接に接続し
ている。さらに、増幅回路を、負性抵抗回路、及び第２
の抵抗手段等で構成すると共に、該負性抵抗回路におい
て第１と第２の入出力端子間に設けられた第１のＭＯＳ
トランジスタのゲートより、レベルシフト出力を得るよ
うにしている。このような構成にすることにより、大き
く増幅された反転増幅出力と共に、大きく増幅されたレ
ベルシフト出力が得られ、ゲインが大きく、よりダイナ
ミックレンジの広いセンス回路が得られる。しかも、こ
の構成では、デプレッション型ＭＯＳトランジスタを使
用しないので、より少ない製造工程でセンス回路が得ら
れる。さらに、増幅回路を用いてセンス回路を構成した
ので、第１の発明と同様に、該センス回路の入力端子を
例えばＶCC近くにバイアスできるので、低電源電圧動作
に優れ、動作の安定性に優れ、出力電圧振幅と回路のゲ
インとを独立に調整可能なセンス回路が得られる。
は、負荷手段と、電流電圧変換回路と、負荷手段を制御
するレベルシフト出力及び電流電圧変換回路を制御する
反転増幅信号を出力する増幅回路とを備え、この増幅回
路の入力ノードをセンス回路の入力端子に直接に接続し
ている。さらに、増幅回路を、負性抵抗回路、及び第２
の抵抗手段等で構成すると共に、該負性抵抗回路におい
て第１と第２の入出力端子間に設けられた第１のＭＯＳ
トランジスタのゲートより、レベルシフト出力を得るよ
うにしている。このような構成にすることにより、大き
く増幅された反転増幅出力と共に、大きく増幅されたレ
ベルシフト出力が得られ、ゲインが大きく、よりダイナ
ミックレンジの広いセンス回路が得られる。しかも、こ
の構成では、デプレッション型ＭＯＳトランジスタを使
用しないので、より少ない製造工程でセンス回路が得ら
れる。さらに、増幅回路を用いてセンス回路を構成した
ので、第１の発明と同様に、該センス回路の入力端子を
例えばＶCC近くにバイアスできるので、低電源電圧動作
に優れ、動作の安定性に優れ、出力電圧振幅と回路のゲ
インとを独立に調整可能なセンス回路が得られる。
【００６３】第７の発明によれば、データ線負荷回路は
ＭＯＳトランジスタとレベルシフタとを備えているの
で、負荷特性の直線性が改善され、ダイナミックレンジ
を拡大できる。第８の発明によれば、レベルシフタは、
第１伝導型のデプレッション型ＭＯＳトランジスタと、
第２伝導型のＭＯＳトランジスタとカレントミラー回路
とを備えているので、同一の入力電圧振幅の信号に対し
てより大きな出力電圧振幅を有するレベルシフト信号が
得られる。第９及び第１０の発明によれば、増幅回路は
負性抵抗回路と抵抗手段とを備えているので、よりゲイ
ンの大きい反転増幅出力と増幅されたレベルシフト出力
とを得ることができる。
ＭＯＳトランジスタとレベルシフタとを備えているの
で、負荷特性の直線性が改善され、ダイナミックレンジ
を拡大できる。第８の発明によれば、レベルシフタは、
第１伝導型のデプレッション型ＭＯＳトランジスタと、
第２伝導型のＭＯＳトランジスタとカレントミラー回路
とを備えているので、同一の入力電圧振幅の信号に対し
てより大きな出力電圧振幅を有するレベルシフト信号が
得られる。第９及び第１０の発明によれば、増幅回路は
負性抵抗回路と抵抗手段とを備えているので、よりゲイ
ンの大きい反転増幅出力と増幅されたレベルシフト出力
とを得ることができる。
【図１】本発明の第１の実施例を示すセンス回路の回路
図である。
図である。
【図２】従来のセンス回路を含むメモリ回路の要部回路
図である。
図である。
【図３】図２の回路１と回路２の入出力特性図である。
【図４】本発明の第２の実施例を示すセンス回路の回路
図である。
図である。
【図５】図４の回路１及び回路２の入出力特性図であ
る。
る。
【図６】本発明の第３の実施例を示すセンス回路の回路
図である。
図である。
【図７】本発明の第４の実施例を示すセンス回路の回路
図である。
図である。
【図８】図７のデータ線負荷回路１００Ａの特性図であ
る。
る。
【図９】本発明の第５の実施例を示すセンス回路の回路
図である。
図である。
【図１０】図９の増幅回路４００の動作特性図である。
【図１１】本発明の第６の実施例を示すセンス回路の回
路図である。
路図である。
【図１２】図１１の反転アンプ３００Ｂの動作特性図で
ある。
ある。
【図１３】図１１の反転アンプ３００Ｂの動作説明図で
ある。
ある。
【図１４】図１３の回路１及び回路２の入出力特性図で
ある。
ある。
【図１５】本発明の第７の実施例を示すセンス回路の回
路図である。
路図である。
【図１６】図９の増幅回路４００の変形回路を示す回路
図である。
図である。
【図１７】図１６の等価回路図である。
１００，１００Ａ データ線負荷回路 １０１ ＰＭＯＳ １０２ レベルシフタ ２００ 電流電圧変換回路 ２０１ ＰＭＯＳ ２１０ 抵抗手段 ２１１ ＮＭＯＳ ３００，３００Ａ，３００Ｂ 反転アンプ ３０１ デプレッション型
ＰＭＯＳ ３１０ 抵抗手段 ３１１ ＮＭＯＳ ３２０ 負性抵抗回路 ３２１ ＰＭＯＳ ３２２，３２３ ＮＭＯＳ ４００，４００Ａ 増幅回路 ４０１ デプレッション型
ＰＭＯＳ ４０２ ＮＭＯＳ ４１０ カレントミラー回
路 ４１１，４１２ ＮＭＯＳ ４２０，４４０ 負性抵抗回路 ４２１，４４１ ＰＭＯＳ ４２２，４２３，４４２，４４３ ＮＭＯＳ
ＰＭＯＳ ３１０ 抵抗手段 ３１１ ＮＭＯＳ ３２０ 負性抵抗回路 ３２１ ＰＭＯＳ ３２２，３２３ ＮＭＯＳ ４００，４００Ａ 増幅回路 ４０１ デプレッション型
ＰＭＯＳ ４０２ ＮＭＯＳ ４１０ カレントミラー回
路 ４１１，４１２ ＮＭＯＳ ４２０，４４０ 負性抵抗回路 ４２１，４４１ ＰＭＯＳ ４２２，４２３，４４２，４４３ ＮＭＯＳ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6866−5Ｌ Ｇ１１Ｃ 11/34 ３５３ Ａ
Claims (10)
- 【請求項１】 入力端子と第１の電位供給端子との間に
接続された負荷手段と、前記入力端子と第２の電位供給
端子との間に接続された電流電圧変換回路と、前記電流
電圧変換回路を制御する反転アンプとを備え、 前記電流電圧変換回路は、前記入力端子と出力端子との
間に接続されゲートが前記反転アンプの出力ノードに接
続された第１伝導型のＭＯＳトランジスタと、前記出力
端子と前記第２の電位供給端子との間に接続された第１
の抵抗手段とを、有するセンス回路において、 前記反転アンプは、直列に接続された第１伝導型のデプ
レッション型ＭＯＳトランジスタと第２の抵抗手段とを
含み、かつ前記反転アンプの入力ノードが前記センス回
路の入力端子に接続されていることを特徴とするセンス
回路。 - 【請求項２】 入力端子と第１の電位供給端子との間に
接続された負荷手段と、前記入力端子と第２の電位供給
端子との間に接続された電流電圧変換回路と、前記電流
電圧変換回路を制御する反転アンプとを備え、 前記電流電圧変換回路は、前記入力端子と出力端子との
間に接続されゲートが前記反転アンプの出力ノードに接
続された第１伝導型の第１のＭＯＳトランジスタと、前
記出力端子と前記第２の電位供給端子との間に接続され
た第１の抵抗手段とを、有するセンス回路において、 前記反転アンプは、その入力ノードが前記センス回路の
入力端子に接続され、 前記負荷手段は、前記入力端子と前記第１の電位供給端
子との間に接続された第１伝導型の第２のＭＯＳトラン
ジスタと、レベルシフタとを備え、該レベルシフタの入
力ノードが前記入力端子に接続され、前記レベルシフタ
の出力ノードが前記第２のＭＯＳトランジスタのゲート
と接続されてなる事を特徴とするセンス回路。 - 【請求項３】 入力端子と第１の電位供給端子との間に
接続された負荷手段と、前記入力端子と第２の電位供給
端子との間に接続された電流電圧変換回路と、入力ノー
ド及び第１，第２の出力ノードを有し前記電流電圧変換
回路を制御する増幅回路とを備え、 前記電流電圧変換回路は、前記入力端子と出力端子との
間に接続されゲートが前記増幅回路の第１の出力ノード
に接続された第１伝導型の第１のＭＯＳトランジスタ
と、前記出力端子と前記第２の電位供給端子との間に接
続された第１の抵抗手段とを、有するセンス回路におい
て、 前記負荷手段は、前記入力端子と前記第１の電位供給端
子との間に接続されゲートが前記増幅回路の第２の出力
ノードと接続された第１伝導型の第２のＭＯＳトランジ
スタを有し、 前記増幅回路は、ゲートが前記増幅回路の入力ノードに
接続されドレインが前記増幅回路の第１の出力ノードに
接続された第１伝導型のデプレッション型ＭＯＳトラン
ジスタと、ゲートが前記増幅回路の入力ノードに接続さ
れソースが前記増幅回路の第２の出力ノードに接続され
た第２伝導型の第３のＭＯＳトランジスタと、電流入力
端子が前記増幅回路の第１の出力ノードに接続され電流
出力端子が前記増幅回路の第２の出力ノードに接続され
た第２伝導型ＭＯＳトランジスタ構成のカレントミラー
回路とを有し、 前記増幅回路の入力ノードが、前記入力端子に接続され
ていることを特徴とするセンス回路。 - 【請求項４】 入力端子と第１の電位供給端子との間に
接続された負荷手段と、前記入力端子と第２の電位供給
端子との間に接続された電流電圧変換回路と、前記電流
電圧変換回路を制御する反転アンプとを備え、 前記電流電圧変換回路は、前記入力端子と出力端子との
間に接続されゲートが前記反転アンプの出力ノードに接
続された第１伝導型のＭＯＳトランジスタと、前記出力
端子と前記第２の電位供給端子との間に接続された第１
の抵抗手段とを、有するセンス回路において、 前記反転アンプは、その入力ノードが前記入力端子に接
続されかつ直列形態に接続された負性抵抗回路と第２の
抵抗手段とを備え、 前記負性抵抗回路は、前記反転アンプの入力ノードに接
続された制御端子と、前記第１の電位供給端子に直接又
はスイッチ手段を介して接続された第１の入出力端子
と、前記反転アンプの出力ノード及び前記第２の抵抗手
段に接続された第２の入出力端子とを、有することを特
徴とするセンス回路。 - 【請求項５】 入力端子と第１の電位供給端子との間に
接続された負荷手段と、前記入力端子と第２の電位供給
端子との間に接続された電流電圧変換回路と、入力ノー
ド及び第１，第２の出力ノードを有し前記電流電圧変換
回路を制御する増幅回路とを備え、 前記電流電圧変換回路は、前記入力端子と出力端子との
間に接続されゲートが前記増幅回路の第１の出力ノード
に接続された第１伝導型のＭＯＳトランジスタと、前記
出力端子と前記第２の電位供給端子との間に接続された
第１の抵抗手段とを、有するセンス回路において、 前記増幅回路は、その入力ノードが前記入力端子に接続
されかつ直列形態に接続された負性抵抗回路と第２の抵
抗手段とを備え、 前記負性抵抗回路は、前記増幅回路の入力ノードに接続
された制御端子と、前記第１の電位供給端子に直接又は
スイッチ手段を介して接続された第１の入出力端子と、
前記増幅回路の第１の出力ノード及び前記第２の抵抗手
段に接続された第２の入出力端子と、前記増幅回路の第
２の出力ノードに接続された出力端子とを、有すること
を特徴とするセンス回路。 - 【請求項６】 前記負性抵抗回路は、 ソースが前記第１の入出力端子に、ドレインが前記第２
の入出力端子にそれぞれ接続された第１伝導型の第１の
ＭＯＳトランジスタと、 ドレインが前記第１の電位供給端子に、ゲートが前記制
御端子に、ソースが前記第１のＭＯＳトランジスタのゲ
ート及び該負性抵抗回路の出力端子にそれぞれ接続され
た第２伝導型の第２のＭＯＳトランジスタと、 ドレインが前記第２のＭＯＳトランジスタのソースに、
ゲートが前記第２の入出力端子に、ソースが前記第２の
電位供給端子にそれぞれ接続された第２伝導型の第３の
ＭＯＳトランジスタとを、 備えたことを特徴とする請求項４又は５記載のセンス回
路。 - 【請求項７】 データ線に接続される入力端子と電位供
給端子との間に接続されたＭＯＳトランジスタと、 前記入力端子の電位をレベルシフトして前記ＭＯＳトラ
ンジスタのゲートを制御するレベルシフタとを、 備えたことを特徴とするデータ線負荷回路。 - 【請求項８】 入力端子の電位をレベルシフトして出力
端子から出力するレベルシフタにおいて、 ソースが電位供給端子に、ゲートが前記入力端子にそれ
ぞれ接続された第１伝導型のデプレッション型ＭＯＳト
ランジスタと、 ドレインが前記電位供給端子に、ゲートが前記入力端子
に、ソースが前記出力端子にそれぞれ接続された第２伝
導型のＭＯＳトランジスタと、 第２伝導型ＭＯＳトランジスタで構成され、電流入力端
子が前記デプレッション型ＭＯＳトランジスタのドレイ
ンに、電流出力端子が前記第２伝導型のＭＯＳトランジ
スタのソースにそれぞれ接続されたカレントミラー回路
とを、 備えたことを特徴とするレベルシフタ。 - 【請求項９】 入力端子の電位を増幅して第１及び第２
の出力端子から出力する増幅回路において、 直列形態に接続された負性抵抗回路と抵抗手段とを備
え、 前記負性抵抗回路は、前記入力端子に接続された制御端
子と、第１の電位供給端子に直接又はスイッチ手段を介
して接続された第１の入出力端子と、前記第１の出力端
子及び抵抗手段に接続された第２の入出力端子と、前記
第２の出力端子に接続された出力端子とを、有すること
を特徴とする増幅回路。 - 【請求項１０】 前記負性抵抗回路は、 ソースが前記第１の入出力端子に、ドレインが前記第２
の入出力端子にそれぞれ接続された第１伝導型の第１の
ＭＯＳトランジスタと、 ドレインが前記第１の電位供給端子に、ゲートが前記制
御端子に、ソースが前記第１のＭＯＳトランジスタのゲ
ート及び前記出力端子にそれぞれ接続された第２伝導型
の第２のＭＯＳトランジスタと、 ドレインが前記第２のＭＯＳトランジスタのソースに、
ゲートが前記第２の入出力端子に、ソースが第２の電位
供給端子にそれぞれ接続された第２伝導型の第３のＭＯ
Ｓトランジスタとを、 備えたことを特徴とする請求項９記載の増幅回路。
Priority Applications (12)
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|---|---|---|---|
| JP35974292A JP3222235B2 (ja) | 1992-12-28 | 1992-12-28 | センス回路 |
| KR1019930027619A KR100304813B1 (ko) | 1992-12-28 | 1993-12-14 | 부성저항회로와이를사용한슈미트트리거회로 |
| US08/170,070 US5504442A (en) | 1992-12-28 | 1993-12-20 | Sense circuit |
| DE69328348T DE69328348T2 (de) | 1992-12-28 | 1993-12-27 | Stromerfassungsschaltung |
| EP93120909A EP0607614B1 (en) | 1992-12-28 | 1993-12-27 | Current sense circuit |
| US08/457,879 US5510746A (en) | 1992-12-28 | 1995-06-01 | Load circuit tolerating large current and voltage swings |
| US08/457,426 US5514986A (en) | 1992-12-28 | 1995-06-01 | Sense circuit, memory circuit, negative-resistance circuit, schmitt trigger, load circuit, level shifter, and amplifier |
| US08/457,842 US5498991A (en) | 1992-12-28 | 1995-06-01 | Level shifter circuit |
| US08/457,265 US5489874A (en) | 1992-12-28 | 1995-06-01 | Inverting amplifier having negative-resistance circuit |
| US08/456,576 US5519348A (en) | 1992-12-28 | 1995-06-01 | Sense circuit, memory circuit, negative-resistance circuit, schmitt trigger, load circuit, level shifter, and amplifier |
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|---|---|---|---|
| JP2001139452A Division JP3524516B2 (ja) | 2001-05-10 | 2001-05-10 | 増幅回路 |
| JP2001139451A Division JP3524515B2 (ja) | 2001-05-10 | 2001-05-10 | レベルシフタ |
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| Publication Number | Publication Date |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1050060A (ja) * | 1996-07-25 | 1998-02-20 | Texas Instr Inc <Ti> | 非差動電流モード技術を用いたデータパスのための装置および方法 |
| JP2003007077A (ja) * | 2001-06-21 | 2003-01-10 | Sanyo Electric Co Ltd | 半導体記憶装置の読み出し回路 |
| JP2010027146A (ja) * | 2008-07-18 | 2010-02-04 | Oki Semiconductor Co Ltd | データ読出回路及び半導体記憶装置 |
| US7933141B2 (en) | 2008-04-04 | 2011-04-26 | Elpida Memory, Inc. | Semiconductor memory device |
-
1992
- 1992-12-28 JP JP35974292A patent/JP3222235B2/ja not_active Expired - Fee Related
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| JP2003007077A (ja) * | 2001-06-21 | 2003-01-10 | Sanyo Electric Co Ltd | 半導体記憶装置の読み出し回路 |
| US7933141B2 (en) | 2008-04-04 | 2011-04-26 | Elpida Memory, Inc. | Semiconductor memory device |
| JP2010027146A (ja) * | 2008-07-18 | 2010-02-04 | Oki Semiconductor Co Ltd | データ読出回路及び半導体記憶装置 |
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