JP2000077985A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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- JP2000077985A JP2000077985A JP11203627A JP20362799A JP2000077985A JP 2000077985 A JP2000077985 A JP 2000077985A JP 11203627 A JP11203627 A JP 11203627A JP 20362799 A JP20362799 A JP 20362799A JP 2000077985 A JP2000077985 A JP 2000077985A
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- JP
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- voltage
- transistor
- mos transistors
- pair
- controlled oscillator
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【課題】小差動論理振幅・高周波数出力など性能特性の
向上を図るために、改善された電圧／電流変換器とトラ
イオード領域で動作する能動ＭＯＳ負荷を有するCMOS電
圧制御発振器（VCO）を提供する。 【解決手段】CMOS VCOの電圧／電流変換器は1対のＭＯ
Ｓトランジスタを含み、その片方はアスペクト比 (W/L)
を有し、他方はアスペクト比 (W/L)/n を有し、その際
1 < n < 4。この構成にすると、電圧／電流変換器にあ
る第3のＭＯＳトランジスタをトライオード領域だけで
動作させるようにすることができる。CMOSVCOは環状接
続になった複数の遅延ステージを有するICO部分も含
む。遅延ステージはそれぞれ1対の入力ＭＯＳトランジ
スタと1対の負荷ＭＯＳトランジスタからなる。本願発
明によれば、電圧／電流変換器は負荷ＭＯＳトランジス
タそれぞれをトライオード領域で動作させるようにす
る。
向上を図るために、改善された電圧／電流変換器とトラ
イオード領域で動作する能動ＭＯＳ負荷を有するCMOS電
圧制御発振器（VCO）を提供する。 【解決手段】CMOS VCOの電圧／電流変換器は1対のＭＯ
Ｓトランジスタを含み、その片方はアスペクト比 (W/L)
を有し、他方はアスペクト比 (W/L)/n を有し、その際
1 < n < 4。この構成にすると、電圧／電流変換器にあ
る第3のＭＯＳトランジスタをトライオード領域だけで
動作させるようにすることができる。CMOSVCOは環状接
続になった複数の遅延ステージを有するICO部分も含
む。遅延ステージはそれぞれ1対の入力ＭＯＳトランジ
スタと1対の負荷ＭＯＳトランジスタからなる。本願発
明によれば、電圧／電流変換器は負荷ＭＯＳトランジス
タそれぞれをトライオード領域で動作させるようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明はCMOS 電圧制御発振
器（VCO）に関し、より具体的には性能特性の向上を図
るために電圧／電流変換器及びトライオード領域で動作
する能動ＭＯＳ負荷を有するCMOS VCOに関する。
器（VCO）に関し、より具体的には性能特性の向上を図
るために電圧／電流変換器及びトライオード領域で動作
する能動ＭＯＳ負荷を有するCMOS VCOに関する。
【０００２】
【従来の技術】VCOは、入力電圧に合わせて周波数が変
化する出力電圧を生成し、クロックパルスによって連続
動作を維持しなければならない様々な用途に用いられ
る。様々なタイプのVCOが数年のわたり提案されてきて
いる。5 MHzから10 MHzの範囲で出力周波数を生成する
のにバイポーラ接合トランジスタからなるVCOが用いら
れてきた。その後、より高速の集積回路を使用する需要
が高まるにつれて、 最高で約300 MHzというかなり高周
波数で動作するようにCMOSベースのVCOの設計及び構築
がなされた。
化する出力電圧を生成し、クロックパルスによって連続
動作を維持しなければならない様々な用途に用いられ
る。様々なタイプのVCOが数年のわたり提案されてきて
いる。5 MHzから10 MHzの範囲で出力周波数を生成する
のにバイポーラ接合トランジスタからなるVCOが用いら
れてきた。その後、より高速の集積回路を使用する需要
が高まるにつれて、 最高で約300 MHzというかなり高周
波数で動作するようにCMOSベースのVCOの設計及び構築
がなされた。
【０００３】既に提案されている、より高速のCMOS VCO
の一つのタイプは、環状接続になったCMOSトランジスタ
からなる複数のインバータを用いる。別の類似のタイプ
は複数の遅延回路を用い、遅延回路はそれぞれが環状接
続になった差動対のＭＯＳトランジスタからなる。遅延
回路それぞれの遅延時間は、遅延回路それぞれに供給さ
れる電流の量を調整することにより制御される。
の一つのタイプは、環状接続になったCMOSトランジスタ
からなる複数のインバータを用いる。別の類似のタイプ
は複数の遅延回路を用い、遅延回路はそれぞれが環状接
続になった差動対のＭＯＳトランジスタからなる。遅延
回路それぞれの遅延時間は、遅延回路それぞれに供給さ
れる電流の量を調整することにより制御される。
【０００４】
【発明が解決しようとする課題】これらのCMOS VCOはバ
イポーラ接合技術を用いる以前のものより改善されてい
るが、問題もある。例えば、普通は電源電圧の変化が原
因で遅延時間が変化することになり、それが次に動作周
波数に変動をもたらすことになるので、そのVCOは低ジ
ッタ用途に向かないものになってしまう。
イポーラ接合技術を用いる以前のものより改善されてい
るが、問題もある。例えば、普通は電源電圧の変化が原
因で遅延時間が変化することになり、それが次に動作周
波数に変動をもたらすことになるので、そのVCOは低ジ
ッタ用途に向かないものになってしまう。
【０００５】こうした点の改善を図ろうとしたのが米国
特許5,673,008で、電圧が変化してもその影響をうけな
いCMOS VCOを提供している。このVCOは、複数の差動入
出力遅延セルを環状配列にして用いている。しかしなが
ら、このCMOS VCOの構造では、非常に高周波数の生成を
可能にする0.5 V台の小論理振幅を生じさせることがで
きない。特に、遅延セルの負荷トランジスタは性能特性
を制約する飽和領域で動作する従来型の構成になってい
る。
特許5,673,008で、電圧が変化してもその影響をうけな
いCMOS VCOを提供している。このVCOは、複数の差動入
出力遅延セルを環状配列にして用いている。しかしなが
ら、このCMOS VCOの構造では、非常に高周波数の生成を
可能にする0.5 V台の小論理振幅を生じさせることがで
きない。特に、遅延セルの負荷トランジスタは性能特性
を制約する飽和領域で動作する従来型の構成になってい
る。
【０００６】従って、本発明の目的は上述の問題を克服
することである。
することである。
【０００７】本発明のもう一つの目的は、トライオード
領域だけで動作する能動ＭＯＳ負荷を有するCMOS VCOを
提供することである。
領域だけで動作する能動ＭＯＳ負荷を有するCMOS VCOを
提供することである。
【０００８】本発明の更なる目的は、0.7μｍ技術を用
いても比較的高周波数出力（＞550 MHz）を生じさせる
小差動論理振幅を有するCMOS VCOを提供することであ
る。
いても比較的高周波数出力（＞550 MHz）を生じさせる
小差動論理振幅を有するCMOS VCOを提供することであ
る。
【０００９】本発明のまたもう一つの目的は、低電源用
途によく適したCMOS VCOを提供することである。
途によく適したCMOS VCOを提供することである。
【００１０】本発明のまた更なる目的は、非常に高速且
つ安定したクロックを要する用途にうまく適合させたCM
OS VCOを提供することである。
つ安定したクロックを要する用途にうまく適合させたCM
OS VCOを提供することである。
【００１１】ここで、本発明におけるトライオード領域
の説明をする。ＭＯＳトランジスタにおけるドレイン電
流（Ｉｄ）とドレインとソース間の電圧（Ｖｄｓ）の関
係を考えた場合に、Ｖｄｓが増えるとＩｄも増える関係
にあり、そのＩｄは、あるＶｄｓの値（Ｖｄｓ，ｓａ
ｔ）以降は、飽和した状態になる。この時、Ｖｄｓ＜Ｖ
ｄｓ，ｓａｔである領域をトライオード領域といい、Ｖ
ｄｓ≧Ｖｄｓ，ｓａｔである領域を飽和領域という。
の説明をする。ＭＯＳトランジスタにおけるドレイン電
流（Ｉｄ）とドレインとソース間の電圧（Ｖｄｓ）の関
係を考えた場合に、Ｖｄｓが増えるとＩｄも増える関係
にあり、そのＩｄは、あるＶｄｓの値（Ｖｄｓ，ｓａ
ｔ）以降は、飽和した状態になる。この時、Ｖｄｓ＜Ｖ
ｄｓ，ｓａｔである領域をトライオード領域といい、Ｖ
ｄｓ≧Ｖｄｓ，ｓａｔである領域を飽和領域という。
【００１２】
【課題を解決するための手段】本発明の一つの態様にお
いて、基準電圧を生成する電圧／電流変換器を含む電圧
制御発振器を提供している。ＭＯＳトランジスタはゲー
トで入力電圧を受け取り、その電圧を基準電流に変換す
る。このＭＯＳトランジスタは条件が変化してもゲート
／ソース電圧を比較的に一定に維持できる程度にサイズ
が大きい。電圧／電流変換器はさらに互いに協力し合っ
て基準電流を生成する2対のカレントミラーＭＯＳトラ
ンジスタを含む。
いて、基準電圧を生成する電圧／電流変換器を含む電圧
制御発振器を提供している。ＭＯＳトランジスタはゲー
トで入力電圧を受け取り、その電圧を基準電流に変換す
る。このＭＯＳトランジスタは条件が変化してもゲート
／ソース電圧を比較的に一定に維持できる程度にサイズ
が大きい。電圧／電流変換器はさらに互いに協力し合っ
て基準電流を生成する2対のカレントミラーＭＯＳトラ
ンジスタを含む。
【００１３】本発明によれば、電圧／電流変換器の2個
のＭＯＳトランジスタは電圧／電流変換器の第3のＭＯ
Ｓトランジスタをトライオード領域で動作させるように
する。具体的には、2個のＭＯＳトランジスタのうち1個
はアスペクト比 (W/L) を、もう1個はアスペクト比 (W/
L)/n を有し、その際、1 < n < 4 とする。ここで、Ｗ
はＭＯＳトランジスタのチャンネル幅を示し、ＬはＭＯ
Ｓトランジスタのチャンネル長を示す。
のＭＯＳトランジスタは電圧／電流変換器の第3のＭＯ
Ｓトランジスタをトライオード領域で動作させるように
する。具体的には、2個のＭＯＳトランジスタのうち1個
はアスペクト比 (W/L) を、もう1個はアスペクト比 (W/
L)/n を有し、その際、1 < n < 4 とする。ここで、Ｗ
はＭＯＳトランジスタのチャンネル幅を示し、ＬはＭＯ
Ｓトランジスタのチャンネル長を示す。
【００１４】電圧制御発振器はさらに環状接続になった
複数の遅延ステージを有する電流制御発振器部分を含
む。遅延ステージは各々が1対の入力ＭＯＳトランジス
タと1対の負荷ＭＯＳトランジスタを含み、負荷ＭＯＳ
トランジスタの1個は入力ＭＯＳトランジスタの1個に接
続され、もう1個の負荷ＭＯＳトランジスタは入力ＭＯ
Ｓトランジスタのもう1個に接続されている。本発明の
電圧／電流変換器は負荷ＭＯＳトランジスタを各々トラ
イオード領域で動作させるようにする。
複数の遅延ステージを有する電流制御発振器部分を含
む。遅延ステージは各々が1対の入力ＭＯＳトランジス
タと1対の負荷ＭＯＳトランジスタを含み、負荷ＭＯＳ
トランジスタの1個は入力ＭＯＳトランジスタの1個に接
続され、もう1個の負荷ＭＯＳトランジスタは入力ＭＯ
Ｓトランジスタのもう1個に接続されている。本発明の
電圧／電流変換器は負荷ＭＯＳトランジスタを各々トラ
イオード領域で動作させるようにする。
【００１５】添付の図面と共に以下に記する説明及び請
求の範囲を参照することにより、本発明の他の目的並び
に成就が明らかになると共に本願発明をよりよく理解で
きるようになるであろう。
求の範囲を参照することにより、本発明の他の目的並び
に成就が明らかになると共に本願発明をよりよく理解で
きるようになるであろう。
【００１６】
【発明の実施の形態】図1は、本発明の好適な実施例に
よるCMOS VCO 10を示す図である。 CMOS VCO10は、電圧
／電流（V/I）変換器と電流制御発振器（ICO）部分を含
み、参照番号11及び12で大まかにそれぞれ示してある。
V/I変換器11は安定していると共に予測可能な直流基準
電流を生成し、その電流はICO部分12のトランジスタに
バイアスをかけるために可変入力電圧VCにより制御され
る。 全体回路のICO部分12は5段を有し、それぞれに能
動負荷ＭＯＳトランジスタが2個づつある。これらの段
はローマ数字I、II、III、IV、Vをつけて示してある。C
MOS技術により、V/I変換器11及びICO部分12は共にNMOS
及びPMOS両タイプのＭＯＳトランジスタを複数含む。本
明細書及び図面において、NMOSトランジスタは接頭語N
で、そしてPMOSトランジスタは接頭語Pで示す。
よるCMOS VCO 10を示す図である。 CMOS VCO10は、電圧
／電流（V/I）変換器と電流制御発振器（ICO）部分を含
み、参照番号11及び12で大まかにそれぞれ示してある。
V/I変換器11は安定していると共に予測可能な直流基準
電流を生成し、その電流はICO部分12のトランジスタに
バイアスをかけるために可変入力電圧VCにより制御され
る。 全体回路のICO部分12は5段を有し、それぞれに能
動負荷ＭＯＳトランジスタが2個づつある。これらの段
はローマ数字I、II、III、IV、Vをつけて示してある。C
MOS技術により、V/I変換器11及びICO部分12は共にNMOS
及びPMOS両タイプのＭＯＳトランジスタを複数含む。本
明細書及び図面において、NMOSトランジスタは接頭語N
で、そしてPMOSトランジスタは接頭語Pで示す。
【００１７】図1及び図2に表示したV/I変換器11に関し
て、可変入力電圧VCはトランジスタP1のゲートに印加さ
れ、そのソースは抵抗R1の一方の終端に接続され、抵抗
R1の第2の終端は第1電源電圧AVDDに接続されている。AV
DDは、例えば、3.3 Vもしくは5 Vでもいい。トランジス
タP1のドレインはトランジスタN2のドレイン及びゲート
に接続されると共に、トランジスタN3及びN4のゲートに
接続され、VCNで指定した電圧を有するノードを形成す
る。従って、トランジスタN2はトランジスタN3及びN4と
相互接続した状態になり、1対のカレントミラーを形成
する。N3及びN4は同じサイズ、すなわち、共に同じチャ
ネル幅且つ同じチャネル長を有するのが好ましい。
て、可変入力電圧VCはトランジスタP1のゲートに印加さ
れ、そのソースは抵抗R1の一方の終端に接続され、抵抗
R1の第2の終端は第1電源電圧AVDDに接続されている。AV
DDは、例えば、3.3 Vもしくは5 Vでもいい。トランジス
タP1のドレインはトランジスタN2のドレイン及びゲート
に接続されると共に、トランジスタN3及びN4のゲートに
接続され、VCNで指定した電圧を有するノードを形成す
る。従って、トランジスタN2はトランジスタN3及びN4と
相互接続した状態になり、1対のカレントミラーを形成
する。N3及びN4は同じサイズ、すなわち、共に同じチャ
ネル幅且つ同じチャネル長を有するのが好ましい。
【００１８】V/I変換器11は、トランジスタP7をトライ
オード領域だけで動作するようにするため、サイズが異
なりしかもアスペクト比の割合が或る特定範囲内になる
ようにしたトランジスタP5及びP6をさらに含む。具体的
に、 P5のアスペクト比 = (Wp/Lp) ならば、 P6のアス
ペクト比 = (Wp/Lp)/n となり、その際 1 < n < 4とす
る。ここで、Wp はＰ型ＭＯＳトランジスタのチャンネ
ル幅を示し、Lp はＰ型ＭＯＳトランジスタのチャンネ
ル長を示す。P5のドレイン及びゲートも相互接続される
と共にトランジスタP7のゲートにカレントミラー接続さ
れ、電圧A1を有するノードをなす。P6のドレイン及びゲ
ートも互いに接続されると共にトランジスタP8のゲート
に接続されて電圧A3を有するノードを形成する。トラン
ジスタP5、P6、P7の各ソースはAVDDに接続されている。
トランジスタP8のソースはトランジスタP7のドレインに
接続されて、電圧A2を有するノードを形成する。トラン
ジスタP5、P6、P8のドレインはトランジスタN3、N4、N9
にそれぞれ接続され、後者のトランジスタ3個のソース
並びにトランジスタN2のソースはAVSSに接続されてい
る。AVSSは接地されても又は第2の電源電圧であっても
構わない。
オード領域だけで動作するようにするため、サイズが異
なりしかもアスペクト比の割合が或る特定範囲内になる
ようにしたトランジスタP5及びP6をさらに含む。具体的
に、 P5のアスペクト比 = (Wp/Lp) ならば、 P6のアス
ペクト比 = (Wp/Lp)/n となり、その際 1 < n < 4とす
る。ここで、Wp はＰ型ＭＯＳトランジスタのチャンネ
ル幅を示し、Lp はＰ型ＭＯＳトランジスタのチャンネ
ル長を示す。P5のドレイン及びゲートも相互接続される
と共にトランジスタP7のゲートにカレントミラー接続さ
れ、電圧A1を有するノードをなす。P6のドレイン及びゲ
ートも互いに接続されると共にトランジスタP8のゲート
に接続されて電圧A3を有するノードを形成する。トラン
ジスタP5、P6、P7の各ソースはAVDDに接続されている。
トランジスタP8のソースはトランジスタP7のドレインに
接続されて、電圧A2を有するノードを形成する。トラン
ジスタP5、P6、P8のドレインはトランジスタN3、N4、N9
にそれぞれ接続され、後者のトランジスタ3個のソース
並びにトランジスタN2のソースはAVSSに接続されてい
る。AVSSは接地されても又は第2の電源電圧であっても
構わない。
【００１９】動作時、トランジスタP1及び抵抗R1はVCO
入力電圧VCを図1に表示した基準電流Irefに直接に変換
する。P1のサイズはかなり大きいので、そのゲート／ソ
ース電圧は、温度もしくは供給電力の変化によってCMOS
VCO 10の動作時にあまり変化することはない。トラン
ジスタN2とN3、及びN2とN4から作られた2つのカレント
ミラーを通して、IrefはトランジスタP5及び P6に「キ
ャリーオーバ」され、バイアス電圧A1、A3、VCNが生成
される。V/I変換器11の第2段で、P8は電圧A1により間接
的にバイアスがかけられ、P5及びP6のアスペクト比がP7
をトライオード領域だけで動作するように強制する先に
説明した範囲内に設定されると、P8は飽和領域で動作す
る。P7がトライオード領域で動作すると、その電流ID'
は常にＩｒｅｆ未満である。さらに、トライオード領域
で動作すると、Ｐ７は優れた線形性特性を発揮する負荷
としての働きをする。
入力電圧VCを図1に表示した基準電流Irefに直接に変換
する。P1のサイズはかなり大きいので、そのゲート／ソ
ース電圧は、温度もしくは供給電力の変化によってCMOS
VCO 10の動作時にあまり変化することはない。トラン
ジスタN2とN3、及びN2とN4から作られた2つのカレント
ミラーを通して、IrefはトランジスタP5及び P6に「キ
ャリーオーバ」され、バイアス電圧A1、A3、VCNが生成
される。V/I変換器11の第2段で、P8は電圧A1により間接
的にバイアスがかけられ、P5及びP6のアスペクト比がP7
をトライオード領域だけで動作するように強制する先に
説明した範囲内に設定されると、P8は飽和領域で動作す
る。P7がトライオード領域で動作すると、その電流ID'
は常にＩｒｅｆ未満である。さらに、トライオード領域
で動作すると、Ｐ７は優れた線形性特性を発揮する負荷
としての働きをする。
【００２０】図1、2、4を参照しながらV/I変換器11を詳
細に解析する。 P5〜P8はエンハンスメント型PMOSトラ
ンジスタだから、この解析において、VTP（しきい値電
圧）及び ΔV（= VGS−VTP）は負とする（ここで、VGS
は、ソースに対するゲート電圧を示す）。従って、VTP
≒−0.7 V 。また、nはこのバイアス例においては2であ
る。従って、P6のアスペクト比はP5のアスペクト比の半
分である。解析を開始すると、トランジスタP5及びP7
（すなわち、VGS5及びVGS7）それぞれのゲート／ソース
電圧 ＝ AVDD−A1 ＝ VTP＋ΔVであり、（数式１）
細に解析する。 P5〜P8はエンハンスメント型PMOSトラ
ンジスタだから、この解析において、VTP（しきい値電
圧）及び ΔV（= VGS−VTP）は負とする（ここで、VGS
は、ソースに対するゲート電圧を示す）。従って、VTP
≒−0.7 V 。また、nはこのバイアス例においては2であ
る。従って、P6のアスペクト比はP5のアスペクト比の半
分である。解析を開始すると、トランジスタP5及びP7
（すなわち、VGS5及びVGS7）それぞれのゲート／ソース
電圧 ＝ AVDD−A1 ＝ VTP＋ΔVであり、（数式１）
【００２１】
【数１】
【００２２】である。
【００２３】さらに、電流Ｉｒｅｆは下記数式２のよう
にP5のパラメータとして定義することができる。
にP5のパラメータとして定義することができる。
【００２４】（数式２）
【００２５】
【数２】
【００２６】この数式２において、μＰは誘導Pチャネ
ルのホールの移動度を示す物理定数で、Coxは酸化層が
誘電体としての働きをするゲート／ボディコンデンサの
単位面積当たりの電気容量である酸化キャパシタンス。
WP5はトランジスタP5のチャネル幅、LP5はP5のチャネル
長、VGS5はP5のソースに対するゲートの電圧、VTPはし
きい値電圧である。同時に、IrefはトランジスタP6も通
って流れるが、P6に対して次の数式３のように定義する
こともできる。
ルのホールの移動度を示す物理定数で、Coxは酸化層が
誘電体としての働きをするゲート／ボディコンデンサの
単位面積当たりの電気容量である酸化キャパシタンス。
WP5はトランジスタP5のチャネル幅、LP5はP5のチャネル
長、VGS5はP5のソースに対するゲートの電圧、VTPはし
きい値電圧である。同時に、IrefはトランジスタP6も通
って流れるが、P6に対して次の数式３のように定義する
こともできる。
【００２７】（数式３）
【００２８】
【数３】
【００２９】この数式３で、WP6はトランジスタP6のチ
ャネル幅、LP6はP6のチャネル長、VGS6はP6のソースに
対するゲートの電圧である。n = 2とすれば、(WP5/LP5)
= 2*(WP6/LP6)。これを代入してIrefを定義する２つの
式を組み合わせると、下記の式を得ることができる。
ャネル幅、LP6はP6のチャネル長、VGS6はP6のソースに
対するゲートの電圧である。n = 2とすれば、(WP5/LP5)
= 2*(WP6/LP6)。これを代入してIrefを定義する２つの
式を組み合わせると、下記の式を得ることができる。
【００３０】（数式４） 2*(VGS5−VTP)2 = (VGS6−VTP)2 従って、 （数式５）
【００３１】
【数４】
【００３２】P7とP8は同じサイズを有するのが好まし
く、またP7とP8は同じ電流ID'が流れるから、VGS7−V
TP ≒ VGS8−VTP となる。
く、またP7とP8は同じ電流ID'が流れるから、VGS7−V
TP ≒ VGS8−VTP となる。
【００３３】これは
【００３４】
【数５】
【００３５】を意味し、ここでδは、P8の電流ID'はIre
f未満だから、小さな値（0 < δ << 1）である。量δ*
ΔVは、トランジスタP7の動作点を飽和領域からトライ
オード領域に移すと共にP7のトライオード領域電流をP8
の飽和電流に等しくするのに必要なオーバドライブ電圧
の低下量である。従って、|VGS7| = |VTP| + |ΔV |
で、VGS8 = |VTP| + |(1−δ) *ΔV| 。従って、トラン
ジスタP7はトライオード領域で動作する。さらに、典型
的なケースにおいて、VGS9は約1 Vで、|VG6−VG9|<|VTP
| だから、トランジスタP8は飽和領域で動作する。
f未満だから、小さな値（0 < δ << 1）である。量δ*
ΔVは、トランジスタP7の動作点を飽和領域からトライ
オード領域に移すと共にP7のトライオード領域電流をP8
の飽和電流に等しくするのに必要なオーバドライブ電圧
の低下量である。従って、|VGS7| = |VTP| + |ΔV |
で、VGS8 = |VTP| + |(1−δ) *ΔV| 。従って、トラン
ジスタP7はトライオード領域で動作する。さらに、典型
的なケースにおいて、VGS9は約1 Vで、|VG6−VG9|<|VTP
| だから、トランジスタP8は飽和領域で動作する。
【００３６】解析から、P8は飽和領域で動作することが
分かる。それはすなわち、|VDS7| <|VGS7|−|VTP| だか
ら、P7はトライオード領域で動作するはずである。トラ
イオード領域で負荷として動作すると、P7は優れた線形
性特性を有する抵抗のような働きをする。図４は、トラ
ンジスタP7及びP8の電流／電圧特性を図で表し、これら
のトランジスタの動作点を図示したものである。図４に
表示したように、トランジスタP8は飽和領域にあるのに
対し、トランジスタP7はトライオード領域にある。
分かる。それはすなわち、|VDS7| <|VGS7|−|VTP| だか
ら、P7はトライオード領域で動作するはずである。トラ
イオード領域で負荷として動作すると、P7は優れた線形
性特性を有する抵抗のような働きをする。図４は、トラ
ンジスタP7及びP8の電流／電圧特性を図で表し、これら
のトランジスタの動作点を図示したものである。図４に
表示したように、トランジスタP8は飽和領域にあるのに
対し、トランジスタP7はトライオード領域にある。
【００３７】図１及び図３に示したCMOS VCO 10のICO部
分12を見ると、段I〜IVは環状接続されており、そこで
段I〜Vそれぞれの出力は次段の入力に接続され、段Vの
出力は段Iの入力に接続されている。段I〜IVはそれぞれ
類似の構成になっており、それぞれが２個のNMOSトラン
ジスタ、２個のPMOSトランジスタ、及び１個のNMOS電流
源トランジスタを有する。
分12を見ると、段I〜IVは環状接続されており、そこで
段I〜Vそれぞれの出力は次段の入力に接続され、段Vの
出力は段Iの入力に接続されている。段I〜IVはそれぞれ
類似の構成になっており、それぞれが２個のNMOSトラン
ジスタ、２個のPMOSトランジスタ、及び１個のNMOS電流
源トランジスタを有する。
【００３８】段Iの入力ＮＭＯＳトランジスタはN10及び
N11としてそれぞれ示してある。環状構成により、N10及
びN11のゲートは入力電圧制御信号OUTN及びOUTPをそれ
ぞれ受け取る。入力ＮＭＯＳトランジスタN10のソース
及びN11のソースとは互いに接続されると共に、ＮＭＯ
Ｓ電流源トランジスタN12のドレインに接続されてい
る。ＮＭＯＳトランジスタN12のソースはAVSSに接続さ
れ、ゲートはV/I変換器11の電圧A4を有するノードから
その電圧制御信号を受取る。ＮＭＯＳトランジスタN10
とN11のドレインはそれぞれPMOS負荷トランジスタP13と
P14のドレインに接続され、段IIへの入力となる出力電
圧信号OUTN1及びOUTP1をなす。ＰＭＯＳ負荷トランジス
タP13のソース及びP14のソースとは互いに接続されると
共に、AVDDに接続されるのに対し、ＰＭＯＳ負荷トラン
ジスタP13及びP14のゲートはV/I変換器11で生成される
電圧A1でそれぞれバイアスがかけられる。
N11としてそれぞれ示してある。環状構成により、N10及
びN11のゲートは入力電圧制御信号OUTN及びOUTPをそれ
ぞれ受け取る。入力ＮＭＯＳトランジスタN10のソース
及びN11のソースとは互いに接続されると共に、ＮＭＯ
Ｓ電流源トランジスタN12のドレインに接続されてい
る。ＮＭＯＳトランジスタN12のソースはAVSSに接続さ
れ、ゲートはV/I変換器11の電圧A4を有するノードから
その電圧制御信号を受取る。ＮＭＯＳトランジスタN10
とN11のドレインはそれぞれPMOS負荷トランジスタP13と
P14のドレインに接続され、段IIへの入力となる出力電
圧信号OUTN1及びOUTP1をなす。ＰＭＯＳ負荷トランジス
タP13のソース及びP14のソースとは互いに接続されると
共に、AVDDに接続されるのに対し、ＰＭＯＳ負荷トラン
ジスタP13及びP14のゲートはV/I変換器11で生成される
電圧A1でそれぞれバイアスがかけられる。
【００３９】残る段（段II〜V）はそれぞれ、N15とN1
6、N17とN18、N19とN20、及びN21とN22で示したそれぞ
れ対の入力ＮＭＯＳトランジスタ、P23とP24、P25とP2
6、P27とP28、及びP29とP30で示したそれぞれ対になっ
たPMOS負荷トランジスタ、そしてN31、N32、N33及びN34
でそれぞれ示したＮＭＯＳ電流源トランジスタを有する
類似の構成になっている。図1に示すように、 II〜Vの
各段の入力ＮＭＯＳトランジスタ及びＰＭＯＳ負荷トラ
ンジスタは、段1に関して説明したと同様に相互に接続
されている。特に、段IにおけるPMOS負荷トランジスタP
13及びP14のゲート同様に、段II〜VのPMOS負荷トランジ
スタのゲートはそれぞれ電圧信号A1でバイアスがかけら
れることに注目されたい。ＮＭＯＳ電流源トランジスタ
N31〜N34に関しては、各ゲートは相互接続されると共
に、ＮＭＯＳ電流源トランジスタN12のゲートにも接続
され、V/I変換器11に入力電圧信号A4を受取ることが分
かるであろう。 図1に示すように、II〜Vの各段の差動
出力は対応する入力トランジスタ及び負荷トランジスタ
のドレインとドレインの相互接続によって形成された対
をなすノードからとられる。
6、N17とN18、N19とN20、及びN21とN22で示したそれぞ
れ対の入力ＮＭＯＳトランジスタ、P23とP24、P25とP2
6、P27とP28、及びP29とP30で示したそれぞれ対になっ
たPMOS負荷トランジスタ、そしてN31、N32、N33及びN34
でそれぞれ示したＮＭＯＳ電流源トランジスタを有する
類似の構成になっている。図1に示すように、 II〜Vの
各段の入力ＮＭＯＳトランジスタ及びＰＭＯＳ負荷トラ
ンジスタは、段1に関して説明したと同様に相互に接続
されている。特に、段IにおけるPMOS負荷トランジスタP
13及びP14のゲート同様に、段II〜VのPMOS負荷トランジ
スタのゲートはそれぞれ電圧信号A1でバイアスがかけら
れることに注目されたい。ＮＭＯＳ電流源トランジスタ
N31〜N34に関しては、各ゲートは相互接続されると共
に、ＮＭＯＳ電流源トランジスタN12のゲートにも接続
され、V/I変換器11に入力電圧信号A4を受取ることが分
かるであろう。 図1に示すように、II〜Vの各段の差動
出力は対応する入力トランジスタ及び負荷トランジスタ
のドレインとドレインの相互接続によって形成された対
をなすノードからとられる。
【００４０】トランジスタN9、N12、及びN31〜N34は設
計上同じサイズで、トランジスタN10、N11、及びN15〜N
22は設計上同じサイズ、さらにP7、P8、P13、P14、及び
P23〜P30は設計上同じサイズであるのが好ましい。
計上同じサイズで、トランジスタN10、N11、及びN15〜N
22は設計上同じサイズ、さらにP7、P8、P13、P14、及び
P23〜P30は設計上同じサイズであるのが好ましい。
【００４１】本発明では、PMOS負荷トランジスタP13、P
14、及びP23〜P30は、ＰＭＯＳトランジスタP7がトライ
オード領域で動作するようにするのと同じように、トラ
イオード領域だけで動作するように強制される。すなわ
ち、先に述べた範囲内にトランジスタP5及びP6のアスペ
クト比の割合を維持することにより強制される。そうす
ることによってP7を強制してトライオード領域で動作す
るようにし、それが次に、ICO部分12の負荷トランジス
タP18、P14、及びP23〜P30それぞれのゲートとゲートが
接続され且つ電圧信号A1でバイアスがかけられるから、
これらのトランジスタをそれぞれトライオード領域で動
作させるようにする。この設計にすると、電流源トラン
ジスタN12、N31、N32、N33、及びN34のバイアス電流
は、動作中終始一貫して、トランジスタP5及びP6の飽和
電流未満のままで変わらない。従って、V/I変換器11に
よってPMOS負荷トランジスタP13、P14、及びP23〜P30が
トライオード領域に留まることが保証され、優れた線形
能動負荷を有するVCO 10を提供できるようになる。
14、及びP23〜P30は、ＰＭＯＳトランジスタP7がトライ
オード領域で動作するようにするのと同じように、トラ
イオード領域だけで動作するように強制される。すなわ
ち、先に述べた範囲内にトランジスタP5及びP6のアスペ
クト比の割合を維持することにより強制される。そうす
ることによってP7を強制してトライオード領域で動作す
るようにし、それが次に、ICO部分12の負荷トランジス
タP18、P14、及びP23〜P30それぞれのゲートとゲートが
接続され且つ電圧信号A1でバイアスがかけられるから、
これらのトランジスタをそれぞれトライオード領域で動
作させるようにする。この設計にすると、電流源トラン
ジスタN12、N31、N32、N33、及びN34のバイアス電流
は、動作中終始一貫して、トランジスタP5及びP6の飽和
電流未満のままで変わらない。従って、V/I変換器11に
よってPMOS負荷トランジスタP13、P14、及びP23〜P30が
トライオード領域に留まることが保証され、優れた線形
能動負荷を有するVCO 10を提供できるようになる。
【００４２】負荷トランジスタP13、P14、及びP23からP
30が線形トライオード領域だけで動作するので、本願発
明のCMOS VCO 10は約0.5 Vと差動論理振幅が小さく、0.
7μｍ技術（従来350 MHz以下の周波数しか出力しない）
を用いて550 MHzを超える比較的高い周波数を出力する
ことができ、また0.5もしくは0.35μｍ技術を用いると
さらに高速化を図ることができる。同時に、CVO 10によ
り生じる電源からの雑音は従来の設計と比べはるかに低
い。本願発明のCMOS VCO 10は従来型の共通論理（CML）
回路を駆動するなど様々な用途に用いることができるけ
れども、特にVCO 10と類似の負荷構造を有するCML回路
（すなわち、トライオード領域だけで動作する能動MOS
負荷を用いる回路）を駆動するのにうまく適している。
こうした後者のCML回路は0.7μｍ技術を用いて少なくと
も500 MHzの速度で駆動することができるが、それは0.7
μｍ技術を用いる従来型のCMOS論理回路より約2倍速
い。そうした負荷構造を有するCML回路は、出願人及び
出願日を本願と同じくする、発明者クワンカイ・チ（Ku
ang-Chi Kai）及びピン・ズ（Ping Xu）による発明の名
称を「共通モード論理回路」とする別途特許出願の課題
である。当該別途出願の開示を参照することにより本願
明細書に組み込まれているものとする。
30が線形トライオード領域だけで動作するので、本願発
明のCMOS VCO 10は約0.5 Vと差動論理振幅が小さく、0.
7μｍ技術（従来350 MHz以下の周波数しか出力しない）
を用いて550 MHzを超える比較的高い周波数を出力する
ことができ、また0.5もしくは0.35μｍ技術を用いると
さらに高速化を図ることができる。同時に、CVO 10によ
り生じる電源からの雑音は従来の設計と比べはるかに低
い。本願発明のCMOS VCO 10は従来型の共通論理（CML）
回路を駆動するなど様々な用途に用いることができるけ
れども、特にVCO 10と類似の負荷構造を有するCML回路
（すなわち、トライオード領域だけで動作する能動MOS
負荷を用いる回路）を駆動するのにうまく適している。
こうした後者のCML回路は0.7μｍ技術を用いて少なくと
も500 MHzの速度で駆動することができるが、それは0.7
μｍ技術を用いる従来型のCMOS論理回路より約2倍速
い。そうした負荷構造を有するCML回路は、出願人及び
出願日を本願と同じくする、発明者クワンカイ・チ（Ku
ang-Chi Kai）及びピン・ズ（Ping Xu）による発明の名
称を「共通モード論理回路」とする別途特許出願の課題
である。当該別途出願の開示を参照することにより本願
明細書に組み込まれているものとする。
【００４３】上記の説明から明白なように、CMOS VCO 1
0は論理振幅が小さいために低電源用途だけでなく非常
に高速且つ安定したクロックを必要とする用途に非常に
有益である。 VCO 10の回路は従来型VCOより占有面積が
小さいから、VCO 10はスペースが高価な用途にも有効で
ある。
0は論理振幅が小さいために低電源用途だけでなく非常
に高速且つ安定したクロックを必要とする用途に非常に
有益である。 VCO 10の回路は従来型VCOより占有面積が
小さいから、VCO 10はスペースが高価な用途にも有効で
ある。
【００４４】本発明を具体的な実施例と共に説明してき
たが、上記の説明に鑑みればさらに代替え、変更、変形
が数多く考えられることが当業者なら分かるであろう。
従って、本明細書に説明した発明は特許請求の範囲に記
した精神並びに範囲から逸脱しない限りそうした全ての
代替え、変更、応用、変形を網羅するものと考える。
たが、上記の説明に鑑みればさらに代替え、変更、変形
が数多く考えられることが当業者なら分かるであろう。
従って、本明細書に説明した発明は特許請求の範囲に記
した精神並びに範囲から逸脱しない限りそうした全ての
代替え、変更、応用、変形を網羅するものと考える。
【図１】本願発明の好適な実施例によるCMOS VCOの回路
図。
図。
【図２】図1のCMOS VCOの電圧／電流（V/I）変換器を示
す回路図。
す回路図。
【図３】図1のCMOS VCOの電流制御発振器（ICO）部分を
なす遅延セルを示す回路図。
なす遅延セルを示す回路図。
【図４】V/I変換器の特定のトランジスタの電流／電圧
特性をグラフで表すと共にこれらのトランジスタの動作
点を示す図。
特性をグラフで表すと共にこれらのトランジスタの動作
点を示す図。
Claims (7)
- 【請求項１】 第1のＭＯＳトランジスタと第２のＭＯ
Ｓトランジスタとからなる第１の対のＭＯＳトランジス
タと、第3のＭＯＳトランジスタとを有し、前記第1の対
のＭＯＳトランジスタは、前記第3の ＭＯＳトランジス
タをトライオード領域で動作させるように構成されてい
る電圧／電流変換器と、 1対の入力ＭＯＳトランジスタと1対の負荷ＭＯＳトラン
ジスタとを含む少なくとも一つの遅延ステージを有し、
前記対の負荷ＭＯＳトランジスタの一方のトランジスタ
は、前記対の入力ＭＯＳトランジスタの一方のトランジ
スタに接続されており、前記対の負荷ＭＯＳトランジス
タの他方のトランジスタは、前記対の入力ＭＯＳトラン
ジスタの他方のトランジスタに接続されており、前記電
圧／電流変換器により、前記負荷ＭＯＳトランジスタの
それぞれをトライオード領域で動作させるように構成さ
れている電流制御発振器と、から構成されていることを
特徴とする電圧制御発振器。 - 【請求項２】 請求項１に記載の電圧制御発振器におい
て、前記第1の対のＭＯＳトランジスタは、その対にな
った一方のトランジスタがアスペクト比 (W／L) を有
し、他方のトランジスタがアスペクト比 (W／L)／n を
有し、ｎは1 < n <4であることを特徴とする。ここで、
ＷはＭＯＳトランジスタのチャンネル幅を示し、ＬはＭ
ＯＳトランジスタのチャンネル長を示す電圧制御発振
器。 - 【請求項３】 請求項１に記載の電圧制御発振器におい
て、前記電圧／電流変換器は、協力して前記電圧／電流
変換器で電流を生成する2対のカレントミラーＭＯＳト
ランジスタをさらに含むことを特徴とする電圧制御発振
器。 - 【請求項４】 請求項１に記載の電圧制御発振器におい
て、前記電流制御発振器は、複数の遅延ステージから構
成されており、前記複数の遅延ステージは、それぞれ1
対の入力ＭＯＳトランジスタと1対の負荷ＭＯＳトラン
ジスタを含んでおり、その対の負荷ＭＯＳトランジスタ
の一方のトランジスタは前記対の入力ＭＯＳトランジス
タの一方のトランジスタに接続され、前記対の負荷ＭＯ
Ｓトランジスタの他方のトランジスタは前記対の入力Ｍ
ＯＳトランジスタの他方のトランジスタに接続されてお
り、前記電圧／電流変換器は、前記負荷ＭＯＳトランジ
スタそれぞれをトライオード領域で動作させるように構
成されていることを特徴とする電圧制御発振器。 - 【請求項５】 請求項４に記載の電圧制御発振器におい
て、前記複数の遅延ステージは、環状接続になっている
ことを特徴とする電圧制御発振器。 - 【請求項６】 請求項５に記載の電圧制御発振器におい
て、前記複数の遅延ステージは、最初の遅延ステージ
と、少なくとも一つの中間の遅延ステージと、最後の遅
延ステージとを含んでおり、前記複数の遅延ステージ
は、それぞれ入力と出力とを有しており、その最初の遅
延ステージの出力は、その中間の遅延ステージの入力に
接続されており、前記少なくとも一つの中間の遅延ステ
ージの出力は、前記最後の遅延ステージの入力に接続さ
れており、そして前記最後の遅延ステージの出力は、前
記最初の遅延ステージの入力に接続されていることを特
徴とする電圧制御発振器。 - 【請求項７】 請求項３に記載の電圧制御発振器におい
て、前記電圧／電流変換器は、入力電圧源に接続された
ゲートを有すると共に、ゲート／ソース電圧を比較的一
定に維持できる程度に大きなアスペクト比を有するＭＯ
Ｓトランジスタをさらに含んでいることを特徴とする電
圧制御発振器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/116,646 US6011443A (en) | 1998-07-16 | 1998-07-16 | CMOS voltage controlled oscillator |
| US09/116,646 | 1998-07-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077985A true JP2000077985A (ja) | 2000-03-14 |
Family
ID=22368414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11203627A Withdrawn JP2000077985A (ja) | 1998-07-16 | 1999-07-16 | 電圧制御発振器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6011443A (ja) |
| JP (1) | JP2000077985A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7193480B2 (en) | 2003-05-30 | 2007-03-20 | Ricoh Company, Ltd. | Voltage controlled oscillator, PLL circuit, pulse modulation signal generating circuit, semiconductor laser modulation device and image forming apparatus |
| JP2010273386A (ja) * | 2010-08-16 | 2010-12-02 | Renesas Electronics Corp | 電圧制御発振器 |
| JP2015528230A (ja) * | 2012-06-18 | 2015-09-24 | シリコン・ライン・ゲー・エム・ベー・ハー | クロック及び／又はデータ回復のための回路装置及び方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6396357B1 (en) * | 2000-05-01 | 2002-05-28 | Agere Systems Guardian Corp. | Low voltage differential voltage-controlled ring oscillator |
| US6683505B2 (en) * | 2001-08-24 | 2004-01-27 | Koninklijke Philips Electronics N.V. | High speed voltage controlled oscillator |
| US7075379B2 (en) * | 2003-07-23 | 2006-07-11 | Agency For Science, Technology And Research | Low supply-sensitive and wide tuning-range CMOS LC-tank voltage-controlled oscillator monolithic integrated circuit |
| US6987423B2 (en) * | 2003-08-19 | 2006-01-17 | Freescale Semiconductor, Inc. | Two port voltage controlled oscillator for use in wireless personal area network synthesizers |
| JP2005333484A (ja) * | 2004-05-20 | 2005-12-02 | Nec Electronics Corp | リング発振回路 |
| TWI303928B (en) * | 2005-11-09 | 2008-12-01 | Via Tech Inc | Voltage-controlled oscillator and related method and technique |
| TWI481195B (zh) * | 2006-10-31 | 2015-04-11 | 半導體能源研究所股份有限公司 | 振盪器電路及包含該振盪器電路的半導體裝置 |
| KR100940622B1 (ko) * | 2007-06-25 | 2010-02-05 | 주식회사 동부하이텍 | 주파수 합성기 |
| EP3487076A1 (en) * | 2017-11-15 | 2019-05-22 | ams AG | Phase-locked loop circuitry having low variation transconductance design |
| WO2020105182A1 (ja) * | 2018-11-22 | 2020-05-28 | 株式会社ソシオネクスト | 電圧制御発振器およびそれを用いたｐｌｌ回路 |
| TWI697210B (zh) * | 2019-05-10 | 2020-06-21 | 國立中山大學 | 具自動頻帶選擇器之鎖相迴路及其多頻帶壓控振盪器 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0294914A (ja) * | 1988-09-30 | 1990-04-05 | Nec Corp | 電圧制御型発振器 |
| NL9100066A (nl) * | 1991-01-16 | 1992-08-17 | Koninkl Philips Electronics Nv | Oscillator. |
| US5061907A (en) * | 1991-01-17 | 1991-10-29 | National Semiconductor Corporation | High frequency CMOS VCO with gain constant and duty cycle compensation |
| US5239274A (en) * | 1992-05-26 | 1993-08-24 | Digital Equipment Corporation | Voltage-controlled ring oscillator using complementary differential buffers for generating multiple phase signals |
| US5399995A (en) * | 1994-04-08 | 1995-03-21 | Raytheon Company | CMOS circuit providing 90 degree phase delay |
| US5469120A (en) * | 1994-12-07 | 1995-11-21 | Lsi Logic Corporation | High performance voltage controlled oscillator |
| US5673008A (en) * | 1995-05-18 | 1997-09-30 | Matsushita Electric Industrial Co., Ltd. | Voltage-controlled oscillator and PLL circuit exhibiting high-frequency band operation, linear frequency characteristics, and power-source variation immunity |
| CA2159762C (en) * | 1995-10-03 | 2000-02-08 | Hugh Chow | Duty cycled control implemented within a frequency synthesizer |
| US5635880A (en) * | 1996-03-14 | 1997-06-03 | Northern Telecom Limited | CMOS microwave multiphase voltage controlled oscillator |
| US5644270A (en) * | 1996-03-15 | 1997-07-01 | Ics Technologies, Inc. | Enchanced stability voltage controlled RC oscillator |
| US5703543A (en) * | 1996-05-06 | 1997-12-30 | Taylor; Clive Roland | Current limited cross-coupled oscillators |
-
1998
- 1998-07-16 US US09/116,646 patent/US6011443A/en not_active Expired - Lifetime
-
1999
- 1999-07-16 JP JP11203627A patent/JP2000077985A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7193480B2 (en) | 2003-05-30 | 2007-03-20 | Ricoh Company, Ltd. | Voltage controlled oscillator, PLL circuit, pulse modulation signal generating circuit, semiconductor laser modulation device and image forming apparatus |
| US7400210B2 (en) | 2003-05-30 | 2008-07-15 | Ricoh Company, Ltd. | Voltage controlled oscillator, PLL circuit, pulse modulation signal generating circuit, semiconductor laser modulation device and image forming apparatus |
| JP2010273386A (ja) * | 2010-08-16 | 2010-12-02 | Renesas Electronics Corp | 電圧制御発振器 |
| JP2015528230A (ja) * | 2012-06-18 | 2015-09-24 | シリコン・ライン・ゲー・エム・ベー・ハー | クロック及び／又はデータ回復のための回路装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6011443A (en) | 2000-01-04 |
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