JPH0620395A - データ記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ヘリカル・スキャン方式のテープ記憶装置へ
の書き込み／読出しのためのフォーマットの処理時間を
短縮する。 【構成】 読出しに当っては、ドラム70上のヘッドHA,H
Bから読出したトラック・データがメモリ80中の適切な
トラック・スロットS1〜S5にストアされる。DMA制御ユ
ニット84を介してエラー処理回路88等がアクセスしてデ
ータ処理を行ない、ドラム１回転の時間でトラック・デ
ータの処理を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テープを横切って書か
れる所定のフォーマットのトラックにデータが記憶され
るヘリカル・スキャン書き込み／読み出し技法を用い
て、テープ上にデータを記憶し、これを取り出すための
データ記憶装置に関するものである。

【０００２】

【従来技術及びその問題点】ヘリカル・スキャン記録技
法を用いてテープにコンピュータ・データを記憶するこ
とは周知のところである。従って、例えば、本願出願人
とソニーが共同で開発したDDS(Digital Data Storage）
フォーマットに基づいて、DAT(Digital Audio Tape)を
用いてコンピュータ・データを記憶することが知られて
いる。DDSフォーマットは、ISO/IEC規格10777:1991Eに
定義されている。

【０００３】一般に、DATテクノロジを利用したデータ
記憶装置は、所定の速度でテープのトラックにデータを
書き込む／トラックからデータを読み出すためのヘッド
を取り付ける回転式ヘッド・ドラムを備えたテープ・デ
ッキと、ヘッドによってテープに書き込む前にデータを
処理してトラック・フォーマットに合わせ、またヘッド
によってテープから読み出した後にデータを処理してト
ラック・フォーマットを解除するフォーマッティング手
段と、この装置の動作を制御し協調をとるシステム・コ
ントローラを有している。

【０００４】データ記憶時、フォーマッティング手段は
トラック・フォーマットになるように処理されるデータ
を受信して記憶することと、データからエラー訂正コー
ドを生成することと、データをエラー訂正コード及び補
助コードと組み合わせることと、テープへの書き込みの
ため、そこからトラック信号を生成し、トラック信号を
ヘッド・ドラムに送ることを含む、いくつかの機能を実
行する。データ取出し時、フォーマッティング手段は、
ヘッド・ドラムによってテープから読み出されたトラッ
ク信号を受信する操作と、フォーマットからデータを取
り出す処理時にエラー検出／訂正を実行する操作と、ト
ラック・フォーマットを解除する処理の済んだデータを
フォーマッティング手段から出力する操作を実行する。

【０００５】欧州特許明細書EP-A2-0,437,779(Archive
Corporation)には、一般に、DATベースのデータ記憶装
置用のフォーマッティング手段の１つの形態が示されて
いる。ここでは、それぞれ自分用のローカルRAMメモリ
を備える、読み出し及び書き込みが独立したオーディオ
DATフォーマッティングブロックが設けられている。

【０００６】一般にDATベースの記憶装置の場合、フォ
ーマッティング手段によって実施される処理が複雑であ
るため、フォーマッティング手段でかなりの処理遅延が
生じる。その結果、フォーマット設定手段は異なるトラ
ックに対応するデータを異なる処理段階に配分して、い
くつかのトラックに関するデータを一度に処理しなけれ
ばならない。従って、EP-A2-0, 437,779の図４における
タイミング図の研究から明らかなように、そこで解説さ
れている記憶装置のフォーマッティング手段における書
き込み／読み出しの処理伝搬遅延は、ヘッド・ドラムが
トラックの読み出し／書き込みに要する時間の少なくと
も10倍になる。大幅な処理伝搬遅延の結果として、フォ
ーマッティングは現在処理されている全てのデータを保
持するのにかなりの量のメモリを必要とし、従って、EP
-A2-0, 437,779に示す装置の場合、各ローカルRAMメモ
リは最低6トラック分のデータを記憶しなければならな
い。

【０００７】

【目的】本発明の目的は、処理伝搬遅延を少なくするフ
ォーマッティング手段の構造及び順序づけを提供するこ
とにある。

【０００８】

【概要】本発明の１つの側面によれば、テータを横切っ
て書かれる所定のフォーマットのトラックにデータが記
憶されるヘリカル・スキャン書き込み／読み出し技法を
利用してテープにデータを記憶し、これを取り出すデー
タ記憶装置が得られる。この装置は、各トラックの書き
込み／読み出しを時間間隔Ｑの間に行い、テープへの／
テープからのトラックの平均転送速度が1/(2Q)で、テー
プのトラックにデータを書き込む／トラックからデータ
を読み出すためのヘッドを取り付ける回転式ヘッド・ド
ラムを備えたテープ・デッキと、ヘッドによってテープ
に書き込む前にデータを処理してトラック・フォーマッ
トに合わせ、またヘッドによってテープから読み出した
後にデータを処理してトラック・フォーマット解除する
フォーマッティング手段と、この装置の動作を制御し協
調をとるシステム・コントローラを設けている。更に、
フォーマッティング手段は、テープに記憶する／テープ
から取り出される間にフォーマッティング手段によって
処理されるデータを一時記憶するためのメモリ手段と、
テープに記憶するためにトラック・フォーマットに合う
ように処理されるべきデータを受信して前記メモリ手段
に記憶し、テープから取り出された後に、トラック・フ
ォーマットを解除する処理を受けたところのメモリ手段
に記憶されているデータをフォーマッティング手段から
出力するための転送手段と、メモリ手段に記憶されてい
るデータにアクセスし、このデータを処理してフォーマ
ットに合わせる間にエラー訂正コードを生成し、フォー
マットを解除するデータ処理を行なっている間にエラー
検出／訂正を実行し、エラー訂正コードはメモリ手段に
記憶しておく、エラー処理手段と、メモリ手段に記憶さ
れているエラー訂正コードを含むデータからトラック信
号を生成し、テープへの書き込みのため、この信号をヘ
ッドに送る書き込みチェーンと、ヘッドによってテープ
から読み出したトラック信号を受信し、トラック信号に
よって表されるデータをメモリ手段に記憶するための読
み出しチェーンと、転送手段、前記エラー処理手段、書
き込みチェーン、及び読み出しチェーンによって行われ
るメモリに対するアクセスを調整するためのDMAコント
ローラと、処理手段の操作を制御して協調をとり、フォ
ーマッティング手段がいくつかのトラックに記憶される
／異なるトラックから取り出されるデータをいくつかの
処理段階において同時に取り扱えるようにするための制
御手段から構成され、これにより、フォーマット手段の
操作によって、データの記憶時には、2Qの各順次期間毎
に、１つのトラックが転送手段によってメモリ手段に転
送され、同時に、先行する期間2Qの間に転送されたトラ
ックが第１の部分期間Ｑの間にエラー処理手段によるエ
ラー処理を受けて第２の部分期間Ｑの間に書き込みチェ
ーンによってテープに書き込まれ、データの取出し時に
は、2Qの各順次期間毎に１つのトラックが転送手段によ
ってメモリ手段から転送され、同時に後続のトラックが
第１の部分期間Ｑの間に前記読み出しチェーンによって
テープから取り出され第２の部分期間Ｑの間にエラー処
理手段によるエラー処理を受ける。

【０００９】この構造とシーケンスでは、データ記憶装
置には、2Qの単純なデータ記憶／取出し操作の間に処理
伝搬遅延を生じる。その結果、メモリ手段の容量を、こ
うしたデータ記憶／取出し操作時に、ただ２つだけのト
ラックに対応したデータを記憶するためのサイズにする
ことができる。

【００１０】データ記憶は、テープへのデータの単純な
書き込み以上のことを行なうことが望ましい。すなわ
ち、書き込み後読み出し(read-after-write)チェックに
よって、実際に記憶されたデータが正しいか確認を行う
必要がある。従って、テープへのデータの書き込みプロ
セス中に、テープに書き込まれる各トラックのデータを
読み戻して、その元のフォーマットのデータと比較す
る。そのため、(i)ヘッド・ドラムには、交互にテープ
を走査して、テープに書き込まれたデータをヘッド・ド
ラムを通るテープの同じパスで読み戻す互いに独立した
書き込みヘッドと読み出しヘッドが設けられ、(ii)メモ
リ手段には、対応するトラック信号をそれから発生して
いる間、書き込みチェーンによるアクセスの済んだ後、
テープに書き込まれているデータを保持するように動作
し、(iii)フォーマッティング手段に、更に、データ書
き込みプロセスの間に、書き込み後に読み戻されたデー
タとメモリ手段に保持されている同じデータの形態を比
較するように動作する書き込み後読み出し処理手段が設
けられている。この書き込み後読み出し処理手段は、比
較手段と、ヘッド・ドラムによって読み戻されたデータ
を読み出しチェーンによって処理して比較手段に送るよ
うに動作する手段と、読み戻したデータを識別してメモ
リ手段中の対応するデータにアクセスし、読み戻された
データとの比較のため、それを比較手段に送る手段を有
しており、この比較手段は、読み戻されたデータとメモ
リ手段に保持されたデータの形態との完全なデータ比較
を行い、読み戻したデータと保持されたデータの間に相
違がある場合には、エラー表示を発生するように動作す
る。

【００１１】書き込み後読み出し処理手段は、書き込み
チェーンのメモリ・アクセス能力を利用してメモリ手段
に記憶されている保持データにアクセスし、及びまたは
読み出しチェーンのメモリ・アクセス能力を利用してメ
モリ手段にエラー表示を書き込むのが有利である。

【００１２】一般に、書き込み後読み出しでは、ヘッド
・ドラムは、トラックへの書き込みの終了と同じトラッ
クの読み戻しの開始との間に2NQの遅延を生じる。ここ
で、Nはゼロより大きい整数である。この場合、このト
ラック上での完全なデータ比較は、次に書き込まれるべ
きトラックがエラー処理手段によって処理を受ける部分
期間Ｑに実行するのが望ましい。こうしたシーケンスに
よる書き込み後読み出し操作の場合、メモリ手段が(3+
N)本のトラック分だけのデータを記憶するサイズになる
ように構成することが可能ある。

【００１３】ユーザ・データと共に記憶されている補助
データの処理を容易にするため、システム・コントロー
ラは、データ記憶／取出し時に、補助コードの書き込み
／読み出しのためメモリ手段にアクセスするように動作
し、フォーマッティング手段は、データ記憶時に、テー
プへの書き込みのため、メモリ手段に保持された補助コ
ードとデータを組み合わせ、データ取出し時に、テープ
から読み出されたデータによって回復された補助コード
をメモリ手段に記憶するように動作するのが望ましい。
更に、システム・コントローラは、メモリ・アクセス・
サイクルに従ってメモリ手段にアクセスするように動作
するマイクロプロセッサと、マイクロプロセッサによっ
て実施される全てのメモリ・アクセス・サイクル中にメ
モリ手段に対するマイクロプロセッサの遅延のないアク
セスを保証し、同時にこのメモリ・アクセス・サイクル
中にフォーマッティング手段の機能要素によるメモリ手
段に対する少なくとも１回のアクセスも許すDMAを有す
るのが有利である。

【００１４】フォーマッティング手段の制御及びシーケ
ンス付けに関して、前述の制御手段は、複数の状態を有
し、１つの状態が任意の時点におけるステート・マシン
の現在の状態をなすように操作サイクルに構成された協
調ステート・マシンを有するのが望ましい。このステー
ト・マシンは、ヘッド・ドラムによるテープの操作と協
調して、期間Ｑ毎にその現在の状態を変え、転送手段、
エラー処理手段、書き込みチェーン、読み出しチェー
ン、及びもし存在すれば書き込み後読み出し処理手段に
よって構成される機能要素の操作をステート・マシンの
現在の状態に基づいて制御するように動作する。更に、
制御手段は、各機能要素のためのそれぞれの機能制御回
路と、協調ステート・マシンに命令して、トラックのデ
ータを記憶／取り出させるように動作するシステム・コ
ントローラを有し、協調ステート・マシンは、それに基
づいて、状態の操作サイクルを進め、これを行う際、機
能制御回路に命令して、対応する機能要素を起動し制御
して、必要なトラックの記憶／取出しを実施させる。

【００１５】フォーマッティング手段のメモリ手段に関
しては、これには、好ましくは、夫々フォーマッティン
グ手段によるデータの処理中に特定のトラックに関連し
たデータを記憶する複数のトラック・メモリ・スロット
と、前述の協調ステート・マシンに接続されてその現在
の状態を表す第１の表示を受信し、DMAコントローラに
接続されてDMAコントローラによってメモリ手段へのア
クセスを許された機能要素が何であるかを表す第２の表
示を受信し、これらの表示に応答してアクセス機能要素
によるアクセスをスロットの適切な１つに向けるアドレ
ス制御手段が含まれる。

【００１６】データ記憶装置は、一般に、フォーマッテ
ィング手段以外に、データの高レベルの編成を実行する
ように動作する、バッファ・メモリを含むデータ編成手
段を備えている。フォーマッティング手段は、作用的
に、データ編成手段とテープ・デッキの間に挿入され
る。一般に、DATベースの記憶装置では、データ編成手
段が、(i)データ記憶時には、記憶すべきデータを受信
して、それぞれ２トラック分のデータに対応するフレー
ム単位に編成し、(ii)データ取出し時には、この装置か
ら出力するため、データをフレーム単位から分解するよ
うに動作する。これと同時に、フォーマッティング手段
の転送手段が、データ記憶時には、各フレーム単位から
のデータ構成要素がフレーム単位全体にわたって互いに
インターリーブされるようにして、データ編成手段のバ
ッファ・メモリから転送し、(ii)データ取出し時には、
データをバッファ・メモリに転送して、インターリーブ
を解除したフォーマットで記憶するように動作する。デ
ータ記憶装置がDDS規格に基づいて動作する場合、デー
タ編成手段は、データをグループに組立てする／グルー
プから分解するのを制御する。データのインターリーブ
が、１つのフレームにわたって実施される(DDS規格に関
して言えば、データ編成手段とフォーマッティング手段
の間の転送におけるデータのランダム化も、１つのフレ
ームにわたって実施される)結果として、データ編成手
段とフォーマッティング手段の間におけるデータ転送が
フレーム毎に行われる。この結果、フォーマッティング
手段の処理伝搬遅延がかなりのものであり、フォーマッ
ティング手段のメモリ必要量を低く抑える必要がある場
合、高い転送速度と高い処理速度が必要になる。従っ
て、本発明の望ましい実施例では、現在では、データ編
成手段のバッファ・メモリへの／バッファ・メモリから
の転送がトラック毎に実施され、１つのトラックに関す
るデータ転送が次のトラックに関するデータ転送の開始
前に完了するように、転送手段を構成することが提案さ
れている。こうした構成によって、転送されるデータ要
素の配列が複雑になる(DDS規格を遵守する装置の場合に
は、ランダム化回路構成も複雑になる)という犠牲を払
って、フォーマッティング手段の処理遅延及びメモリ必
要量を低く抑えることが可能になる。

【００１７】上述の本発明の実施例のフォーマッティン
グ手段に関する構造及びシーケンス付けは、全て、DAT
テクノロジを用いたドライブで通常見られるように、隣
接トラックの読み出しの間隔がＱになる場合に関連して
いる。しかしながら、本発明のフォーマッティング手段
の構造及びシーケンス付けは、一連のトラックが次々と
時間を置かずに読み出され／書き込まれる場合にも適用
することができる。従って、本発明の別の側面によれ
ば、データがテープを横切って書き込まれた所定のフォ
ーマットのトラックに記憶される、ヘリカル・スキャン
書き込み／読み出し技法を利用して、テープにデータを
記憶し取り出すためのデータ記憶装置が得られる。この
装置は、各トラックが時間間隔Ｔの間に書き込まれ／読
み出され、テープへの／テープからのトラックの平均転
送速度が1/Tになるように、テープのトラックにデータ
を書き込む／トラックからデータを読み出すためのヘッ
ドを取り付けた回転ヘッド・ドラムを備えたテープ・デ
ッキと、このヘッドによるテープへの書き込み前にデー
タを処理してトラック・フォーマットに合わせ、またヘ
ッドによるテープからの読み出し後、トラック・フォー
マットを解除する処理データに行なうフォーマッティン
グ手段と、この装置の操作を制御しその協調をとるシス
テム・コントローラを設け、フォーマッティング手段
は、テープに記憶する／テープから取り出される間にフ
ォーマッティング手段によって処理されるデータの一時
記憶のためのメモリ手段と、テープへの記憶のためにト
ラック・フォーマットに合うように処理されるデータを
受信してメモリ手段に記憶し、テープから取り出された
後トラック・フォーマットを解除するように、処理され
たところのメモリ手段に記憶されているデータをフォー
マッティング手段から出力するための転送手段と、メモ
リ手段に記憶されているデータにアクセスしてフォーマ
ットに合わせるようにするデータ処理の間にエラー訂正
コードを生成し、フォーマットを解除するデータ処理の
間にエラー検出／訂正を実行し、エラー訂正コードをメ
モリ手段に記憶しておくエラー処理手段と、メモリ手段
に記憶されており対応するエラー訂正コードを含むデー
タからトラック信号を生成し、テープへの書き込みのた
めこの信号をヘッドに送る書き込みチェーンと、ヘッド
によってテープから読み出したトラック信号を受信し、
このトラック信号によって表されるデータを前記メモリ
手段に記憶するための読み出しチェーンと、転送手段、
エラー処理手段、書き込みチェーン、及び読み出しチェ
ーンによって行われるメモリに対するアクセスを調整す
るためのDMAコントローラと、処理手段の動作を制御し
て協調をとり、フォーマッティング手段が異なるトラッ
クに記憶される／異なるトラックから取出されたデータ
を異なる処理段階において同時に取り扱えるようにする
ための制御手段を有し、これにより、フォーマット手段
の操作によって、データの記憶時には、各順次期間Ｔ毎
に１つのトラックが転送手段よって前記メモリ手段に転
送され、先行する期間Ｔの間に転送されたトラックはエ
ラー処理手段によるエラー処理を受け、この先行する期
間Ｔにエラー処理を受けたトラックは書き込みチェーン
によってテープに記憶され、また、データ取出し時に
は、一連の期間Ｔの各々で１本のトラックが読み出しチ
ェーンによってテープから取り出され、先行する期間Ｔ
の間に取り出されたトラックはエラー処理手段によって
処理を受け、先行する期間Ｔの間にエラー処理を受けた
トラックは転送手段によって前記メモリから転送され
る。

【００１８】本発明の更に別の側面によれば、テープを
横切って書き込まれた所定のフォーマットのトラックに
データが記憶されるヘリカル・スキャン書き込み／読み
出し技法を利用してテープにデータを記憶し、これを取
り出すためのデータ記憶装置が得られる。この装置は、
テープのトラックにデータを書き込む／トラックからデ
ータを読み出すためのヘッドを取り付けた回転ヘッド・
ドラムを備えたテープ・デッキと、ヘッドによりテープ
に書き込む前にデータを処理してトラック・フォーマッ
トに合わせ、またヘッドによるテープからの読み出し後
にデータを処理してトラック・フォーマットを解除する
フォーマッティング手段と、この装置の操作を制御しそ
の協調をとるシステム・コントローラを有する。また、
前述のフォーマッティング手段は、テープに記憶する／
テープから取り出される間に、フォーマッティング手段
によって処理されるデータの一時記憶のためのメモリ手
段と、テープへの書き込みのためにトラック・フォーマ
ットに合うように処理されるデータを受信してメモリ手
段に記憶し、またテープから読み出された後にトラック
・フォーマットを解除するように処理されたところのメ
モリ手段に記憶されているデータをフォーマッティング
手段から出力するための転送手段と、メモリ手段に記憶
されているデータにアクセスしてフォーマットに合うよ
うにデータ処理を行っている間にエラー訂正コードを生
成し、フォーマットを解除するデータ処理を行なってい
る間にエラー検出／訂正を実行し、またこのエラー訂正
コードはメモリ手段に記憶されているエラー処理手段
と、メモリ手段に記憶されており、それに対応するエラ
ー訂正コードを含むデータと補助コードを組み合わせて
トラック信号を生成し、テープへの書き込みのため前記
信号をヘッドに送る書き込みチェーンと、ヘッドによっ
てテープから読み出したトラック信号を受信し、このト
ラック信号によって表されるデータ及びコードをメモリ
手段に記憶するための読み出しチェーンと、これらの転
送手段、エラー処理手段、書き込みチェーン、及び読み
出しチェーンによって行われるメモリに対するアクセス
を調整するためのDMAコントローラと、処理手段の操作
を制御して協調をとり、フォーマッティング手段が異な
るトラックに書き込まれる／異なるトラックから読み出
されるデータを異なる処理段階において同時に取り扱え
るようにするための制御手段を有し、システム・コント
ローラが、テープから読み出される補助コードを取り出
すためメモリ手段にアクセスを行うように動作するマイ
クロプロセッサを有する。

【００１９】

【実施例】以下では、本願出願人とソニーとの共同開発
によるDDS(Digital Data Storage)フォーマットに基本
的に基づいて、ホスト・コンピュータのデータをテープ
に記憶し、これを取り出すテープ記憶装置に関連して、
本発明の説明を行うことにする。DDSフォーマットの詳
細な仕様についてはISO/IEC規格10777:1991Eに示されて
いる。コンピュータのデータを記憶するためのDDSフォ
ーマットは、PCMオーディオ・データの記憶に用いられ
る48KHzモードのDAT(Digital Audio Tape)フォーマット
を利用し、これに基いて構成されている。DATフォーマ
ット、従ってDDSフォーマットは、両方ともテープ記憶
媒体が、回転ヘッド・ドラムに対し斜めに90゜の巻き角
度で移動するヘリカル・スキャン記録技法を用いてい
る。ドラムはドラムが回転する毎に共にフレームとして
知られる、オーバーラップしている一対の反対向きのア
ジマスのトラックに対する読み出し／書き込みを行うよ
うに動作する少なくとも２つのヘッドを備えている。

【００２０】DDSフォーマットを実行する記憶装置は、
とりわけ本願出願人から入手可能であり、一般にDDSド
ライブと呼ばれる。

【００２１】次に、本発明の理解を容易にするため、DD
Sフォーマットの主な特徴について述べ、引き続きDDSド
ライブの主な機能要素について解説する。

【００２２】DDSフォーマットの概要 テープ10に情報を書き込む／テープ10から情報を読み出
すための基本単位はフレームである。図１には２つの逆
向きアジマスを持つトラック20、21から成る既述のフレ
ームのフォーマットが示されている。図１において、矢
印Ｔはテープの移動方向を示している。各トラックは２
つの周縁領域22、２つの副領域23、２つのATF(Automati
c Track Following,自動トラック追従)領域24、及び主
領域25から構成される。ATF領域24は、ヘッド・ドラム
のヘッド(図示せず)が既知の方法でトラックに正確に追
従できるようにする信号を出す。主領域25は、ホスト・
コンピュータからテープ装置に提供されるデータ(ホス
ト・データ)を記憶するために利用される(ホスト・デー
タは、ホスト・コンピュータによってレコードとして供
給されるユーザ・データと、ユーザ・データの論理的な
分離を示す分離マークを持っている)。副領域23は、主
として、例えばある記録パラメータ(フォーマット・ア
イデンティティ、テープ・パラメータ等のような)、及
びテープの使用履歴に関係する、サブコードとして知ら
れる補助情報を記憶するために用いられる。データは、
128ブロツクの主領域と８ブロックの各副領域に記憶さ
れる。各ブロックは同期バイトで始まりその後に３バイ
トのヘッダ、その後に32バイトのデータ領域が続く。ブ
ロックヘッダには２つの情報バイトW1、W2が含まれてお
り、その一方は現在のトラック内におけるブロックを一
意的に識別するブロック・アドレス・バイトである。ヘ
ッダにはパリティ・バイトも含まれている。

【００２３】テープに沿ったフレームの一般的な編成
(すなわちテープ・レイアウト)を図2Aに示す。見てわか
るように、テープは３つの主領域、すなわち導入領域(l
ead-inarea)36、データ領域37、及びデータ終端領域(EO
D)38に分けて編成されている。テープの両端はBOM(Begi
nning of Media,媒体の始端)及びEOM(End of Media,媒
体の終端)と呼ばれる。ホスト・データはデータ領域37
に書かれるフレームの主領域に記録される。導入と領域
36にはレコード開始(Beginning of Record, BOR)マーク
とデータ領域の間にシステム・ログ領域が含まれてお
り、ここにシステム情報が記憶される。各フレームの副
領域23に記憶されるテープ領域IDサブ・コードによっ
て、システム・ログ領域、データ領域37、及びEOD領域3
8を互いに区別することができる。

【００２４】図2Bに示すように、データ領域のフレーム
48は、それぞれ、22の有効なフレーム(これらにグルー
プに関するエラー訂正コードを記憶するオプションのフ
レーム43，つまりC3 ECCフレーム，がプラスされる)か
らなる、記録されたデータ・グループ39から構成され
る。

【００２５】グループ内では、ユーザ・データと分離マ
ークは別個に記憶され、ユーザ・データは連続するフレ
ームを主領域を横切って、レコード・マーカなしの連続
した一連のバイトとして記憶するが、ユーザ・データを
複数のレコードへ分割することに関する情報及び分離マ
ークは、グループ中の最後のフレームの主領域の端部か
ら先へ延びるインデクス40に保持されている。(インデ
クスの形成後の記録時に用いられるバイト・インターリ
ーブ処理のため、インデクス40は実際には最後のフレー
ム内において物理的に分散される点に留意されたい。)

【００２６】これらの記録されたデータ・グループは、
１つまたは複数のアンブル・フレーム44によって互いに
分離されており、その主領域は、オプションとして、ラ
ンダム化された全てゼロのパターンで充填することがで
きる。アンブルはデータ領域37中だけで許される。

【００２７】DDSドライブ 図３はDDSドライブの機能ブロック図である。このドラ
イブは以下のものを設けている：バス51を介してこのド
ライブとホスト・コンピュータ(図示せず)をインターフ
ェイスするためのインターフェイス・ユニット50；ユー
ザ・データ・レコード及び分離マークを処理して、イン
デクス付きのグループにし、またこのグループから元に
戻すためのグループ・プロセッサ52；一般的にDAT規格
で指定されるがDDSフォーマットで指定されるある修正
を加えられた、低レベルの信号処理を実行するフレーム
・プロセッサ53(ここではDAT電子回路とも呼ばれる)；
この低レベル処理は、グループ・プロセッサ52によって
供給される一群のバイトを記録の準備の整ったトラック
信号に変換し、またトラック信号をグループ・プロセッ
サのための一群のバイトに逆変換するように動作する；
テープ媒体に対する書き込み及びテープ媒体からの読み
出しのためのヘリカル・スキャンテープ・デッキ54；イ
ンターフェイス装置50を介してホストから受信したコマ
ンドに応答して、このドライブの他の要素の動作を制御
するためのシステム・コントローラ55。

【００２８】このドライブはホスト・コンピュータから
の指令に応答してテープをロード／アンロードし、デー
タ・レコードまたは分離マークをストアし、選択された
分離マークまたはレコードをサーチし、次のレコードを
読み戻すように構成されている。

【００２９】インターフェイス・ユニット50はコンピュ
ータからコマンドを受信し、テープ記憶装置とコンピュ
ータの間でのデータ・レコードと分離マークの転送を管
理するように構成されている。コンピュータからコマン
ドを受信すると、インターフェイス・ユニット50はそれ
をシステム・コントローラ55に送る。これによりシステ
ム・コントローラ55は、インターフェイス装置50を介し
て、元のコマンドに従うか、あるいは従わないことを表
した応答をコンピュータに送り出す。DDSドライブが、
コンピュータからのデータストアまたは読み出しのコマ
ンドに応答してシステム・コントローラ55によってセッ
ト・アップされると、インターフェイス・ユニット50
は、コンピュータとグループ・プロセッサ52の間でのレ
コード及び分離マークの転送も制御する。

【００３０】DDSドライブによって実施される処理を理
解することによって本発明の理解がかなり助けられるの
で、次のセクションでは図３〜図12を参照して図３のド
ライブの機能に関する一般的な説明を行う。ただし、DD
Sフォーマットに関して十分な作業知識を持っている者
であれば、次のセクションを省いてもかまわない。

【００３１】留意すべきは、図３のDDSドライブ及び以
下のこれに関連する説明は、テープに書き込み、あるい
はテープから読み出すデータが、DDSドライブによる処
理で受けなければならない一連の機能的な変換について
開示したものであるが、各機能的な変換は明確な独立し
たステップとして実行する必要はなく、データがドライ
ブを通る際に受ける機能的な変換が全体として図３に関
連して例示し解説する個々の機能的変換の組み合わせに
対応するだけでよい。従って、図３に例示した機能ブロ
ックは、DDSドライブの特定の実装に直接相当しないか
もしれないが、相当する機能がどこかに設けられてい
る。

【００３２】図３のドライブの機能の一般的説明 次に、テープへのデータの書込みに関連してDDSドライ
ブの一般的な動作について説明する。データの読出し時
におけるDDSドライブの動作は当業者には明らかであろ
う。なぜなら、単にプロセスを逆にするか、あるいは読
出しプロセスを助けるために書込み時に組み立てられた
データを、読出し時に適宜機能させる(例えば、書込み
時に計算されたエラー訂正コードを、読出し時にエラー
訂正のために用いる)からである。

【００３３】グループ・プロセッサ52のグループ化ユニ
ット56は、データ記憶時に、ユーザ・データ・レコード
及び分離マーマの形で与えられるデータを「基本グルー
プ」と称するデータ・パッケージに編成するように構成
されている。グループ化ユニット56は、また各基本グル
ープ毎にインデクスを作成するように構成されている。
グループ化ユニット56は、グループ記憶装置57内で各基
本グループを組み立てる。基本グループの形態が第４図
に示されている。図から分るように、各基本グループは
全体で126632バイトからなり、ユーザ・データ(レコー
ド・マークはない)と、基本グループの末端から成長す
るインデクス40に分割される。インデクス40自体は２つ
の主データ構造、すなわち基本グループに関する一般情
報(レコード、分離マーク等の数)を記憶するグループ情
報テーブル41、及びグループの内容に関するもっと特定
的なデータ(ユーザ・データのレコードへの分割及び分
割マークの論理位置に関する情報を含む)を納めたブロ
ック・アクセス・テーブル42から構成される。グループ
情報テーブル41はグループの末端の固定位置に記憶され
ており、基本グループの内容に関係なく同じサイズであ
る(32バイト)。これとは対照的に、ブロック・アクセス
・テーブル42はグループの内容に従ってサイズが変動
し、グループ情報テーブルからグループのフレーム内の
ユーザ・データ領域の残りの部分に向かって逆方向に延
びる。項目は、ブロック・アクセス・テーブル内で、グ
ループ情報テーブルから逆方向にユーザ・データとの境
界まで作成される。

【００３４】データ書込み時に、ホスト・コンピュータ
がデータ・レコードを渡す準備ができると、インターフ
ェイス・ユニット50はグループ化ユニット56に対してそ
のレコードを受信する用意が整っているか否かを質問す
る。グループ化ユニット56は、当初は「待機」応答を送
るかもしれないが、そのうち、ホスト・コンピュータか
らグループ記憶装置57へのデータ・レコードの転送がで
きるようにする。

【００３５】普通は、ホスト・コンピュータは一度に１
つずつレコードを転送するが、レコードが比較的短けれ
ば複数のレコードの転送も可能である。

【００３６】レコードは、それが一部を形成することに
なる、基本グループ内におけるレコード・ユーザ・デー
タの最終的な位置調整に対応するグループ記憶装置ロケ
ーションに転送される。グループ化ユニット56は、レコ
ード・サイズに関する情報を用いてグループ・インデク
スを更新する。 このインデクスは、グループ記憶装置
内で、基本グループの末端でのその位置に適切なロケー
ション中に作成される。

【００３７】ホストからのひとつの転送が全て基本グル
ープ内に納まりきらないは、グループの境界を「また
ぐ」と言う。この転送の第１の部分は基本グループの１
つに納まり、残りの部分は後続の１つ以上の基本ク゛ルーフ゜
に入る。またがない場合にはグループ・インデクスが更
新され、グループ化ユニット60は別の書込みコマンドを
待つ。またぐ場合には、現在の基本グループのインデク
スが更新され、そのグループはテープへの書込みができ
る。次のグループが開始され、ホストからのデータが新
しい基本グループの始端に直接入り込む。ホストが分離
マークを送ると、グループ化ユニット56はそれに応じて
現在の基本グループのインデクスを更新する。

【００３８】グループ化ユニット56は、また最初のグル
ープから数え上げた受信分離マークやレコートの数とい
った、現在の基本グループに関連したいくつかのサブコ
ードも発生する。

【００３９】データ書込み時、各基本グループは、グル
ープ記憶装置から、それぞれG1サブグループ(図５参照)
として知られる5756バイトから成る22のブロックの形態
で転送される。こうした各サブグループは、最終的に、
それぞれの記録されたフレームのデータ内容を形成す
る。各G1サブグループには、グループ化ユニット56がヘ
ッダに組み込む、論理フレーム識別番号(LF-ID)として
知られる識別番号が割り当てられる。次に、このヘッダ
は対応するG1サブグループと共に主データ・ストリーム
中に組み入れられる(下記参照)。

【００４０】オプションとして、グループ化ユニット
は、各基本グループ毎にエラー訂正コード(C3コード)ブ
ロックを計算することもできる。このC3コードは、グル
ープ化ユニットから外へ転送されるサブグループのスト
リームに23番目のサブグループとして付加される、それ
自身のG1サブグループを形成する。

【００４１】データがテープから読み出されていると
き、グループ化ユニット56はG1サブグループを受信し
て、基本グループを構築するような方法で、それらをグ
ループ記憶装置57に書き込む。グループ化ユニット56
は、次にグループ・インデクスにアクセスして、グルー
プ内のユーザ・データの論理構成に関する情報(レコー
ド／エンティティ構造、分離マーク)を復元することが
できる。この情報を利用して、グループ・プロセッサ52
は要求されたレコードまたは分離マークを、インターフ
ェース・ユニット50を介してホストに渡すことができ
る。G1サブグループを組み立てて基本グループに戻す操
作は、グループ化ユニットに対し、読出しプロセスのも
っと早い段階でサブグループからはぎ取ったヘッダに入
った形でグループ化ユニット56に与えられたところの、
対応する論理フレームIDによって容易になる。

【００４２】ここでデータ書込みプロセスの説明に戻る
と、グループ化ユニット56から出力されるG1サブグルー
プは、フレーム内のデータ・パターンには無関係に読出
し信号に一様なRFエンベロープを与えるため、ランダム
化装置58中で既知の形態のランダム化プロセスを受け
る。ランダム化装置58の出力は一連のG2サブグループで
ある(図６参照)。

【００４３】ランダム化装置58に送られるG1サブグルー
プの各グループの末端には、オプションとして、１つ以
上のアンブル・サブグループを追加してもよい。アンブ
ルの追加の制御は、グループ・プロセッサ52のアンブル
制御機能ユニット45によって実施される。これらのアン
ブル・サブグループは、アンブル・フレームとしてテー
プに書き込まれる。アンブル・サブグループの内容は、
処理(ランダム化装置58におけるランダム化を含む)の
後、対応するアンブル・フレームの主領域25の内容を形
成するゼロ・バイトによって構成される。これらの主領
域における唯一のデータは、各アンブルに対応するヘッ
ダである。アンブル・サブグループを追加する主要な目
的は、デッキに書き込むための後続する次のグループを
与えるのが何らかの理由で遅れた場合に、デッキ54が中
断しないで書込みを行なえるようにすることにある。従
って、例えば、次の基本グループを完成するためのホス
ト・データをプロセッサ52に与えるのが遅れた場合、ア
ンブル制御機能ユニット45は、プロセッサ52が次の基本
グループを完成することができるときまで(または時間
切れに達して、連続書込みが終了するときまで；この終
了時には、次のグループをテープに書き込む前に、再位
置決め操作を行なわなければならない)、１つあるいは
もっと多くのアンブル・サブグループの挿入を監督す
る。テープの記録されたデータ・グループの後には、ア
ンブル・フレームをいくつでも書き込んでよい。

【００４４】アンブル制御ユニット45が、アンブル・サ
ブグループを挿入すべきであると判定すると、グループ
化ユニット56によって各アンブル・サブグループに対応
したヘッダが生成される。ヘッダの論理フレームIDは、
サブグループがアンブル・サブグループであることを示
すためゼロに設定されるので、読出し時にサブグループ
がグループ・プロセッサ52に渡される際には無視するこ
ともできる。アンブル・フレームのサブ領域に記録すべ
きサブコードもグループ化ユニット56によって与えら
れ、サブコードは実際には先行するグループの最後のも
のに関係するサブコードから構成される。

【００４５】ランダム化装置58の次に、マルチプレクサ
／デマルチプレクサ59は、各Ｇ２サブグループに、その
ヘッダ、及び各サブグループのサイズをDATフォーマッ
トのオーディオ・データ・フレームのサイズに一致させ
るのに必要な全てゼロのいくつかの埋込みバイト数を組
み合わせる。マルチプレクサ／デマルチプレクサ59の出
力は、それぞれ概念的には第７図に示すように配列され
た5824バイトから成る一連のG3サブグループによって構
成される(この配列及び用語は、DATのフォーマットのそ
れに一致する)。もっと具体的に言えば、これらのバイ
トは、２つの２バイト・ワードの形をとる４バイトの行
をなすように配列され、各ワードは、チャネルＡワード
またはチャネルＢワード(DATフォーマットのオーディオ
との関連を反映する)とラベル付けされる。最初の行(０
番が付けられている)の２つのワードはサブグループの
ヘッダで構成され、行１〜1439のワードは対応するG2サ
ブグループから導出され、行1440〜1455のワードは全て
ゼロの埋込みバイトである。

【００４６】上述のように、各サブグループのヘッダは
グループ化ユニット56によって生成され、対応するG1サ
ブグループの出力と協調して作成される。各サブグルー
プのヘッダの構造は第７図から知ることができる。やは
り、既に述べたように、ヘッダには論理フレームID(LF-
ID)が含まれている。このIDは両チャネルＡ及びＢの上
位バイト位置に記憶された１バイト・コードである。LF
-IFの最初の６ビットはグループ内における各サブグル
ープの一連番号(１〜23；オプションのC3フレームはフ
レーム23である)を表示するか、あるいはアンブル・フ
レームについてはゼロにセットされる。LF-IDのビット
７は、グループの最後のサブグループ(C3サブグループ
を含めて)を表示するため１にセットされる。LF-IDのビ
ット８は、C3サブグループだけについて１にセットされ
る。LF-ID以外に、ヘッダには、DDSフォーマットについ
ては0000にセットされる４ビットのデータ・フォーマッ
トID(両チャネルＡ及びＢの下位バイト位置に記憶され
る) が含まれている。

【００４７】G3サブグループが、DAT電子回路53の主デ
ータ・プロセッサ60に送られ、概ねDATフォーマットの4
8KHzモードに従って処理される。もっと具体的に言え
ば、各G3サブグループのバイトは、主データ・プロセッ
サ60のインターリーブ記憶装置61に送り込まれると、イ
ンターリーブ処理を受けて、双子のアレイを形成する。
このインターリーブによって、ある種の媒体の欠陥によ
る影響が最小限にとどめられる。次に、２組のエラー訂
正コード(C1及びC2)が生成され、インターリーブ記憶装
置61に保持された双子のアレイに挿入される。第８図に
は、共にG4サブグループを構成するこれらの双子のアレ
イの一方に関する概念上の形態が示されている。第８図
から明らかなように、G4サブグループの各アレイは、各
々32バイトからなる128個の列によって形成される。DAT
電子回路53において更に処理が施された後、G4サブグル
ープの２つのアレイは、フレームのそれぞれのトラック
の主領域の内容を形成する。

【００４８】次に、G4サブグループの各アレイが、ブロ
ック・マルチプレクサ／デマルチプレクサ62において、
32バイトの各アレイの列を３バイトの主IDに組み合わせ
ることによって、各々35バイトからなる128個の主デー
タ・ブロック(第９図参照)に形成される。主IDバイト
は、主ID装置63によって与えられ、２つのバイトW1、W2
とパリティ・バイトによって構成される。バイトW1には
フォーマットID及びフレーム番号情報が含まれており、
バイトW2には各G4サブグループ・アレイから導き出され
る128個のブロックの集合内で現在の主データ・ブロッ
クを識別するブロック番号が含まれている。

【００４９】以上のプロセスによって、各基本グループ
は、22対の128個の主データ・ブロック(すなわち、5632
個の主データ・ブロック)と、もしあれば、C3及び各ア
ンブル・サブグループに関するもう１対の128ブロック
に変換される。

【００５０】主データ・ブロックの生成と並行して、グ
ループ・プロセッサ52及びシステム・コントローラ55か
らDAT電子回路53に供給されるサブコードを含む、35バ
イトのサブデータ・ブロックも生成される。処理される
各G4サブグループ毎に32のサブデータ・ブロックが生成
される(すなわち、G4サブグループが書き込まれること
になる２つのトラックの２つのサブ領域23のそれぞれに
ついて８ブロック)。

【００５１】図10にはサブデータ・ブロックの構造が示
されている。各サブデータ・ブロックは３バイトの「サ
ブID」セクション33と32バイトの「サブデータ」セクシ
ョンから構成される。

【００５２】サブIDはサブIDユニット64によって生成さ
れ、２つの情報を含むバイトSE1、SW2とパリティ・バイ
トから構成される。バイトSW2は現在のサブデータ・ブ
ロックに関連した全体としての情報(タイプ゜及びアドレ
ス)とサブデータ・セクションの構成を記憶するために
用いられる。バイトSW1はサブコード及びとりわけ現在
のテープ領域を表示する領域ID（このサブコードはシス
テム・コントローラ55によって供給される）を記憶する
ために用いられる。

【００５３】各サブデータ・ブロックのサブデータ・セ
クションは、ユニット65で生成され、４つの８バイト
「パック」に編成された32バイトから構成される。各パ
ックはパック項目の記憶に用いられ、各々が特定のサブ
コードの集合を保持するいくつかの異なるタイプのパッ
ク項目が存在する。パック項目のサブデータ・パックへ
のマッピングは、現在のテープ領域によるものであり、
任意の所与のテープ領域に全てのパック項目が存在する
わけではない。サブデータ・パックに保持されているパ
ック項目が何であるかは、パックに記憶された各パック
項目の最初の半バイトを占めるパック項目コードによっ
て表示される。４番目のパックについては、このパック
は全ての偶数ブロックに対して、ゼロにセットされる
か、あるいは３番目のパックと同じパック項目を含み、
一方全ての奇数ブロックに対しては現在のブロックの最
初の３つのパック及び先行する偶数番号のサブデータ・
ブロックの４つのパック全てに関するC1パリティ・バイ
トを含んでいる。

【００５４】例えば、１及び２とコード化されたパック
項目は、グループ、分離子、及びレコード・カウントを
含み、一方、パック項目３及び４は両方とも領域ID、絶
対フレーム番号、LF-ID、及びサムチェック・データを
含んでいる。全ての奇数サブデータ・ブロックのパック
３はパック項目３を含んでおり、一方、全ての偶数サブ
データ・ブロックのパック３はパック項目４を含んでい
る。

【００５５】パックに記憶されているサブコード・デー
タのいくつかは、BORから読出された(グループ数のよう
な)事象の累積合計である。これは、各テープ利用セッ
ションの終了時にこうした事象の記録データをシステム
・ログ領域のパックに記憶し、次に新しいセッションの
開始時にこのデータを取り出すことによって可能にな
る。

【００５６】サブデータ・セクションのサブIDバイト及
びパックが、サブデータ・ブロック・マルチプレクサ／
デマルチプレクサ66によって、サブデータ・ブロックに
組み立てられる。

【００５７】書込みプロセスの最終ステップは、主デー
タ・ブロック及びサブデータ・ブロックを含むトラック
信号を発生することである。望ましくない磁束反転を避
けるため、主データ及びサブデータ・ブロックの各８ビ
ットのバイトが適切な10ビットのパターンに変換され
る。この結果生じるビットは、「チャネル・ビット」と
呼ばれる。この変換は、図３に示す8-10変換ユニット67
によって行われる。

【００５８】この変換後、変換された各主データ・ブロ
ック及びサブデータ・ブロックの先頭に所定の10チャネ
ル・ビット同期フィールドが付加され、それによって、
各々「記録される主データ・ブロック」及び「記録され
るサブデータ・ブロック」と称する360チャネル・ビッ
ト・ブックが形成される。この操作は、マルチプレクサ
／デマルチプレクサ68によって行われる。

【００５９】最後に、記録されるデータ・ブロックと他
のタイプの360チャネル・ビットの記録されたブロック
(後述)がマルチプレクサ／デマルチプレクサ69において
組み合わせられ、デッキ54のヘッド・ドラム70のヘッド
HA及びHBに交互に送られるトラック信号が形成される。

【００６０】もちろん、記録されるブロックのシーケン
スによって、各トラックのフォーマットが決まる(この
フォーマットについては、第１図を参照し、一般的な用
語で既に説明した)。記録されるブロックに関した各ト
ラックの構成の更に詳細な内訳については第11図に示さ
れている。明らかに、各トラックには196の記録される
ブロックが含まれており、G4サブグループのアレイの１
つに対応する128の記録される主データ・ブロックが、
８つの記録されるサブデータ・ブロックの２つのグルー
プ間に記録される。これらの記録される主データ・ブロ
ックと記録されるサブデータ・ブロック以外に、下記イ
タプの記録されるブロックが存在する。 − マージン・ブロック、プリアンブル・ブロック、及
びポストアングル・ブロック (繰返しチャネル・ビット・パターン“111”) − スペーサ・ブロック (繰返しチャネル・ビット・パターン“100”) − ATFブロック (所定の周波数パターン)。

【００６１】ヘリカル・スキャン・テープ・デッキ54
は、DAT規格に従った標準的な形式であり、ここでは詳
述しない。デッキの低レベル制御は、それ自体がシステ
ム・コントローラ55の制御を受けるサーボ・ユニット71
によって行われる。サーボ・ユニット71は、コントロー
ラ55に対して媒体の始め(BOM)及び媒体の終り(EOM)とい
う状態も表示する。サーボ・ユニット71には、書込み時
に自動トラック追従(ATF)ブロックを生成し、読出し時
にはヘッドHA、HBによって与えられるATF信号を利用し
て、ヘッドとテープに記録されたトラックの間の適正な
アライメントを保証するATF回路が含まれている。

【００６２】デッキ54は、ヘッド・ドラム70が１回転す
る毎に１回パルス出力を発生するように構成されたパル
ス発生器72も備えている。このパルス出力は、各ドラム
回転が１フレームの読出し／書込みに相当するので、フ
レーム・タイミング信号(FTS)を構成する。FTS信号は、
各フレームの始めを表示するように位相を合わせられて
おり、DAT電子回路の動作及びグループ化ユニット56へ
の／そこからのデータ転送動作をデッキ54の動作に同期
させるために用いられる。

【００６３】図３のドライブに関する前述の説明は、こ
の機能性の具体的な実現形態ではなく、ドライブの機能
コンポーネントを中心に行なわれたものであることが判
るだろう。実際には、グループ・プロセッサ52及びDAT
電子回路53のプロセスは、対応するアプリケーション固
有の回路を備えたそれぞれの制御用マイクロプロセッサ
によって実現することができる。

【００６４】データ読出し時におけるドライブの機能は
上述の書込み操作とほぼ逆になるが、書込み時に組み立
てられる補助的なデータのいくつか(例えば、エラー訂
正コード、ブロック・アドレス、論理的フレームID)
を、読出しプロセスを支援するために利用する。

【００６５】更に、このドライブには、通常速度の書込
み及び読出しだけでなく、一般に、時折フレームのサブ
領域を読み出して所望のレコードの位置を突きとめるこ
とを伴う、高速サーチ能力が付与されている。

【００６６】フレーム・プロセッサ機能の実現 DDSドライブによって提供される一般的な機能を説明し
てきたが、フレーム・プロセッサの好ましい実現例を、
図12のブロック図を参照しながらここで考えていく。

【００６７】図12のフレーム・プロセッサは、転送を行
うようにシステム・コントローラ55から一旦命令される
と、自律的に動作してデータ・フレームをグループ・プ
ロセッサ52からヘッド・ドラム70へ、あるいはその逆方
向に転送する。この実施例では、システム・コントロー
ラは図12に示すようにマイクロプロセッサで構成されて
いる。データのフレームを転送するに当って、図12のフ
レーム・プロセッサはグループ・プロセッサ52（図3）
のグループ記憶装置57との間で、1バイト幅のバスを介
してトラック毎にデータを交換する。この動作は、フレ
ーム・プロセッサとの間でビット直列にまたフレーム毎
にデータが転送されるという従来知られていた構成とは
対照的である。

【００６８】更に、図12のフレーム・プロセッサはテー
プに書き込まれたデータを書き込み後読み出しチェック
することを意図しており、従って4つのヘッド、つまり2
つの書き込みヘッドHAW，HBWと2つの読み出しヘッドHA
R，HBRを持つヘッド・ドラム70を使って動作することを
意図している。各ヘッドはテープをヘッド・ドラム70の
1回転の1/4の時間で走査する。ここで、ヘッド・ドラム
70を図12の矢印で示すところのその意図されている向き
に回転させると、書き込みヘッドHAWの後に対応する読
み出しヘッドHARが続き、書き込みヘッドHBWには読み出
しヘッドHBRが続く。ヘッド・ドラム70の形状・寸法
は、書き込みヘッドHAW/HBWによって書き込まれたトラ
ックは、1+1/4回転後に対応する読み出しヘッドHAR/HBR
によって読み出されるようになっている。

【００６９】図12のフレーム・プロセッサは、図3のイ
ンターリーブ記憶装置61に一般的に対応するトラックRA
Mメモり80を有している。トラックRAMメモり80は5つの
トラック・スロットS1ないしS5に分けられその各々が夫
々のトラックに対応付けられたデータを保持するメモリ
領域81と、マイクロプロセッサのスクラッチパッド領域
として働くメモリ領域82を持っている。これに加えて、
トラックRAM80はアドレス制御ユニット83も持ってい
る。

【００７０】トラックRAM80は、データとサブコードを
保持すし、その一方でフレーム・プロセッサ12によって
これらを上述のトラック・フォーマットに変換したりま
たこのフォーマットを解除するように動作する。トラッ
クRAM80へのアクセスは、どの一時点でも5つのチャネル
のうちの1つへのアクセスが割り当てられるDMA制御ユニ
ット84によって支配される。ここで、チャネル1はマイ
クロプロセッサ55に対応付けられ、チャネル2−5はフレ
ーム・プロセッサの夫々の機能ブロックに対応付けられ
る。

【００７１】図12のフレーム・プロセッサの主要な機能
ブロックは以下の通りである。

【００７２】先ず、転送回路85と転送制御ユニット86を
有する転送機能ブロックは、1バイト幅のバス79を介し
てグループ・プロセッサ52とデータを交換するように動
作する。ここで、転送機能ブロックの内部バス87はDMA
制御ユニット84のチャネル2に接続されている。

【００７３】図12のフレーム・プロセッサの2番目の機
能ブロックはエラー処理機能を行い、EPU回路88とEPU制
御ユニット89から構成されている。この機能ブロックの
データ・バス90はDMA制御ユニット84のチャネル3に接続
されている。

【００７４】図12のフレーム・プロセッサの3番目の機
能ブロックは、書き込み回路91と書き込み制御部92を持
つ書き込みチェーンによって形成されている。この書き
込みチェーンの書き込みデータ・バス93はDMA制御ユニ
ット84のチャネル4に接続されている。

【００７５】図12のフレーム・プロセッサの4番目の機
能ブロックは、読み出し回路94と読み出し制御部95から
なる読み出しチェーンを形成している。この機能ブロッ
クの読み出しバス96はDMA制御ユニット84のチャネル5に
接続されている。

【００７６】図12のフレーム・プロセッサの5番目の機
能ブロックは、RAW回路97とRAW制御部98からなる書き込
み後読み出し（RAW）機能ブロックである。この機能ブ
ロックはDMA制御ユニットのDMAチャネルには直接には接
続されていない。しかし、以下でもっと完全に説明する
ように、書き込みチェーンを介してトラックRAM80中の
データにアクセスし、また読み出しチェーンを介してト
ラックRAM80中にデータを書き込むように構成されてい
る。

【００７７】図12のフレーム・プロセッサのこれらの機
能ブロックの制御ユニット86、89、92、95、98は、コー
ディネータ101によってシーケンスが決められまた制御
される。この実施例では、コーディネータ101には、制
御用のステート・マシンが設けられている。コーディネ
ータ101と各種の制御ユニットが一緒になって制御ブロ
ック102を形成している。コーディネータ101自身はマイ
クロプロセッサ55によって制御される。マイクロプロセ
ッサ55はコーディネータ101に対して、グループ・プロ
セッサへ、あるいはそこからフレームを転送するように
指示する。従って、マイクロプロセッサ55を最上位のレ
ベルとし、コーディネータ101が次のレベルであり、制
御ユニット86、89、92、95、98が最下位のレベルにある
階層構造をここに見ることができる。

【００７８】一般的に言えば、データの記憶の間に、マ
イクロプロセッサ55はコーディネータ101に対して、グ
ループ・プロセッサ52からヘッド・ドラム70への1フレ
ーム分のデータの転送を監督するように指示する。コー
ディネータ101は、図12のフレーム・プロセッサの各種
の機能ブロックをそれらの対応する制御ユニットを介し
て協調させ、適切な作業を実行して要求された転送が行
われるようにする。これらの作業には、グループ・プロ
セッサ52からデータをトラック毎に転送して持ってくる
こと（転送機能ブロック85、86によって行われる）、各
トラック分のデータに対してエラー訂正コードを生成す
ること（EPU機能ブロック88、89によって行われる）、
各トラック分のデータをサブ・コード、ブロック・ヘッ
ダ及び他の信号と一緒にフォーマットして、ヘッド・ド
ラム70に渡すトラック信号を形成すること（書き込みチ
ェーン91、92によって行われる）がある。テープに書き
込まれたデータを書き込み後読み出しチェックにかける
場合には、コーディネータ101は更に読み出し回路94を
介してテープからデータを読み戻し、そこからこのデー
タをRAW回路97に与えてトラックRAM80に保持しておいて
あり、いまや書き込みチェーンを介してRAW回路97に渡
される元のデータと比較するすように指示する。RAWチ
ェックの結果は読み出し回路94を介してトラックRAM80
に渡される。

【００７９】マイクロプロセッサ55はトラックRAM80に
アクセスできるので、マイクロプロセッサはＧ3サブグ
ループヘッダ情報（図7を参照）及びテープに書き込む
ために主データと組み合わせる必要のある各種のサブコ
ードをトラックRAMに書き込むことができる。更に、ト
ラックRAM80はRAW機能ブロックからのRAWチェックの結
果をマイクロプロセッサに伝えるためにも使用される。

【００８０】データ取り出しの間では、マイクロプロセ
ッサ55はコーディネータ101に指示して、テープからグ
ループ・プロセッサ52へのデータのフレームの転送を監
督させる。コーディネータ101は、読み出しチェーン9
4、95を介して2本のトラックのデータをトラックRAM80
中に読み出し、EPU機能ブロック88、89を介してトラッ
クRAM80からデータを読み出してエラーチェック及び訂
正を行い、最後に転送機能ブロック85、86を介してデー
タをトラックRAM80から取り出してグループ・プロセッ
サ52へ転送すると言うように、フレーム・プロセッサの
各種の機能ブロックをそれらの制御ユニットを介して制
御することにより、この指示を遂行する。

【００８１】フレーム・プロセッサの構造及び動作につ
いて更に詳細な考案を行う前に、先ず、図12のフレーム
・プロセッサの動作を制御するために用いられ、またコ
ーディネータ101及び各種機能ブロックの制御ユニット
に適宜利用可能な、もっと重要なタイミング信号につい
て考察することにする。

【００８２】もっと具体的に言えば、第１グループのタ
イミング信号はヘッド・ドラムの回転から導き出され、
フレーム・プロセッサとヘッド・ドラムの同期に用いら
れる。図13にはこれらの信号が示されている。図13(a)
には、センサ72(図3)を介してヘッド・ドラム72から発
生するフレーム・タイミング信号FTSが示されている
が、タイミング・パルスはドラムの各回転毎に１回、書
き込みヘッドHAWによるテープの走査の開始に近い時点
に発生する。フレーム・タイミング信号の周期はt_Fで表
されるが、これはテープへの１フレーム(２トラック)の
書き込み／読み出しに必要な期間である。FTSの発生時
点とヘッドHAWが最初にテープの走査を開始する時点と
の時間差はドライブの較正時に測定され、タイミング回
路要素(図示せず)によって、信号FTSからヘッド・スワ
ップ信号SWP(図13b参照のこと)を発生するために用いら
れる。この信号SWPは、書き込み読み出しヘッドHAW及び
HARがテープ上にある場合は高レベルとなり、書き込み
読み出しヘッドHBW及びHBRがテープ上にある場合は低レ
ベルとなる。SWPの周期間もt_Fである。図示したよう
に、各ヘッドはフレーム周期t_Fの1/4にわたってたテー
プ上にある。各ヘッドがテープ上にあるこの四分期間t_F
/4は今後一般に持続時間Ｑと呼ぶことにする。

【００８３】タイミング回路要素は図13(c)及び(d)に示
す信号QCLK及びDWINの発生にも用いられる。信号QCLK
は、コーディネータ101をヘッド・ドラム70に対して同
期させるために用いられる周期Ｑのクロック信号であ
り、各信号QCLKによってコーディネータステート・マシ
ンはその現在の状態を変化させる。図13(d)に示す信号D
WINは、読み出しヘッドがトラックのうちのデータを乗
せている部分(図11の副ゾーン１、主ゾーン、及び副ゾ
ーン２)の上にある時にはいつも高レベルになるように
構成されている。この信号は読み出し回路94によって利
用される。

【００８４】ヘッド・ドラムに対するフレーム・プロセ
ッサ電子回路の協調をとるように動作する前述のタイミ
ング信号に加えて、もちろん、一般にフレーム・プロセ
ッサの機能要素の処理速度を決定する内部システム・ク
ロック信号SYSCLKがある。しかし、読み出し及び書き込
みチェーンの処理速度はそれぞれ書き込み及び読み出し
クロックによって決まる。書き込みクロックは書き込み
チェーンの意図するデータ速度にセットされた内部クロ
ックであり、読み出しクロックはテープから読み出され
る信号にクロックされたフェーズ・ロック・ループであ
る。

【００８５】図12のフレーム・プロセッサの機能ブロッ
クの制御に用いられる他の３つの重要な制御信号は、ア
ジマス信号AZ、四分期間状態信号QPS、及び処理開始信
号ISであり、これら全てがコーディネータ101によって
発生される。アジマス信号AZは、マイクロプロセッサ55
がコーディネータ101にフレームの処理を監督する命令
を与えた後の最初の２つの四分期間に、２値信号を一方
の状態にセットし、この２つの四分期間により後ではも
う一方の状態にセットする。アジマス信号の各状態の意
味は受信機能ブロックによって決まり、あるブロックで
正のアジマスのトラックを処理し、同時に別のブロック
に対しては負のアジマスのトラックを処理するように表
示することができる。従って、アジマス信号AZは同期化
を行うように動作する。

【００８６】信号QPSは同期化及びシーケンシングを行
うように動作し、フレーム・プロセッサの機能ブロック
に対してステート・マシンの現在の状態を提示するため
に使用される。信号ISは、コーディネータ・ステート・
マシンが新しい各状態に入ったとき、各四分期間の開始
時にコーディネータによって発生されそのコーディネー
タ状態で活動状態になる必要のある各機能ブロックに送
られ、当該ブロックによる処理を開始させる。信号QPS
及びISは、明らかに他の方法によって、例えば各ブロッ
クによって実施される各操作タイプ毎のそれぞれの開始
信号によって得ることも可能である。この信号はコーデ
ィネータが対応する状態に入った時に発生する。

【００８７】次に、図12のフレーム・プロセッサの主要
素について更に詳細に考察することにする。

【００８８】トラックRAM DMA制御ユニット84は、以下のような優先順位に従い、D
MAチャネル１−５のそれぞれに関して受信された要求に
応答して、トラックRAM80へのアクセスを許諾する： チャネル１−マイクロプロセッサ55 チャネル５−読み出しチェーン94、95 チャネル４−書き込みチェーン91、92 チャネル２−転送機能ブロック85、86チャネル 3-エラー処理ブロック88、89

【００８９】特定のトラックに関するデータは、フレー
ム・プロセッサによるこのトラックの処理時に、それに
対応するトラック・スロットに記憶される。トラック・
スロットへのトラックの割り当ては、更に詳細に後述す
るように、アドレス制御ユニット83によって周期的に実
施される。そこで、任意のフレーム四分期間Ｑにおいて
各機能ブロックによるアクセスが許されるトラック・ス
ロットがどれであるかは、コーディネータ・ステート・
マシン101の現在の状態とアクセス機能ブロックがどれ
であるかに従って制御され、トラック・データが機能ブ
ロックによって適切に順次処理されるようにする。各ト
ラック・スロット内において、アドレスされるメモリロ
ケーションはアクセス機能ブロックが供給するスロット
・オフセット・アドレスによってセットされる。

【００９０】既に述べたように、マイクロプロセッサ55
はDMAチャネル１を介してトラックRAMにアクセスするこ
とができる。マイクロプロセッサ55は関連するデータの
読み出しまたは書き込みのため、とりわけデータ記憶操
作時に書き込むべきトラックのトラック・スロットにG3
ヘッダ情報及びサブ・コード情報を書き込み、データ取
出し操作時に読み出したばかりのトラックのトラック・
スロットからG3ヘッダ情報及びサブ・コード情報を抽出
するため、任意のトラックにアクセスすることができ
る。従って、マイクロプロセッサ55は、読み戻されるデ
ータ(例えば、レコード、ファイル、または保管セット
・カウント)に基づいて、テープの迅速な位置決めを容
易にするのにとりわけ有効な、サブ・コード・データに
対する迅速なアクセスができるようになっている。

【００９１】既に述べたように、トラック・メモリ80に
は５つのトラック・スロットS1-S5が含まれており、各
ストットはそれぞれのトラックに対応したデータの記憶
を意図している。これらのトラック・スロットS1-S5の
それぞれは、図14に示すように12のサブ・スロットに編
成されている。もっと具体的に言えば、各トラック・ス
ロットには、トラックの主ゾーンにおける128個の32バ
イト・ブロックをストアするための4096バイトの主デー
タ・サブ・スロット(すなわち、G4サブ・グループの双
アレイの一方のデータであり、このデータはグループ・
プロセッサ52、G3ヘッダ情報、及びC1及びC2コード・デ
ータのグループ記憶から渡される)、及びサイズが512バ
イトでトラックのサブ・ゾーン１及び２の８個のデータ
・ブロックの内容を記憶するために用いられる副データ
・サブ・スロット111が含まれている。２つの基本デー
タ保持サブ・スロット110及び111に加えて、各トラック
・スロットは、テープから読み出したトラックの主ゾー
ンと副ゾーンのブロックヘッダに関連したデータ(主ID
及び副ID)を保持するための、図14に示すサイズが付与
された、主ヘッダサブ・スロット112及び副ヘッダサブ
・スロット113と；EPUブロックによって実施されるECC
チェックの状態を示すフラグを保持するための３つのフ
ラグ領域114、120、及び121(サブ・スロット114はC1副
データ・フラグに関連し、サブスロット120はC1主デー
タ・フラグに関連し、サブ・スロット121はC2主データ
・フラグに関連している)と、トラックのチェック・サ
ムを保持するための副スロット115と；書き込み時にブ
ロックヘッダを作成するためのデータを保持するサブ・
スロット116と；テープに書き込まれるデータの書き込
み後読み出しチエック時に実施されるC1シンドローム・
チェックに関してエラーのあるブロックの個数を保持す
るためのサブ・スロット117と；テープから読み戻され
たデータに無効な10-8の変調コード・ワードの存在する
ことを示す標識を保持するための２つのサブ・スロット
118及び119であって、主データに関連するサブ・スロッ
ト118と副データに関連するサブ・スロット119を有して
いる。

【００９２】各トラック・スロットの主データ及び副デ
ータ・サブ・スロット110及び111中のデータ・バイトの
順序付けは、CI処理の間のEPU機能ブロック88、89との
間のデータ転送促進するように行われる。これは、トラ
ックRAMとEPU機能ブロックの間で単一バイトの転送を行
なうのでなく、ワード転送(すなわち２つの隣接バイト
の転送)を容易にする順序付けによって実現される。こ
の順序付けは、CIECC処理に関するDDSフォーマットでイ
ンターリーブの深さを２にすることが指定されるため、
トラックの主ゾーンと副ゾーンのブロックにおけるデー
タ・バイトの順序付けとは異なっている。例として、図
15には、トラックの主ゾーンにおける最初の２つのバイ
トに関連したデータのためのトラック・スロットにおけ
るデータ・バイトの配置が示されている。ここで、デー
タ・バイトD_a、_bに用いられる添え字表記は、「ａ」は
主ゾーン内におけるブロック番号を表し、「ｂ」は現在
のブロックのデータ領域内におけるバイト数を表す。見
てわかるように、データ・バイトD₀,₀とD₀,₂、D₀,₄と
D₀,₆、D₀,₈とD₀,₁₀等は全て隣接するロケーションに記
憶されており、従ってこれらのバイト対が順次して処理
されるC1 ECC処理の間にEPU機能ブロック88、89による
ワード転送によってアクセスできる。転送機能ブロック
及びマイクロプロセッサ55は、図15の順序付けに従って
トラックRAMとの間で主及び副データを読み書きするよ
うに動作し、読み出しチェーン及び書き込みチェーン
が、トラックRAMとテープの間でのデータの転送時にデ
ータ・バイトの順次付けを適正に調整することがわかる
だろう。

【００９３】転送機能ブロック グループ・プロセッサに対する／グループ・プロセッサ
からの１トラック分のデータの転送は、2Qに等しい期間
(フレーム期間t_Fの1/2)にわたって実施されるように構
成されているが、これはもちろんテープへのトラックの
書き込み／テープからのトラックの読み出しを行う速度
に対応する。

【００９４】マイクロプロセッサ55がグループ記憶装置
に対して／グループ記憶装置から１フレーム分のデータ
を転送するようにフレーム・プロセッサに命令したと
き、このマイクロプロセッサは、コーディネータ101に
グループ記憶装置57内の関連するグループがどれである
かという情報を送る。この情報は、転送機能ブロック8
5、86から利用可能になり、この機能ブロックが、グル
ープ・プロセッサ52のグループ記憶装置57中の適切なグ
ループにアクセスすることができるようにする。もちろ
ん、転送機能ブロック85、86は、グループ記憶装置57に
適正にアクセスするために、処理されているフレームの
論理フレーム番号を知る必要もある。論理フレーム番号
は、関連するトラックRAMスロットの主データ・サブ・
スロット110の適切なバイト・ロケーションに書き込ま
れることによって、転送機能ブロックから利用可能にさ
れる(論理フレーム番号LF-IDは各G3サブ・グループのヘ
ッダの一部を形成し、それ自体、サブ・スロット110に
記憶される)。データ記憶時には主データ・サブ・スロ
ットにLF-IDを書き込むのはマイクロプロセッサ55であ
るが、データ取出し時にはLF-IDはテープから読み戻さ
れると、読み出しチェーンによって主データ・サブ・ス
ロットに書き込まれる。転送機能ブロック85、86は、関
連する主データ・サブ・スロットの適切なロケーション
に対するDMAのアクセスによって、その各動作サイクル
の開始時にLF-IDにアクセスする。

【００９５】既に述べたように、データは、１バイト幅
のバス79を介して、トラック毎にグループ・プロセッサ
のグループ記憶装置へ、またこのグループ記憶装置から
転送される。すなわち、１つのトラックに関するデータ
の転送が完了してから次のトラックに関するデータの転
送が開始される。この構成は、データ転送がフレーム毎
に行なわれる既存のDATベースの記憶装置とは対照的で
ある。DATフォーマットの仕様によれば、直列に供給さ
れるデータは、テープの欠陥の影響を最小限に抑えるた
め、フレームを構成する２つのトラックの間でインター
リーブされ、あるトラック内のデータ・エラーは多くの
状況では同じフレームの他のトラック内のデータに基づ
いて回復可能である。図16には、正のアジマスのトラッ
クと負のアジマスのトラックの間におけるG1サブ・グル
ープ(昇順にD0,D1と順次付番されている)のデータ・バ
イト割り当てが示されている。更に、フレーム全体にわ
たってデータがインターリーブされるだけでなく、図３
のランダム化ブロック58によって行なわれるランダム化
機能もフレーム毎に行なわれる。ここでDDSフオーマッ
ト規格によって、各フレームの開始時に(すなわち、各G
1サブ・グループがグループ記憶装置52に／グループ記
憶措置52から転送される前に)再初期設定される線形フ
ィードバック・シフト・レジスタに関してランダム化機
能が指定され、このレジスタの出力がこのグループ記憶
装置に／このグループ記憶装置から順次転送されるデー
タと組み合わせられる。

【００９６】フレーム全域におけるこのランダム化及び
インターリーブのため、フレーム毎に行うデータ転送
は、グループ記憶機構57に保持されているデータの厳格
な順次アクセスしか必要とせず、ランダム化及びインタ
ーリーブはDDSに関して指定された標準的な機能に基づ
いて実施されるので、このフレーム毎の転送は明らかに
一層単純になる。しかし、フレーム毎に転送を行なうと
フレーム・プロセッサの待ち時間が増大し、この結果フ
レーム・プロセッサは更に多量の記憶が必要になる。

【００９７】このため、図12のフレーム・プロセッサの
転送機能ブロック85、86は、グループ・プロセッサのグ
ループ記憶装置57へ／グループ記憶装置57からトラック
毎にデータを転送ように構成されている。これを行うた
め、トラック毎の転送に必要な適切な直列的な態でグル
ープ記憶装置及びトラックRAM80にアクセスするのに適
切な回路を設けなければならず、また転送されたデータ
のランダム化(及びランダム化されたものを元へ戻す処
理)が、DDSフォーマット規格に従って行なわれているこ
とを保障するために特別な測定も必要になる。

【００９８】留意すべきは、ランダム化装置58の機能が
グループ・プロセッサ52の一部として実際的な実装につ
いて図３に示されているが、フレーム・プロセッサの転
送ブロックにランダム化機能を含めるほうが便利であ
る。(更に注目されるのは、グループ・プロセッサの一
部として図３に示されているマルチプレクサ／デマルチ
プレクサ59の機能は、各G3サブ・グループのヘッダ及び
パッド・バイトがマイクロプロセッサ55に促されてトラ
ックRAM80の適切なスロットに直接書き込まれ、またグ
ループ・プロセッサからユーザ・データと共にバス79上
を転送されないという点で、図12のフレーム・プロセッ
サに効率的に組み込まれる。)

【００９９】図17には転送機能ブロック85、86が示され
ており、転送回路85を形成する１バイト幅の排他的OR回
路を含んでいるが、この回路はグループ記憶装置57に接
続された１バイト幅バス79とDMAコントローラのチャネ
ル２に関連した内部バス87の間に挿入される。この１バ
イト幅の排他的OR回路85は、ランダム化発生器125から
供給されるデータ・バイトの対応するビットと共にバス
79／87によってそれに供給されるデータ・ビットの各ビ
ツト毎に排他的OR演算を実行し、その結果生じる修正さ
れたバイトはバス87／79のもう一方によって出力され
る。もっと具体的に言えば、データ書き込み時にはデー
タはバス79から送られて、回路85でランダム化されバス
87に出力されるが、データ読み出し時にはバス87によっ
てランダム化されたバイトが回路85でランダム化を解除
されバス79に出力される。排他的OR回路85は、転送ブロ
ック中でデータ自体を修正する唯一の回路であり、転送
ブロックの他の回路は全てアドレス制御またはランダム
化バイトの発生に関係している。

【０１００】転送制御ユニット86は３つの主制御機能素
子、すなわちグループ・プロセッサ52のグループ記憶装
置57に対する次のアクセスに適切なアドレスを発生する
トラック・バイト・アドレス発生器124、トラックRAM80
に対する次のアクセスに備えてスロット内のアドレスを
発生するスロット・インターリーブ・アドレス発生器12
6、及び排他的OR回路85にランダム化バイトを提供する
ランダム化発生器125を含んでいる。これらの発生器12
4、125、及び126は、それに対応する転送クロック回路1
22を備えたステート・マシン123によって制御される。
データを転送すべき四分期間の開始時にコーディネータ
101からの信号ISによってトリガされると、ステート・
マシン123はまずトラックRAMへのDMAアクセスを開始し
て、転送すべきトラックの論理フレーム番号を取り出
す。次にステート・マシン123は、処理されている特定
のトラックに対応したG1サブ・グループからのデータ・
バイトの転送を監督する。この転送はグループ記憶装置
57とトラックRAM80の間において、コーディネータ101か
らの信号QPS(または、データを記憶しているのか、ある
いは取り出しているかを表示する関連する信号)が指示
する方向で行なわれる。バイト転送時のステート・マシ
ン123の基本的な作業は、グループ記憶装置57からトラ
ックRAM80への／トラックRAM80からグループ記憶装置57
へのデータの転送(DMAチャネル２を介した)に必要な各
種ハンドシェーク手順の協調をとることであり、ステー
ト・マシンは転送されるバイト毎に１サイクルずつの必
要なハンドシェーク手順制御操作を行なう。各バイトの
転送が完了する毎に、ステート・マシン123は転送クロ
ック回路122にベース・カウンタ139をインクリメントさ
せ、現在の転送四分期間でそこまでに転送されたバイト
数の勘定を正しく保ち転送クロック・パルスXFERCLKを
出力し、１バイト転送のひとつおきにクロック・パルス
XFERCLK/2を出力する。これらのクロック・パルスは、
以下で更に詳細に述べるように、発生器124、125、及び
126のタイミングの制御に用いられる。

【０１０１】ステート・マシン123は、ベース・カウン
タ139が2878バイト(すなわち、バイトD0〜D5755のうち
の１本のトラックに対応したバイトの総数)の転送が済
んだことを表示するまで、グループ記憶装置57とトラッ
クRAM80の間の各バイトの適正な方向への転送を制御す
る状態の循環を継続させ、この表示があるとバイト転送
操作を中止して信号RSTを出力することによって、発生
器124、125、及び126をリセットし、更に遊休状態に戻
ってコーディネータ101による次のトリガを待つ。

【０１０２】その適切な実装については当業者には明ら
かであるため、グループ記憶装置57及びトラックRAM80
の間におけるバイト転送を実行するためのハンドシェー
ク手順の制御に関連したステート・マシン123の詳細な
動作についてはここでは詳述しない。

【０１０３】各バイト転送毎に、トラック・バイト発生
器124は、グループ・記憶装置57にアクセスするため、
適切なフレーム内のアドレスを発生し(グループとフレ
ームが夫々どれであるかということは、マイクロプロセ
ッサ55から供給される情報に基づきコーディネータ101
によって付加される)、ランダム化発生器125は転送され
るデータ・バイトのランダム化／ランダム化の解除に適
切なバイトを発生し、スロット・インターリーブ・アド
レス発生器126は、トラックRAM80へのアクセスに適切な
スロット・オフセットを発生する。これらの各発生器12
4、125及び126については、ここではこれ以上詳述しな
い。

【０１０４】第１のトラック・バイト・アドレス発生器
124について考察すると、この発生器はグループ記憶装
置57にアクセスするため、G1サブ・グループ内の正のア
ジマス・トラックまたは負のアジマス・トラックに関す
るバイト・アドレスのシーケンスに対応するアドレス・
シーケンスを発生する必要がある。この順序は図16に示
す順序である。図18の回路には、適切なアドレス・シー
ケンスを発生する特に単純な方法が示されている。２進
カウンタ127は転送クロック信号XFERCLKによってクロッ
クされ、またこのカウンタは各トラック転送操作の終了
時に信号RSTによってゼロにリセットされる。カウンタ1
27はビット出力がb0-b11の12ビット・カウンタであり、
出力b0が最下位ビットである。図19の表の左端のカラム
には、カウンタがそのリセット状態から16個のクロック
・パルスにわたって刻時される際の出力ビット値b0-b5
が示されている。図19の表中のこれに隣接するカラムに
は、これらの２進出力の10進相当値が示されている。ト
ラック・バイト・アドレスの適切なシーケンスを発生す
るために必要なのは、b1からの出力を使って次の２つの
こと、すなわちトラック・バイト・アドレスの2¹及び2²
の重み付けを行なうこと、及び出力b2-b11のそれぞれの
大きさを１つずつ増すようにすることだけである。トラ
ック・バイト・アドレスの2¹ビットを得るため、出力b1
は、関係するトラックのアジマスにより、そのまま取り
出されるか、あるいは反転される(インバータ128によっ
て)。b1の適切な形態はコーディネータ101から供給され
るアジマス信号AZの制御を受けるマルチプレクサ129に
よって選択される。ここで正アジマス・トラックに対し
てはb1を反転したものが選択される。

【０１０５】図19には、この結果生じるトラック・バイ
ト・アドレスへのこの重み付けの修正の影響を正負両ア
ジマス・トラックについて示す。その結果生じるアドレ
スが、各トラックに適切なデータを選択するため、図16
において必要とされたやり方に対応するやり方で先へ進
められたことがわかるだろう。トラック・バイト・アド
レスは、次にコーディネータ101から供給されるところ
のグループ及びフレームがどれであるかという情報と組
み合わせられ、グループ記憶装置57へのアクセスに利用
される。

【０１０６】図20にはインターリーブ・アドレス発生器
126が示されている。このアドレス発生器目的は、トラ
ック・データ・バイトが、適切なトラック・スロットへ
／からDAT規格に基づいてインターリーブ／インターリ
ーブ解除を行なう順番に適切なトラック・スロットに挿
入／抽出されることを保証することにある。これに加え
て、インターリーブ・アドレスの発生時には、インター
リーブ・アドレス発生器126が、図15に関連して述べた
順序付けの要件を考慮に入れ、CI ECC処理時におけるEP
U機能ブロックとトラックRAMの間のワード転送を容易に
する。DAT規格のインターリーブ公式は値52及び28に基
づくものであり、従って、図20の回路には、０から51ま
でカウントするセグメント・カウンタ130と、０から27
までカウントするオフセット・カウンタ131が設けられ
ている。両カウンタとも、図17のステート・マシン123
によって生じるリセット信号RSTによってゼロにリセッ
トされる。一般的には、セグメント・カウンタ130は、
クロック信号XFERCLKの半分のレートで信号SEGCLKによ
ってクロックされ、一方オフセット・カウンタ131は、
セグメント・カウンタ130がそのカウンタ値51に達する
毎にインクリメントされる。カウンタ130及び131に関す
るクロック信号の発生は論理ゲート133、135、136、13
8、及びＤフリップ・フロップ134によって制御され、Ｄ
フリップ・フロップ134は信号XFERCLKによってクロック
される。

【０１０７】インターリーブ・アドレスは、セグメント
・カウンタ30の出力in[0]〜in[5]を論理回路132が変換
して信号out[0]〜out[5]となったものと、カウンタ131
の出力off[0]〜off[4]、及びインバータ137による反転
後のＤフリップ・フロップ134の出力から生成される。
インターリーブ・アドレスを構成する信号の順序付けは
図20に示す通りである。論理回路132は、セグメント・
カウンタ130の出力がカウンタ値51を示す(この状態が、
図20に、in[5:0]='51'で表されている)時点の判定にも
利用される。

【０１０８】論理回路132によって実施される信号in[]
から信号out[]への変換は、下記の論理ステートメント
に従って行われる：

【０１０９】

【数１】

【０１１０】図21にはランダム化発生器125が示されて
いる。DDSフォーマット規格に示されているランダム化
発生器は、15ビットのフィードバック・シフト・レジス
タを有し、出力ビットと進行ビットに排他的OR演算を施
してシフト・レジスタの入力端に送り返す。このシフト
・レジスタには15ビットのストリングが種として与えら
れている。このストリングの最下位ビットを除く全ての
ビットはゼロである。図21のランダム化発生器では、線
形フィールドバック・シフト・レジスタの代わりに、リ
セット時に前述の線形フィードバック・シフト・レジス
タと同じシーケンスで初期設定されるようになっている
15ビット・レジスタ140(その15個のレジスタ・セル出力
をX₀-X₁₄で表す)が用いられる。レジスタ140はクロック
信号XFERCLK/2によってクロックされる。このレジスタ
の各クロック動作毎に、レジスタ140に保持された以前
の15ビットの値を32ビットだけシフトした値に相当する
新しい15ビット・セッティングの並列転送を行うように
構成されている（すなわち、以前の設定値が、DDSフォ
ーマット規格に基づいて線形フィードバック・シフト・
レジストに保持されていたとしたとき、新しい設定値は
それを32ビットだけシフトした後このシフト・レジスタ
内に保持されている値に相当する）。32ビットのシフト
によって生じるビット値は論理回路である32ビット・シ
フト論理回路145によって決定され、新しいビット値X₃₂
-X₄₆はマイクロプロセッサ148を介してレジスタ140の入
力に送られる(マルチプレクサ148には初期ビット・シー
ケンスも与えられ、リセット時にはこのシーケンスだけ
が選択される)。32ビットだけシフトした後の、レジス
タ140の新しい値は、図21のブロック内に示す排他的OR
式に基づいて論理回路145によって決定される。明らか
に、この決定はレジスタ140に保持されている既存の値
だけに依存したものである。

【０１１１】レジスタ140の各状態において、図21の発
生器は下位８ビットx₀-x₇をそれぞれ０、８、16、及び2
4ビットだけシフトしたものに対応する４つのランダム
化バイトRB1、RB2、RB3、及びRB4を発生するように構成
されている(ここでシフトとはDDSフォーマット規格に記
載されている線形フィールドバック・レジスタのクロッ
ク動作によって生じる変化を表している)。

【０１１２】RB1は、図21の０ビット・シフト論理回路1
41がその中の枠内に示された変換を実行することによっ
て得られる。もちろん、ここで実際に必要な操作はレジ
スタ140から出力X₀-Z₇を取り出してそのままバイトRB1
として送り出すことだけである。

【０１１３】バイトRB2は、図21の８ビット・シフト論
理回路142がその中の枠内に示された変換に基づいて生
成する。バイトRB2の最初の７つのビットX₈-X₁₄は単に
レジスタ140の対応する出力ビットであり、バイトRB2の
最後のビットビットX₁₅はビットX₀とX₁の排他的ORをと
ったものである。

【０１１４】バイトRB3は、図21の16ビット・シフト論
理回路143がその中の枠内に示された変換に基づいて生
成する。８ビットX₁₆-X₂₃はレジスタ140から出力される
８つのビットX₁-X₉から導き出される。

【０１１５】バイトRB4は図21の24ビット・シフト論理
回路144がその枠内の示された変換に基づいて生成す
る。RB4の８ビットX₂₄-X₃₁はレジスタ140から出力され
る８つのビットX₀-X₃及びX₉-X₁₄から生成される。

【０１１６】バイトRB1-RB4は、次にマイクロプロセッ
サ146に送られ、これらのバイトのうちの適切な１つが
マイクロプロセッサ制御ユニット147の出力に基づいて
選択される。選択されたバイトは１バイト幅の排他的OR
回路85に送られる。

【０１１７】マイクロプロセッサ制御回路147は、処理
されているトラックのアジマス、更にはトラック内での
バイトのシーケンス中で処理されているバイトの位置に
基づいて、適切なバイトRB2-RB4を選択する。図16を参
照すると、正アジマス・トラックに必要なG1サブ・グル
ープからの最初の２つのデータ・バイトはD2及びD3であ
り、これらのバイトはG1サブ・グループのシーケンスに
おいて第３と第４のバイトであることがわかる。従っ
て、図20のランダム化発生器の出力をデータ・バイトD
2、D3に合わせるには、ランダム化バイトRB3及びRB4を
選択する必要がある。その後、次の２つのデータ・バイ
トD4及びD5をそれぞれ32ビット及び40ビット・シフトに
対応するランダム化バイトと合致させなければならな
い。これには、もちろんレジスタの基本内容が、初期内
容から32ビットだけシフトされた、レジスタ140の次の
状態に入る必要がある。レジスタ140がその新しい状態
になると、データ・バイトD4及びD5に合致するランダム
化バイトはバイトRB1及びRB2である。次に正アジマス・
トラックではデータ・バイトD10及びD11の処理が行われ
るが、今回、ランダム化バイトに合わせるために、レジ
スタ140の状態を更に32ビットだけ進めて、バイトRB3及
びRB4を選択しなければならない。以上の考察から明ら
かなように、必要なバイト選択のシーケンスは、次の通
りである。 正アジマス・トラック：RB3、RB4、RB1、RB2、RB3、RB
4、RB1、RB2… 負のアジマストラック：RB1、RB2、RB3、RB4、RB1、RB
2、RB3、RB4… ここで、レジスタ140の内容は２バイト毎に32ビットだ
けシフトされる。以上の選択シーケンスは転送クロック
XFERCLKによってクロックされる0-3カウンタによって簡
単に実現することができ、アジマス信号AZは正アジマス
・トラックに２バイトのオフセットを導入するために利
用される。

【０１１８】エラー処理 エラー処理(EPU)機能ブロック88、89は、四分期間Ｑの
間に、トラックRAM80中の対応するトラック・スロット
の１つのトラックのデータにアクセスし、トラックRAM
に戻す前にそのデータに適切なエラー処理を行なうよう
に動作する。データ記憶時には、C1コードがC2コードの
後に生成されるエラー訂正コードの生成がエラー処理の
なかで行なわれる。データ取出し時にはエラー処理ブロ
ックがC1及びC2シンドローム・チェックを実行してデー
タ・エラーをつきとめ、もし可能であればこれらのエラ
ーを補正する。ここでC2の処理前にC1の処理が実施され
る。このエラー訂正プロセスを補助するため、対応する
トラック・スロットのサブ・スロット118、119中に記憶
されたコード・ワードの消去によって、読み出し操作時
に受信された不正な10-8変調コード・ワードに関するデ
ータがEPU回路88から利用可能とされる。

【０１１９】エラー処理機能ブロックの機能は、１四分
期間Ｑ内に全ての操作を完了するのに必要な処理速度を
得るため、専用ハードウェアで実現される。エラー処理
機能ブロックは、例えばアメリカ合衆国アイダホ州Mosc
owのAdvanced Hardware Architecture Inc.から入手可
能な高速Reed Solomonエンコーダ／デコーダ・チップAH
A4510といった市販の製品をベースにして、適切な回路
を追加することにより、適切な順序で処理されているデ
ータにアクセスし、処理結果を対応するトラック・スロ
ットに戻す形で記憶するEPU制御ユニット89を形成でき
る。既に述べたように、EPU制御ユニット89はトラックR
AM80に適切なスロット・オフセット・アドレスを提供す
るだけであり(DMA制御ユニット84を介して)、アドレス
制御ユニット86がコーディネータステート・マシン101
の現在の状態に従って正しいトラック・スロットへのア
クセスを指示する責務を担う。

【０１２０】既に述べたように、CI ECC処理時における
EPU機能ブロック88、89へのまたそこからのデータ転送
を促進するため、トラックのサブ・スロット110及び111
中の主データ及び副データを図15に示すように順序付け
る。これにより、単一バイトではなく２バイトのワード
単位でのデータ転送を容易にする。

【０１２１】書き込みチェーン 図22には書き込みチェーンが示されている。この書き込
みチェーンは書き込み回路91及び書き込み制御ユニット
92を有している。書き込みチェーンはトラックRAMのト
ラック・スロットからデータを抽出し、他の信号ととも
に組み合わせて、ヘッド・ドラム70の書き込みヘッドHA
W、HBWの一方を付勢してテープに対するトラックの書き
込みを行わせるトラック信号を形成する働きをする。こ
の動作は対応する四分期間Ｑにわたって行なわれる。

【０１２２】書き込み制御ユニット92は正確な内部クロ
ック151を含む制御論理回路150を有し、このクロックの
クロック・パルスによってテープに書き込むデータのビ
ット・タイミングが決定される(8-10変調の前に)。制御
論理回路150には更にクロック151から駆動されるバイト
・カウンタ152が含まれている。バイト・カウンタ152は
テープへの各トラックの書き込みの開始時にリセットさ
れる(コーディネータステート・マシン101からの適切な
信号による指示に従って)。バイト・カウンタ152は、ト
ラックのデータ処理中、現在のバイト数を常に把握し続
け、特に、テープへの書き込みのために書き込みチェー
ンに送るべき次のデータ・バイトを抽出するため、DMA
チャネル４を介してトラックRAM80に送られるスロット
・オフセット・アドレスの決定に用いられる。更に、バ
イト・カウンタ152は、トラックの処理中、現在のブロ
ック番号を常に把握し続けるブロック番号ユニット153
に対して、36バイト毎に１度出力を与える(ブロックはト
ラック全域にわたって一意に付番される)。

【０１２３】現在のブロック番号は各ブロックのヘッダ
に記憶される(この文脈では、ヘッダとは副データ・ブ
ロックの副IDの主データ・ブロックの主IDのことを指
す)。ブロックのヘッダは、ブロック番号ユニット153か
らの現在ブロック番号及び対応するトラック・スロット
のサブ・スロット116に記憶された適切な補助情報を利
用して、ヘッダ発生器154によって組立てられる。制御
論理回路150によって、必要な時にこの補助データを適
宜抽出してヘッダ発生器154に確実に送られるようにな
る。ヘッダ発生器154はまたブロックヘッダ中にパリテ
ィ・チェック・バイトを生成する責務も担っている。

【０１２４】その動作を説明すれば、書き込み制御ユニ
ット92はコーディネータ101によって始動させられる
と、対応するトラック・スロットから書き込まれること
になるデータデータにアクセスするため、スロット・オ
フセット・アドレス及び適切なDMA要求を発生する。ス
ロット・オフセット・アドレスはトラック・ブロックの
主ゾーン及び副ゾーン中でバイトの生起順に生成される
が、このアドレスは順番にはなっておらず、主データ・
トラック・スロット110及び副データ・トラック・スロ
ット及び111(図15参照)内のバイトの順序付けを考慮し
ている。主データ・サブ・スロット110または副データ
・サブ・スロット111から抽出されたデータは、DMAチャ
ネル４及び制御ユニット92のマルチプレクサ155を介し
て書き込み回路91に送られる。ブロックヘッダに関する
データがヘッダ発生器154に送られ、これによって生じ
るヘッダが次にマルチプレクサ155を介して書き込み回
路91に送られる。マルチプレクサ155は制御論理回路150
によって制御される。実際にはブロックヘッダはそれが
関連するブロックよりも前にくるということが理解でき
るであろう。

【０１２５】次に、マルチプレクサ155から書き込み回
路91に送られるデータは、他の信号との組み合わせを含
めて、いくつかの段階にわたるフォーマット処理を受け
る。従って、データはまずユニット156において8-10変
調をかけられ、これによって生じた変調コード・ワード
が制御論理回路150の制御を受けるとマルチプレクサ157
によって同期パターンと組み合わせられる。マルチプレ
クサ157の出力は次にNRZI変調ユニット158に送られ、こ
の変調ユニット158の出力は更にマルチプレクサ159に送
られる。このマルチプレクサにはトーン発生器160の出
力も送られてくる。トーン発生器160とマルチプレクサ1
59も制御論理回路150によって制御される。マルチプレ
クサ159の出力は、書き込みヘツドHAW、HBWの適切な一
方を付勢するために、ヘッド・ドラムに送られるトラッ
ク信号である。

【０１２６】読み出しチェーン 図23には読み出しチェーンが示されている。この読み出
しチェーンには既に述べたように、読み出し回路95及び
読み出し制御ユニット94が設けられている。読み出しチ
ェーンは読み出しヘッドがテープ上にある四分期間Ｑの
間、ヘッド・ドラムの読み出しヘッドHAR、HBRからの信
号を処理し、DMAチャネル５を介して、トラック信号か
ら抽出した主ゾーン及び副ゾーン・データをトラックRA
M80の適切なスロットに送る。

【０１２７】もっと具体的に言えば、読み出し回路95に
対するトラック信号入力は、デジタル位相ロック・ルー
プ(PLL)回路(読み出しクロックを構成する)165とNRZI復
調ユニット166の両方に送られる。デジタルPPL回路165
は、その入力トラック信号からクロック信号を回復し、
このクロック信号を復調ユニット166、更に同期スニフ
ァ(sync sniffer)167に送る。復調ユニット166の出力も
同期スニファに送られる。同期スニファ167は信号DWIN
によって動作状態に入り、読み出しヘッドがトラックの
主ゾーンまたは副ゾーンに対応するテープの一部の上に
ある期間に、有効な同期信号パターンをサーチする。同
期スニファは、10チャネルのビット(すなわち、8-10変
調コード・ワード・ビット)を読み出して、所定の同期
パターンと比較する。これらが一致しなければ、同期ス
ニファに保持された10チャネルのビット・パターンを１
つだけシフトして再度比較する。一致が検出されるまで
このプロセスを繰り返す。同期スニファ167は、同期パ
ターンを検出するとライン175に同期信号を送り出し、
ブロックの開始部が検出されたことを表示する(トラッ
クの主ゾーン及び副ゾーンの各ブロックは同期ビットで
始まる)。

【０１２８】次に、10-8復調器168は、ブロックの終端
に達するまで10チャネルのビットから成る各グループ
(変調コード・ワード)を対応する８ビットのデータ・バ
イトに複号する。全ての変調コード・ワードが正しけれ
ば、復調ユニット168は各同期パターンの検出後35バイ
トを出力する。この35バイトは、３つのブロックヘッダ
バイトと32のデータ・バイトから構成される。ゲート17
2に接続されたバイト・カウンタ171を利用して、ヘッダ
バイトを取り出してヘッダレジスタに入れ、残りの32デ
ータ・バイトは読み出し制御ユニット94によって制御さ
れるマルチプレクサ170に渡される。バイト・カウンタ1
71はまた読み出し制御ユニット94に対してバイト・カウ
ント値を出力し、この制御ユニットがブロックの進行を
把握できるようにする。

【０１２９】エラー検出及び補正を容易にするため、復
調ユニット168が受信した変調コード・ワードにエラー
があれば、復調ユニット168から消去パッカ(erasure pa
cker)169に出力される対応する消去ビットをセットする
ことによってこの事態が表示される。従って、この消去
パッカ169にはブロック内の32のデータ・バイトのそれ
ぞれについて１つの消去ビットが与えられ、パッカ169
は、これによる32個の消去ビットをアセンブルして、マ
ルチプレクサ170に送られるブロック毎に４つの消去バ
イトを形成するように動作する。各消去ビットの状態は
対応するデータ・バイトにエラーがあるか否かを表示す
る。実際、変調コード・ワードが正しくない場合には、
復調ユニット168からマルチプレクサ170にナル・データ
・バイトが出力される。

【０１３０】ヘッダレジスタ173の内容は、その妥当性
検査のため、パリティ・チェック回路174に与えられ、
この検査結果は読み取り制御ユニット94に送られる。更
に、そのブロックが主ゾーン・ブロックかそれとも副ゾ
ーン・ブロック・アドレスかを表示するところの現在の
ブロックに関するブロック・アドレスがヘッダレジスタ
173に保持されたデータから抽出され、やはり読み出し
制御ユニット94に送られる。

【０１３１】トラックの各主ゾーン及び副ゾーン・デー
タ・ブロック毎に、読み出し制御ユニット94がDMAチャ
ネル５を介したトラックRAM80の対応するトラック・ス
ロットへの、データを含む２つのブロックヘッダバイト
(つまりパリティ・バイトではないということ)、32のデ
ータ・バイト、及び４つの消去バイトの転送を監督す
る。このため、読み出し制御ユニット94はマルチプレク
サ170を適切に制御し、またDMA制御ユニット84に対して
適切なDMA要求を行うことによって、トラックRAMへのア
クセスを要求する。読み出し制御ユニツト94は、またト
ラックRAM80に送られるスロット・オフセット・アドレ
スを発生する。このスロット・オフセット・アドレス
は、処理中の現在のブロックのブロック・アドレスと、
現在のブロック内のバイト数に依存して決まる。図15を
参照して上で説明した主データ・トラック・サブ・スロ
ット110及び副データ・トラック・サブ・スロット111中
のデータ・バイトの順序付けのため、生成されるスロッ
ト・オフセット・アドレスは順番になってはいない。

【０１３２】書き込み後読み出しブロック(read-after-
write block) 書き込み後読み出しブロック97、98は、デープに書き込
まれたデータが、書き込んでから期間5Qの後であってテ
ープがヘッド・ドラムを通過している同じパスの間にデ
ータを順番に読み戻しているときにこのデータの妥当性
を検査する働きをする。この検査は、関係するトラック
が対応する読み出しヘッドによって読み戻されているほ
ぼ期間Ｑの間実施される、これによって、読み戻された
データを記憶する必要はない。この検査では、読み戻し
たデータとトラックRAMに保持された元のバージョンの
データとの比較が行なわれるが、このテストはユニット
99によって行われる完全な比較テストである。これに加
えて、テープからのデータの読み戻し時には、ユニット
100によってC1シンドローム・チェックも行なわれる。
トラックRAM中に保持されているデータの取出しが書き
込みチェーンによって行なわれる。

【０１３３】もっと具体的に言えば、書き込み後読み出
し(RAW)処理が行なわれているとき、読み出しチェーン
はトラックの主ゾーン・ブロックと副ゾーン・ブロック
の各々の各データ・バイトをRAW回路97のユニット99及
び100に送り、同時に、各データ・バイトのブロック・
アドレス及びバイト・カウントをRAW制御ユニット98に
送る。RAW制御ユニットはブロック・アドレス及びバイ
ト・カウントを処理して、対応する保持されているバイ
トのスロット・オフセットを導き出す。このスロット・
オフセット・アドレスは書き込みチェーンの書き込み制
御ユニットに転送され、これにより書き込み制御ユニッ
トはトラックRAM80にアクセスして対応する保持されて
いるデータ・バイトを抽出することに進む。次に、アク
セスされた保持されているデータ・バイトは書き込みチ
ェーンによってRAW回路97に送られ、ここで読み戻され
たバイトと比較される。RAW回路97はRAW処理が実施中の
トラックに関して、エラーがあると分かったブロック番
号の記録を把握しておくように構成されている。トラッ
クに関するRAWチェーンが終了すると、RAW制御ユニット
98はRAW回路97によって累積されたエラーのあるブロッ
クのカウントを適切なトラックRAMスロットのサブ・ス
ロットに記憶するように読み出し制御ユニット95に要求
する。

【０１３４】読み出しチェーンと書き込みチェーンはRA
W処理に参加するように取り込むことができることがわ
かるだろう。それはRAW処理が行なわれるフレーム四分
期間Ｑの間に読み出しチェーン及び書き込みチェーンが
それ以外に利用されることはないからである。読み出し
チェーン、書き込みチェーン、及びRAW処理ブロックは
全てコーディネータ101によってRAW処理に加わるように
協調がとられる。

【０１３５】データ取出し時の順序付け ここで、図12のフレーム・プロセッサを、テープからの
データの取出しに関して図24の(A)及び(B)のタイミング
図を参照しながら考察する。

【０１３６】もっと具体的に言えば、図24(A)には、ヘ
ッド・ドラムが４回転する間にテープから４つの連続し
たフレームを読み出すプロセスが示されている。便宜
上、各フレームに対応した正と負のアジマスのトラック
はＡ及びＢというラベルが付けられ、フレームによって
決まる適切な上付き添え字も付く。最初のなすトラック
対にはこのような上付き添え字はなく、第２のトラック
対には上付き添字( +1)がつき、第３のトラック対には
上付き添字( +2)がつき、以下同様である。図24(A)の上
部に示す時間軸は16の四分期間に分割される。

【０１３７】図24(A)の線(a)はヘッド・スワップ信号SW
Pを示す。既に述べたように、信号が高レベルの場合に
は各フレームの正アジマス・トラックＡについての書き
込み／読み出しに関連したヘッドがテープ上に位置す
る。もっと具体的に言えば、信号SWPが高レベルの期間
の第２の半周期の間に読み出しヘッドHARがテープを走
査する。従って、線(b)で示すように、ヘッドHARは図示
した四分期間の第２期間にトラックＡの読み出しを行
う。同様に、HBRは第４の四分期間にトラックＢを読み
出す。このプロセスは更に各フレーム毎に繰り返され
る。例えば、第６の四分期間には、トラックA⁺¹が読み
出され、第８の四分期間にはトラックB⁺¹が読み出され
る。

【０１３８】ヘッドHAR及びHBRによるトラックの走査時
は、読み出しチェーン94、95は、既に述べたように読み
出しデータを処理して記憶のためにトラックRAMの対応
するトラック・スロットにこのデータを送る。この全て
がテープからデータが読み出されるのと同じ四分期間に
行われる。

【０１３９】テープからトラックRAM80にデータを読み
出した後、次の四分期間にこのデータはエラー処理ブロ
ック88、89からアクセスされてC1及びC2エラー・チェッ
ク及び補正がなされる。このプロセスの結果がトラック
RAM80の同じトラック・スロットに書き戻される。従っ
て、図24(A)の線(c)で示すように、第２の四分期間に読
み出されたトラックＡのデータは第３四分期間にエラー
処理され、第４の四分期間にトラックＢから読み出され
たデータは第５の四分期間にエラー処理される。

【０１４０】各トラックのデータは、エラー処理を受け
た後、後続の２つの四分期間に転送機能ブロック85、86
によってグループ・プロセッサ52に転送される。従っ
て、図24(A)の線(d)に示すように、トラックＡからのデ
ータは、四分期間４及び５の間にトラックRAM80の関連
するトラック・スロットから送り出されて、グループ・
プロセッサに転送される。一方、トラックＢからのデー
タは、四分期間６及び７の間にグループ・プロセッサに
転送される。

【０１４１】従って、図24(A)から分かるように、図12
のフレーム・プロセッサの読み出し待ち時間t_LR(すなわ
ち、トラックがフレーム・プロセッサに読み出されて処
理されるのに要する時間)は４四分期間Ｑである。図24
(B)は、トラックＡ、Ｂ、処理動作のシーケンス、及び
これらのトラックについてこれらの操作を相互にどのよ
うに関連づけるかを示している。もっと具体的に言え
ば、１本のトラックからのデータがグループ52に転送さ
れている間に、次のトラックからのデータがトラックRA
M80に読み込まれてエラー処理を受ける。

【０１４２】トラックの処理に４四分期間しかかから
ず、これらのトラックは２四分期間毎に１トラックのレ
ートでしか読み出されないので、フレーム・プロセッサ
は、データ取出し時の間のどの時点でも２トラックを処
理するだけですむ。従って、トラックRAM80の５つのト
ラック・スロットのうち２つだけしか利用する必要がな
い。

【０１４３】図25には図24に示すデータ取出しプロセス
の間にトラック・スロットS1及びS2を循環的に使用する
ことが示されている。従って、スロットS1を利用して、
図示した第２の四分期間にトラックＡから読み出したデ
ータを記憶する場合、このスロットには４四分期間にわ
たるトラックＡのテ゛ータが保持され、このデータは、図示
した第３の四分期間にエラー処理され、第４及び 第５
の四分期間にグループ・プロセッサに転送される。一
方、第４の四分期間に読み出されたトラックＢのデータ
はトラック・スロット52に記憶され、やはり４四分期間
にわたって保持される。トラックＡのデータの送り出し
が完了し、トラックＢのデータの送り出しがちょうど始
まっている図示した第６の四分期間には、トラックＡの
データに関するスロットS1の利用が終了しているので、
トラックA⁺¹がデータから読み出されてこのスロットS1
に記憶される。同様に、第８の四分期間の開始時に、ト
ラック・スロットS2を利用して、トラックB⁺¹のデータ
をそれがテープから読み出されたときに記憶する。

【０１４４】データ取出し時におけるフレーム・プロセ
ッサの機能素子の協調をとるコーディネータ101の動作
は、図26に示す表の上半分から理解することができる。
既に述べたように、コーディネータ101はステート・マ
シンを中心に構成されている。データ取出し時には、こ
のステート・マシンは４つの主状態を循環する。現在の
状態は各四分期間の開始時に変化する。以下では、コー
ディネータ101の一連状態を四分期間(読み取り)状態QR1
-QR4と呼ぶ。図26の表の上部には、これらの四分期間状
態QR1-QR4のそれぞれについて、マイクロプロセッサ55
によるテープからのデータ・フレームの取出し要求に応
答してどの機能ブロックがコーディネータ101によって
イネーブルされるかが示されている。従って、コーディ
ネータ101が四分期間状態QR1にある四分期間の間は読み
出しチェーンがイネーブルされてテープからトラックRA
Mにデータを転送し、更に、転送機能ブロックがイネー
ブルされてトラックRAMから以前に読み出したトラック
のデータをグループ52に転送する。

【０１４５】コーディネータ101が四分期間状態Q2にあ
る四分期間の間はEPU機能ブロックがイネーブルされて
テープから読み出したばかりのトラックにC1及びC2処理
を行ない、これと同時に転送機能ブロックはイネーブル
状態に留まって先行するトラックのグループ・プロセッ
サへの転送を完了させる。コーディネータ101が四分期
間状態Q3及びQ4にある四分期間の間はコーディネータ10
1が状態QR1及びQR2にあったときの状態に関してと同じ
機能ブロックがイネーブルされる(２つだけでなく４つ
の状態QR1-QR2が必要になる理由については、以下でト
ラック・スロットがいかに割り当てられるかを考察する
際に明らかになる)。

【０１４６】トラックRAM80に転送またはトラックRAMか
ら転送すべきデータに対するトラック・スロットの割り
当ては、アドレス制御ユニット83の制御を受ける。この
割り当ては、コーディネータ101の現在の状態、及びDMA
制御ユニット84を介してトラックRAM80にアクセスするD
MAチャネルがどれであるか(従って、機能素子がどれで
あるか)ということに基づいて行なわれる。図26の表の
下部には、コーディネータ101の各四分期間状態QR1-QR4
の各々について、また５つのDMAチャネルの各々につい
て、ユニット83がどのスロットへのアクセスをイネーブ
ルするかが示されている。もっと具体的に言えば、コー
ディネータが四分期間状態QR1にある場合はアドレス制
御ユニット83はチャネル２からのアクセをススロットS2
へ向けまたチャネル５からのアクセスをスロットS1へ向
け４四分期間状態QR2の場合は、ここでもチャネル２か
らのアクセスをスロットS2へ向けまたチャネル３からの
アクセスをスロットS1へ向け、四分期間状態QR3の場合
はチャネル２からのアクセスをスロットS1へ向けるとと
もにチャネル５からのアクセスをスロットS2へ向け、四
分期間状態QR4の場合はチャネル２からのアクセスをス
ロットS1へ向けるとともにチャネル３からのアクセスを
スロットS2へ向ける。これを行なった後、アクセスのサ
イクルが繰り返される。全ての四分期間状態について、
チャネル１を介したマイクロプロセッサのアクセスは、
トラックRAM80の任意の領域に対してアクセスすること
が許されている。

【０１４７】テープからのデータ取出しの開始及び終了
時における図12のフレーム・プロセッサの動作は、定常
状態の読み出しの状況に関して上に述べたものとはある
程度異なっており、従ってコーディネータステート・マ
シン101は上述の４つの主状態に付加されるいくつかの
補助状態を持っていることがわかるだろう。読み出しフ
ェーズの開始及び終了をどのように実現するかについて
は、当業者であればあまり困難を伴わずに上述の開示に
基づいて適切にそれを行なうことができるので、ここで
は解説しない。

【０１４８】データ記憶時の順序付け 次に、図27の(A)を参照して、テープへのデータの書き
込み プロセスの間の図12のフレーム・プロセッサの動作(書
き込み後読み出しチェックを含めて)について解説す
る。図27(A)は、16のフレーム四分期間の時間間隔にわ
たってフレーム・プロセッサの動作を示しているという
点では図24(A)と同様であるが、もちろん図27(A)はデー
タの記憶に関するものであり、一方図24(A)はデータの
取出しに関するものである。更に、図27(A)は、トラッ
クＡとＢから構成されるフレームで始まり、トラックA
⁺¹とB⁺¹から構成されるフレーム、トラックA⁺²とB⁺²か
ら構成される次のフレーム等が後続する連続したフレー
ムを参照しながらフレーム・プロセッサの動作を示して
いる。

【０１４９】図27(A)の線(a)が示すように、ヘッド・ス
ワップ信号SWPは読み出しヘッドHAR及び書き込みヘッド
HAWがテープを走査するフレーム期間の最初の２四分期
間の間に高レベルになり、ヘッドHBW及びHBRがテープを
走査するフレーム期間の第２の２四分期間の間は、低レ
ベルになる。

【０１５０】図27(A)の線(b)は、グループ記憶装置52か
らトラックRAM80への連続したトラックに関連したデー
タの転送を示している。従って、図示した第２と第３の
四分期間に、トラックＡに関連したデータがグループ・
プロセッサ52のグループ記憶装置57からトラックRAM80
に転送され、一方図示した第４と第５の四分期間に、ト
ラックＢに関連したデータがトラックRAM80に転送され
る。

【０１５１】図27(A)の線(c)はEPU機能ブロック88、89
の活動を示している。従って、図示した第４の四分期間
に、トラックＡのデータはEPUブロック88、89によって
トラックRAM80からアクセスされ、まず、C2 ECCコード
生成、次にC1 ECCコード生成の処理を受ける。生成され
たコード・ワードは、トラックＡの主データ及び副デー
タの一部として適切なトラックに書き戻される。トラッ
クＢのデータは、同様に、図示した第６の四分期間にEP
U処理を受ける。

【０１５２】図27(A)の線(d)は、書き込みチェーン91、
92、及びドラム70の書き込みヘッドによるテープへのト
ラックの書き込みを示している。図示した第５の四分期
間に、トラックＡのデータはトラックRAM80からアクセ
スされて書き込みチェーンに通され、この間に他の信号
と一緒に組立てられてトラック信号を形成する。このト
ラック信号が、更に、ヘッド・ドラムの対応するヘッド
に送られる。トラックＢのデータは第６の四分期間に同
様の処理を受けて、トラック信号を形成する。

【０１５３】以上から明らかなように、図12のフレーム
・プロセッサの単純な書き込み動作(すなわち、書き込
み後読み出しチェックを行なわない書き込み動作)に関
する書き込み処理遅延時間t_LWは、４フレーム四分期間
Ｑである。この書き込み処理の間、あるトラックがEPU
処理を受け書き込みチェーンによってテープに書き込ま
れるのと同時に、次のトラックについてのデータがグル
ープ・プロセッサから転送される。従って、こうした書
き込み動作の場合、明らかにトラックRAM80のトラック
・スロットは(データ読み出し時のトラックの使い方と
同じようにして)２つだけしか利用する必要がない。

【０１５４】しかし、書き込み後読み出しチェックが実
施される場合には、特定のトラックについてのデータ
は、書き込みチェーンによってテープに書き込まれた後
読み出しチェーンによって対応するトラックが読み戻さ
れて読み出したデータとの比較が行われるまでトラック
RAM80に保持されているため、３つ以上のトラック・ス
ロットを利用する必要がある。トラックの書き込みの終
了とそのトラックの読み戻しの開始の間の遅延期間は、
ヘッド・ドラムの形状寸法に左右される。既に述べたよ
うに、本発明の場合、この形状寸法によって、遅延期間
は４四分期間Ｑに等しくなるが、より一般的にはこの遅
延期間は2NQの期間と指定することが可能である。ここ
で、Ｎはゼロより大きい整数である(この実施例ではＮ
は、２に等しい)。

【０１５５】図27(A)の線(e)は、RAWチェックを行なう
ために読み出しチェーンによって行われるトラックの読
み戻しを示している。見て分かるように、トラックＡは
図示した第10の四分期間に、すなわちテープへのこのト
ラックの書き込み終了後、４四分期間だけ遅延して読み
戻される。トラックＡは、読み戻されると、読み出しチ
ェーンの処理を受けてRAW機能ブロック97、98に送ら
れ、そこでトラックRAM80に保持されている、現在書き
込みチェーンのDMAチャネル４によって比較のためアク
セスされているトラックＡに対応するデータと比較され
る。完全なデータ比較チェックと同時に、C1シンドロー
ム・チェックも実施される。図27(A)の線(f)で示すよう
に、RAW処理は、テープからトラックが読み戻されるの
とほぼ同じ四分期間に実行されるが、この処理は時間間
隔t_LRAWによって示す次の四分期間にまでわずかにオー
バランする。RAWチェックの結果は、読み出しチェーン
のDMAチャネル５によってトラックRAMの適切なスロット
に書き戻される。

【０１５６】図２７(B)には、トラックＡ及びＢに関し
て、テープへの書き込み及び後続のRAWチェック時にト
ラック・データが受ける処理が示されている。見ての通
り、各トラックの処理は、全部で10の四分期間Ｑを占め
るが、４つの四分期間の間は処理は行われず、最後の四
分期間に最小限の処理が行われる。各トラックの処理に
10の四分期間を要し、またトラックの書き込みが２四分
期間毎に行われるとした場合、フレーム・プロセッサ
は、どの時点においても５トラックの処理を行う能力を
持つ必要があり、従ってトラックRAMは５つのトラック
・スロットS1-S5を備えるサイズになっているというこ
とがわかるだろう。

【０１５７】図28には、図27で言及したトラックの書き
込みのために利用される、データ記憶の間のトラック・
スロットの使い方が示されている。従って、図28からわ
かるように、トラックＡが四分期間２及び３でグループ
・プロセッサから転送されてトラック・スロットS1に書
き込まれると、少なくとも第10の四分期間までこのトラ
ック・スロットを占め、その後第12の四分期間から新し
いトラックのためにこのスロツトが再び利用できるよう
になる。一方、図示した第４と第５の四分期間に、トラ
ックＢに関するデータがグループ・プロセッサからトラ
ック・スロットS2に転送される場合、トラックＢのデー
タはこのトラック・スロットに第４の四分期間から少な
くとも第12の四分期間の終了時まで保持され、その後第
14の四分期間から他のトラックのためにこのスロットが
再利用できるようになる。トラック・スロットS3、S4、
及びS5も同様に利用される(図28に関連して留意すべき
は、トラックＡよりも前にあるトラックは、単に分かり
やすくするという理由で、図示していないという点であ
る)。

【０１５８】フレーム・プロセッサの機能ブロックの動
作を制御する際、コーディネータステート・マシン101
は、10個の状態を循環して進行し、各状態に１四分期間
留まる。以下の説明では、これらの状態を四分期間(書
き込み)状態QW1-QW10と呼ぶ。コーディネータステート
・マシンは、マイクロプロセッサ55がグループ・プロセ
ッサからテープへのデータ・フレームの書き込みを要求
すると、これらの状態のうち第１の状態Q1にセットさ
れ、その後コーディネータは、テープに書き込まれる５
トラック毎にその10の状態を循環する。図29に示す表の
上半分は、コーディネータ101の各四分期間状態毎に、
図12のフレーム・プロセッサの機能ブロックのうちどれ
がイネーブルされ、そのブロックがどの活動についてイ
ネーブルされるのかが示されている。例えば、四分期間
状態QW1の間に転送機能ブロックがイネーブルされてグ
ループ・プロセッサから１トラック分のデータを転送
し、EPU機能ブロックがイネーブルされて以前に転送さ
れた１トラック分のデータに関するECCコードを生成
し、読み出しチェーン、RAWブロック、及び書き込みチ
ェーンがイネーブルされてテープに前に書き込まれたト
ラックのRAWチェックに参加する。その次の四分期間状
態において、コーディータ101は引き続き転送機能ブロ
ックをイネーブルにしてグループ・ブロセッサからの１
トラック分のデータ転送を完了させ、書き込みチェーン
をイネーブルして状態Q1の間にエラー処理を受けるデー
タが読み出しチェーンを介してテープに書き込まれるよ
うにする。その状態がQW1及びQW2の間でのコーディネー
タ101による機能ブロックのイネーブル操作は、状態QW
3、QW4；QW5、QW6；QW7、QW8；及びQW9、QW10の間、繰
り返される。

【０１５９】図29の表の下半分には、図12のフレーム・
プロセッサのアドレス制御ユニット83によるトラック・
スロットの割り当てが示されている。従って、コーディ
ネータが四分期間状態QW1にある場合、アドレス制御ユ
ニット83はチャネル２からトラック・スロットS1へ、チ
ャネル３からトラック・スロットS5へ、及びチャネル５
からトラック・スロットS2へアクセスを向ける。同様
に、コーディネータが四分期間状態QW2にある場合、ア
ドレス制御ユニット83はチャネル２からトラック・スロ
ットS1へ、チャネル４からトラック・スロットS5へ、等
のアクセスの振り向けを行なう。このアクセス・パター
ンによって適切なトラックの処理が書き込み操作時に進
行するので、各種機能ブロックによるこのトラックに関
連したデータへのアクセスが確実に行われることがわか
るだろう。例えば、トラック・スロットS1は、四分期間
状態QW1、QW2の間、データ転送のため、チャネル２から
利用可能になり、四分期間状態QW3の間、ECCのため、チ
ャネル４から利用可能になり、四分期間状態QW9の間、
読み戻したデータとのRAW比較のため、チャネル５から利
用可能になることがわかる。

【０１６０】マイクロプロセッサによるDMAチャネル１
を介したアクセスは、全四分期間状態QW1-QW10にわたっ
て、トラックRAM80のいかなる領域に対しても許可され
る。

【０１６１】もちろん、ヘッドの形状寸法によってＮの
値が２と異なる場合には、RAWチェックを伴うデータ書
き込み時のコーディネータステート・マシンの主サイク
ルにおける状態数と同様、必要なトラック・スロット数
も異なることは理解できるだろう。一般に、必要なトラ
ック・スロット数は式(3+N)で表すことができる。ま
た、書き込みの開始時及び終了時におけるフレーム・プ
ロセッサの動作は上述のものとは幾分異なっているが、
適切な制御機能については当業者には以上の開示に基づ
いて明らかであることも理解できるだろう。

【０１６２】マイクロプロセッサ・アクセス マイクロプロセッサ55には、例えば、支援回路を備えた
Motorola 68000チップがある。マイクロプロセッサ55
は、マイクロプロセッサの４クロック・サイクルを占め
るメモリ・アクセス・サイクル時にメモリにアクセスす
るように構成されている(図30参照のこと)。通常、メモ
リ・アクセス・サイクルにおいて、最初の２クロック・
サイクルがアクセスすべきアドレスのセット・アップに
利用され、第２の２クロック・サイクルが実際にセット
・アップされたアドレスの情報にアクセスするために利
用される。しかし、高速RAMメモリ・チップが用いられ
ている場合、アドレスのセット・アップ時間をマイクロ
プロセッサの１クロック・サイクルを数分の１に圧縮す
ることが可能である。その結果、マイクロプロセッサの
メモリ・アクセスは図30の「圧縮」と書かれている部分
に示すように、マイクロプロセッサの２クロック・サイ
クルで実行することができる。マイクロプロセッサから
見えている限り、マイクロプロセッサは通常のメモリ・
アクセス・サイクルを実行しているが、DMA制御ユニッ
ト84は必要なアクセスをマイクロプロセッサの２クロッ
ク・サイクルで行うようにマイクロプロセッサからの信
号を扱うように構成されている。従って、マイクロプロ
セッサの他の２クロック・サイクルを利用することによ
つてDMAチャネル2-5の別の１つを介したアクセスが可能
になる。全体としての結果は、マイクロプロセッサに関
する限りはこのマイクロプロセッサは目に見える遅延を
伴うことなくメモリ・アクセス・サイクル毎にトラック
RAMにアクセスすることができ、更にこの構成によっ
て、マイクロプロセッサ55が連続してトラックRAMに対
するアクセスを必要とする場合であっても(通常はそう
ではない)、トラックRAMのアクセス帯域幅の少なくとも
50％がチャネル2-5を通じてフレーム・プロセッサの他
の機能ブロックに利用可能である。

【０１６３】変形 もちろん、図12ないし図30に示すフレーム・プロセッサ
の詳述した実施例に対するさまざまな変形が可能である
ことが理解できるであろう。

【０１６４】更に、図12のフレーム・プロセッサの一般
構造及び順序付け概念は、ヘッド・ドラムが、ギャップ
を介在させずに(上述の実施例の場合には、もちろん、
連続したトラックの書き込みまたは読み出しの間に期間
Ｑが挿入されている)直接次々にトラックの書き込み／
読み出しを行うように構成されているような異なる構成
のヘッド・ドラムも適用することが可能である。図12の
フレーム・プロセッサの構造及び順序付けの概念を適用
可能な典型的なヘッド・ドラムは、２つの正反対の位置
につく書き込み／読み出しヘッドを持ち、ドラムまわり
へのテープの巻き付け角が180゜のものである。このよ
うなヘッド・ドラムでは、テープの書き込み／読み出し
に要する時間をＴで表すと、データ記憶時には各期間Ｔ
毎に１つのトラックがグループ・プロセッサからトラッ
クRAMに転送され、前の期間Ｔに転送されたトラックが
エラー処理装置によるエラー処理を受け、前述の前の期
間Ｔにエラー処理を受けたトラックがテープに書き込ま
れる。データ読出し時には、各期間Ｔ毎に１つのトラッ
クがテープから読み出され、前の期間Ｔにテープから読
み出されたトラックがエラー処理装置によるエラー処理
を受け、前述の前の期間Ｔにエラー処理を受けたトラッ
クが、トラックRAMからグループ・プロセッサに読み出
される。こうした構成の場合、トラックRAM80は少なく
とも３トラック・スロットに対して十分な容量を備える
必要がある。

【０１６５】図12のフレーム・プロセッサのいくつかの
特徴はフレーム・プロセッサの他の特徴とは別個に実現
可能であることも理解できるだろう。特に、システム・
コントローラ・マイクロプロセッサ55がトラックRAM80
に記憶されているサブ・コードにアクセスする能力は、
コーデイネータ101によって監督されるトラック処理の
順序付けに関係なく、図12のフレーム・プロセッサの一
般構造においてとりわけ有効な特徴である。

【０１６６】以上詳細に説明したように、本発明によれ
ば、短時間で処理を行うフォーマティングが提供される
ので、テープを使用するデータ記憶装置に必要とされる
バッファメモリの容量を抑えることができるなどの、大
きな効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例のトラックフォーマットを示
す図。

【図２】本発明の一実施例におけるテープのレイアウト
を示す図。

【図３】DDSドライブの機能ブロック図。

【図４】図３の記憶装置のグループ・プロセッサによっ
て作成される基本グループを示す図。

【図５】図３の記憶装置のグループ・プロセッサによっ
て作成されるG1サブ・グループを示す図。

【図６】図３の記憶装置のグループ・プロセッサによっ
て作成されるG2サブ・グループを示す図。

【図７】図３の記憶装置のグループ・プロセッサとDAT
電子回路の間で転送されるG3サブ・グループの構成を示
す図。

【図８】図３の記憶装置のDAT電子回路によって作成さ
れるG4サブ・グループを形成する双子アレイを示す図。

【図９】図３の記憶装置のDAT電子回路によって作成さ
れる主データ・ブロックの構成を示す図。

【図１０】図３の記憶装置のDAT電子回路によって作成
されるサブ・データ・ブロックを示す図。

【図１１】図３の記憶装置のDAT電子回路とDATデッキの
間で転送されるトラック信号のフォーマットを示す図。

【図１２】図３の記憶装置のフレーム・プロセッサ機能
の好適な実施例のブロック図。

【図１３】図１２のフレーム・プロセッサによって使用
される主なタイミング信号を示す図。

【図１４】図１２のフレーム・プロセッサのトラックRA
Mメモリのトラック・スロットの構成を示す図。

【図１５】図１２のフレーム・プロセッサのトラックRA
Mメモリ内のアドレス・ロケーションへのデータ・バイ
トの割当を示す図。

【図１６】負アジマストラックと正アジマストラックの
間のデータ・バイトの割当を示す図。

【図１７】図１２のフレーム・プロセッサの転送機能ブ
ロックのブロック図。

【図１８】図１７の転送機能ブロックのトラック・バイ
ト・アドレス発生器のブロック図。

【図１９】図１８のトラック・バイト・アドレス発生器
によって発生されるアドレスのシーケンスを示す図。

【図２０】図１７の転送機能ブロックのスロット・イン
ターリーブ・アドレス発生器のブロック図。

【図２１】図１７の転送機能ブロックのランダム化発生
器のブロック図。

【図２２】図１２のフレーム・プロセッサの書き込みチ
ェーンのブロック図。

【図２３】図１２のフレーム・プロセッサの読み出しチ
ェーンのブロック図。

【図２４】テープからのデータの取り出しの際の、図１
２のフレーム・プロセッサの動作シーケンスを示す図。

【図２５】図２４に示すデータ取り出し動作の際の、図
１２のフレーム・プロセッサのトラックRAMのトラック
・スロットの使い方を示す図。

【図２６】テープからのデータの取り出しの際の図１２
のフレーム・プロセッサの主な機能ブロックの制御及び
トラック・スロットの割当を示す図。

【図２７】テープへのデータの記録の際の図１２のフレ
ーム・プロセッサの動作のシーケンスを示す図。

【図２８】図２７に示される記録動作の際の、図１２の
フレーム・プロセッサのトラックRAMのトラック・スロ
ット使い方を示す図。

【図２９】テープへのデータの記録の際の、図１２のフ
レーム・プロセッサの主な機能ブロックの制御及びトラ
ック・スロットの割当を示す図。

【図３０】図１２のフレーム・プロセッサのトラックRA
Mメモリをアクセスするように構成されたシステム制御
マイクロプロセッサのメモリ・アクセス・サイクルを示
す図。

【符号の説明】

10：テープ 20、21：トラック 22：周縁領域 23：副領域 24：ATF領域 25：主領域 36：導入領域 37：ホスト・データ領域 38：EOD領域 39：データ・グループ 40：インデクス 41：グループ情報テーブル 42：ブロック・アクセス・テーブル 44：アンブル・フレーム 48：フレーム 50：インターフェース・ユニット 52：グループ・プロセッサ 53：フレーム・プロセッサ 54：ヘリカル・スキャン・テープ・デッキ 55：システム・コントローラ 56：グループ化ユニット 57：グループ記憶装置 58：ランダム化ブロック 59：マルチプレクサ／デマルチプレクサ 61：インターリーブ記憶装置 62、66、68、69：マルチプレクサ／デマルチプレクサ 63：メインIDユニット 64：サブIDユニット 65：パックユニット 67：8-10変換ユニット 70：ヘッド・ドラム 71：サーボ・ユニット 79、87、90、93、96：バス 80：トラックRAMメモリ 81、82：メモリ領域 83：アドレス制御ユニット 84：DMA制御ユニット 85：転送回路 86：転送制御ユニット 88：EPU回路 89：EPU制御ユニット 91：書き込み回路 92：書き込み制御部 93：書き込みデータ・バス 94：読み出し回路 95：読み出し制御ユニット 96：読み出しバス 97：RAW回路 98：RAW制御ユニット 101：コーディネータ 102：制御ブロック 122：転送クロック回路 123：ステート・マシン 124：トラックバイト・アドレス発生器 125：ランダム化発生器 126：インターリーブ・アドレス発生器 127：2進カウンタ 129、146：マルチプレクサ 130：セグメント・カウンタ 131：オフセット・カウンタ 132：論理回路 139：基本カウンタ 140：シフト・レジスタ 141：0ビット・シフト論理回路 142：8ビット・シフト論理回路 143：16ビット・シフト論理回路 144：24ビット・シフト論理回路 145：32ビット・シフト論理回路 147：マルチプレクサ制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】ヘリカル・スキャン書き込み／読み出し技
   術を用いてテープ上にデータを書き込みまた取り出し、
   データは前記テープを横切る予め定められたトラック中
   に記憶されるデータ記憶装置において、 データ記憶装置はデータをトラックの形態で前記テープ
   に書き込み取り出すヘッドをマウントし、各トラックを
   期間Qの間に書き込みまた読み出し、テープとの間の平
   均転送レートは期間2Q当り1本である回転ヘッドと、 前記ヘッドによって前記テープに書き込む前のデータを
   処理して前記トラックフォーマットに変換し、また前記
   ヘッドによって前記テープから取り出された後のデータ
   を処理して前記トラックフォーマットを解除するフォー
   マティング手段と、 データ記憶装置の動作を制御し協調させるシステム制御
   装置とを備えたテープ・デッキを有し、 前記フォーマティング手段は、 前記テープに書き込まれまた前記テープから取り出され
   る過程で前記フォーマティング手段によって処理される
   データの一時的な記憶のためのメモリ手段と、 テープへの記憶のために処理されて前記トラックフォー
   マットに変換されるべきデータを前記メモり手段に記憶
   し、またテープから読み出された後処理されて前記トラ
   ックフォーマットを解除されて前記メモり手段に記憶さ
   れているデータを前記フォーマティング手段から出力す
   る転送手段と、 前記メモリ手段に記憶されているデータにアクセスし、
   データを処理して前記フォーマットに変換する間にエラ
   ー訂正コードを生成して前記メモり手段に記憶し、前記
   データを処理して前記フォーマットを解除する間にエラ
   ー検出／訂正を行うエラー処理手段と、 それに対応付けられたエラー訂正コードを含み前記メモ
   り手段に記憶されているデータからトラック信号を生成
   し、前記トラック信号をテープへの書き込みのため前記
   ヘッドに送る書き込みチェーンと、 前記ヘッドによりトラック信号をテープから取り出し、
   前記トラック信号によって表されたデータを前記メモり
   手段に記憶する読み出しチェーンと、 前記転送手段と前記エラー処理手段と前記書き込みチェ
   ーンと前記読み出しチェーンによる前記メモり手段への
   アクセスを統制するDMA制御装置と、 前記フォーマティング手段の動作を制御し協調させて、
   異なるトラックにストアされまたそこから取り出される
   データが前記フォーマティング手段によって、それによ
   る処理の異なる段階において同時に取り扱うことができ
   るようにする制御手段とを有し、 前記フォーマティング手段の動作は、 データの記憶の間においては、一連の期間2Qの各々で、
   前記転送手段によって1本のトラックを前記メモり手段
   に転送する一方では、先行する期間2Qの間に転送された
   トラックに対して前記エラー処理手段がエラー処理を第
   1の部分期間Q中に行い第2の部分期間Q中に前記書き込み
   チェーンを通してテープに記憶し、 データの取り出しの間においては、一連の期間2Qの各々
   で、前記転送手段が1本のトラックを前記メモリから転
   送する一方では、後続のトラックを前記読み出しチェー
   ンによって第1の部分期間Q中に前記テープから取り出し
   第2の部分期間Q中に前記エラー処理手段がエラー処理を
   行うことを特徴とするデータ記憶装置。
2. 【請求項２】ヘリカル・スキャン書き込み／読み出し技
   術を用いてテープ上にデータを書き込みまた取り出し、
   データは前記テープを横切る予め定められたトラック中
   に記憶されるデータ記憶装置において、 データ記憶装置はデータをトラックの形態で前記テープ
   に書き込み取り出すヘッドをマウントし、各トラックを
   期間Tの間に書き込みまた読み出し、テープとの間の平
   均転送レートは期間T当り1本である回転ヘッドと、 前記ヘッドによって前記テープに書き込む前のデータを
   処理して前記トラックフォーマットに変換し、また前記
   ヘッドによって前記テープから取り出された後のデータ
   を処理して前記トラックフォーマットを解除するフォー
   マティング手段と、 データ記憶装置の動作を制御し協調させるシステム制御
   装置とを備えたテープ・デッキを有し、 前記フォーマティング手段は、 前記テープに書き込まれまた前記テープから取り出され
   る過程で前記フォーマティング手段によって処理される
   データの一時的な記憶のためのメモリ手段と、 テープへの記憶のために処理されて前記トラックフォー
   マットに変換されるべきデータを前記メモり手段に記憶
   し、またテープから読み出された後処理されて前記トラ
   ックフォーマットを解除されて前記メモり手段に記憶さ
   れているデータを前記フォーマティング手段から出力す
   る転送手段と、 前記メモリ手段に記憶されているデータにアクセスし、
   データを処理して前記フォーマットに変換する間にエラ
   ー訂正コードを生成して前記メモり手段に記憶し、前記
   データを処理して前記フォーマットを解除する間にエラ
   ー検出／訂正を行うエラー処理手段と、 それに対応付けられたエラー訂正コードを含み前記メモ
   り手段に記憶されているデータからトラック信号を生成
   し、前記トラック信号をテープへの書き込みのため前記
   ヘッドに送る書き込みチェーンと、 前記ヘッドによりトラック信号をテープから取り出し、
   前記トラック信号によって表されたデータを前記メモり
   手段に記憶する読み出しチェーンと、 前記転送手段と前記エラー処理手段と前記書き込みチェ
   ーンと前記読み出しチェーンによる前記メモり手段への
   アクセスを統制するDMA制御装置と、 前記フォーマティング手段の動作を制御し協調させて、
   異なるトラックにストアされまたそこから取り出される
   データが前記フォーマティング手段によって、それによ
   る処理の異なる段階において同時に取り扱うことができ
   るようにする制御手段とを有し、 前記フォーマティング手段の動作は、 データの記憶の間においては、一連の期間Tの各々で、1
   本のトラックを前記転送手段により前記メモり手段に転
   送し、先行する期間Tの間に転送されたトラックに対し
   て前記エラー処理手段によってエラー処理を行い、先行
   する期間Tの間にエラー処理を受けたトラックを前記書
   き込みチェーンによりテープに記憶し、 データの取り出しの間においては、一連の期間Tの各々
   で、1本のトラックを前記読み出しチェーンによりテー
   プから取り出し、先行する期間Tの間にテープから取り
   出されたトラックに対して前記エラー処理手段によって
   エラー処理を行い、先行する期間Tの間にエラー処理を
   受けたトラックを前記転送手段によって前記メモり手段
   の外へ転送することを特徴とするデータ記憶装置。