JPH06204163A - 半導体素子接触方法 - Google Patents

半導体素子接触方法

Info

Publication number
JPH06204163A
JPH06204163A JP5257485A JP25748593A JPH06204163A JP H06204163 A JPH06204163 A JP H06204163A JP 5257485 A JP5257485 A JP 5257485A JP 25748593 A JP25748593 A JP 25748593A JP H06204163 A JPH06204163 A JP H06204163A
Authority
JP
Japan
Prior art keywords
polysilicon member
forming
polysilicon
region
dopant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5257485A
Other languages
English (en)
Inventor
Michael Cherniawski
マイケル・チャルニャウスキー
Jeffrey M Barker
ジェフリー・エム・バーカー
Ronald E Pyle
ロナルド・イー・ピル
Vidya S Kaushik
バイジャ・エス・カウシック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH06204163A publication Critical patent/JPH06204163A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/019—Contacts of silicides

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】 層間剥離が発生することのない電気接点を、
ドープされたポリシリコン表面に形成する方法を提供す
る。 【構成】 燐をドープされたポリシリコン・ゲート電極
（１８）への電気接点（４６）を、ソースおよびドレイ
ンへのヒ素の打込み、並びにポリシリコン・ゲート電極
（１８）の一部（２２）へのドープを防止することによ
って、形成する。フォトレジスト・マスク（２０）が、
打込み中、ポリシリコン・ゲート電極（１８）の一部
（２２）を被覆するので、これがドープされるのを防止
する。次に、ポリシリコン・ゲート電極（１８）のマス
クされた部分（２２）に電気接点（４６）が、形成され
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に半導体素子に関
し、特に半導体を接触させる方法に関するものである。
【０００２】
【従来の技術】半導体業界は、性能および梱包密度の要
求を満たすために、継続的に素子の小型化を図ってい
る。しかしながら、半導体の寸法が小さくなるにつれ
て、接触用形状寸法(geometry)も狭くなり、その結果寄
生接触抵抗が増加してしまう。サブミクロン単位の形状
寸法を有する素子にとって、この寄生接触抵抗の増加は
重大であり、素子の性能を悪化させるものである。接触
抵抗が低い電気的接触を形成するいくつかの技術が提案
されている。シリサイドを用いた電気的接触を形成する
手法は、接触抵抗を低下させるための最も有望な技術の
１つである。このプロセスでは、金属シリサイド層が、
接触表面とその上のメタライゼーションとの間に配置さ
れ、下に位置する接触表面に対してオーミック接触すな
わち低い抵抗の電気接点を形成する。
【０００３】
【発明が解決しようとする課題】ドープされたポリシリ
コンの表面にシリサイドを用いた電気接点を形成するこ
とは、しかしながら、信頼性に関して問題となることが
証明されている。特に、シリサイドを用いた電気接点
は、しばしばドープされたポリシリコンの表面から剥離
することがある。この層間剥離が発生すると、開放回路
が形成され、素子は動作不能となる。したがって、ドー
プされたポリシリコン表面に電気接点を形成するプロセ
スが必要とされているのである。
【０００４】
【課題を解決するための手段】既存の電気接点形成プロ
セスが有する上述の問題は、本発明によって克服され
る。本発明の一実施例では、半導体素子に対する電気接
点が、基板を設けることによって形成される。次にフィ
ールド分離領域(field isolation region)が、前記基板
の一部内に形成され、このフィールド分離領域が活性領
域を規定する。次にドープされたポリシリコン部材が、
前記基板を覆うように形成される。次に、前記ポリシリ
コン部材の第１部分を覆い、前記ポリシリコン部材の第
２部分を露出されたままとなるように、マスクが形成さ
れる。前記ポリシリコン部材の第１部分は、前記活性領
域に隣接する前記フィールド分離領域の一部を覆う。そ
してドーパントを打込み、活性領域内にソース領域とド
レイン領域とを形成する。ドーパントは前記ポリシリコ
ン部材の第２部分には打込まれるが、前記マスクが前記
ポリシリコン部材の第１部分にドーパントが打込まれる
のをほぼ完全に防止する。その後、マスクを取り除く。
次に、誘電体層を前記ポリシリコン部材を覆うように形
成する。そして、この誘電体層に開口を形成し、前記ポ
リシリコン部材の第１部分の接触部分を露出させる。こ
うして、電気接点を前記接触部分に形成する。
【０００５】これらおよびその他の特徴、および利点
は、添付図面に関連して記載された以下の詳細な説明か
ら、より明確に理解されよう。図は必ずしも縮尺通りに
描かれていなくてもよく、更に具体的には示されていな
い本発明の別の実施例があり得ることを、指摘しておく
ことは重要であろう。
【０００６】
【実施例】図１ないし図７は、本発明の一実施例によ
る、半導体素子に接点を形成するプロセスステップを、
断面図で示したものである。図１に示すのは、シリコン
基板１２、フィールド分離領域１４、活性領域１５、ゲ
ート誘電体層１６、およびパターニングされたポリシリ
コン部材１８から成る、集積回路構造の一部１０であ
る。フィールド分離領域１４は、シリコン基板１２の一
部内に形成されており、活性領域１５を規定する。好ま
しくは、フィールド分離領域１４を形成するのに、従来
のＬＯＣＯＳ分離プロセスを用いる。フィールド分離領
域１４の形成に続いて、ゲート誘電体層１６が形成され
る。次に、ポリシリコン膜が付着され、従来の拡散また
は打込み(implantation)プロセスを用いてドーピングが
行われる。ドープされたポリシリコン膜は、次に従来の
フォトリソグラフパターニングおよびエッチング技術を
用いて、パターニングされ、ポリシリコン部材１８を形
成する。ポリシリコン部材１８は、多数のトランジスタ
のため或は単一のトランジスタのための、制御電極とし
て機能することができる。ゲート誘電体層１６は、熱的
に成長させた二酸化シリコン膜であることが好ましく、
一方ポリシリコン部材１８は、燐をドープしたものが好
ましい。それ以外では、ポリシリコンは、ヒ素をドープ
したものでもよい。図１の線２−２に沿った断面図を図
２に示す。
【０００７】図３に示すように、次に従来のフォトリソ
グラフパターニング技術を用いて、フォトレジスト・マ
スク２０を形成する。フォトレジスト・マスク２０は、
ポリシリコン部材１８の第１部分２２を覆うと同時に、
ポリシリコン部材１８の第２部分２４を露出させたまま
としている。図３に示すように、ポリシリコン部材１８
の第１部分２２は、活性領域１５に隣接する、フィール
ド分離領域１４の一部を覆っている。部分的にポリシリ
コン部材１８をマスクすることの意味は、後に明らかに
する。従来の打込み技術を用いて、ドーパント２６を第
２部分２４に打込むと同時に、フォトレジスト・マスク
２０が、第１部分２２へのドーパント２６の打込みを実
質的に防止する。このように、第２部分２４におけるド
ーピング濃度が増加する一方、第１部分におけるドーピ
ング濃度は、実質的に不変のままである。
【０００８】図４に示すのは、線４−４に沿った図３の
断面図である。図４に示すように、打込みプロセスを用
いて、ソース領域２８およびドレイン領域３０を、活性
領域１５内に形成する。このようにして、ポリシリコン
部材１８を部分的にのみマスクし、ソース領域２８およ
びドレイン領域３０が形成できるようにする。ソース領
域２８およびドレイン領域３０は、ヒ素の打込みによっ
て形成するのが好ましい。これとは別に、ソース領域２
８およびドレイン領域３０を、燐の打込みによって形成
することもできる。打込みの後、従来のフォトレジスト
剥ぎ取り(stripping)技術を用いて、フォトレジスト・
マスクを除去する。
【０００９】図５では、ポリシリコン部材１８を覆う誘
電体層３２の付着へと、プロセスは継続する。標準的な
フォトリソグラフパターニングおよびエッチング技術を
用いて、開口３４を誘電体層３２に形成し、第１部分２
２の接触部分を露出させる。
【００１０】図６に示すように、プロセスは、シリサイ
ド層３８とバリア層４０の形成に進む。これらは接触部
分３６に電気的に結合される。好適実施例では、シリサ
イド層３８は、チタンシリサイド(titanium silicide)
である。これ以外に、シリサイド層３８は、コバルトシ
リサイド、プラチナシリサイド、またはニッケルシリサ
イドでもよい。バリア層４０は、窒化チタン(titanium
nitride)が好ましい。また、バリア層４０は、タングス
テン、チタン／タングステン、またはその他の金属窒化
層でもよい。好適実施例では、チタン付着膜の熱処理を
窒素雰囲気において迅速に行い、チタンシリサイドと窒
化チタンとの合成膜を、接触部分３６を覆うように形成
する。しかしながら、他の従来の処理技術を用いて、シ
リサイド層３８およびバリア層４０を形成してもよい。
【００１１】図７では、プロセスは導電性材料層の付着
に進む。好適実施例では、導電性材料層はアルミニウム
から成る。これ以外でも、導電性材料層はタングステン
または銅でもよい。次に、従来のフォトリソグラフパタ
ーニングおよびエッチング・プロセスを用いて、導電性
物質層の一部４２とバリア層４０の一部４４とを、パタ
ーニングする。この結果、接触部分３６に電気接点４６
が形成される。この接点は、図７に示されているよう
に、シリサイド層３８、部分４４、および部分４２から
構成されている。部分４２は、部分４４およびシシサイ
ド層３８に、電気的に結合されている。しかしながら、
電気接点４６は、他の従来の処理技術を用いて形成する
こともできる。例えば、シリサイド層３８およびバリア
層４０を形成した後、そして導電性材料層を付着し引続
きパターニングを行う前に、接触開口をタングステン・
プラグで埋めてもよい。
【００１２】ここに含まれる先の記載および図は、本発
明に関連する多くの利点を示したものである。特に、ソ
ースおよびドレイン打込みプロセス中にポリシリコン部
材を部分的にマスクすることによって、電気接点を、下
層のドープされたポリシリコン表面に形成することが可
能となる。更に、ドープされたポリシリコン表面への電
気的接触を、ソースおよびドレイン形成プロセスに悪影
響を与えることなく、得ることができる。更に他の利点
は、本発明はマスキング・ステップを追加する必要がな
いことである。既存のソースおよびドレイン打込みマス
クを変更して、電気接点が形成されることになるポリシ
リコン部材の部分を、付加的にマスクすることができ
る。
【００１３】このように、本発明によれば、先に述べた
必要性および利点を完全に満たす、半導体素子を接触さ
せる方法が提供されたことは、明白である。本発明は、
その具体的実施例を参照して説明および図示されている
が、本発明がこれら例示的実施例に限定されることを、
意図するものではない。当業者であれば、本発明の精神
から逸脱することなく、改造や変更が可能であることを
認めよう。例えば、硼素をドープされたポリシリコンに
対する電気接点も、同様にして形成され得ることが、創
造できよう。また、本発明は、特定のソースまたはドレ
インの構造には全く限定されないことを注記しておくの
は、重要なことである。例えば、軽くドープされたソー
スおよびドレイン構造も、本発明を用いて形成すること
ができる。更に、絶縁物上のシリコン、またはサファイ
ア上のシリコンのような他の基板を用いることも可能で
ある。したがって、本発明は、添付の特許請求の範囲内
に該当するこのような全ての変容および改造を包含する
ことを、意図するものである。
【図面の簡単な説明】
【図１】本発明の一実施例によるプロセスステップを示
す断面図。
【図２】本発明の一実施例によるプロセスステップを示
す断面図。
【図３】本発明の一実施例によるプロセスステップを示
す断面図。
【図４】本発明の一実施例によるプロセスステップを示
す断面図。
【図５】本発明の一実施例によるプロセスステップを示
す断面図。
【図６】本発明の一実施例によるプロセスステップを示
す断面図。
【図７】本発明の一実施例によるプロセスステップを示
す断面図。
【符号の説明】
１２ 基板 １４ フィールド分離領域 １５ 活性領域 １８ ポリシリコン部材 ２０ マスク ２６ ドーパント ２８ ソース領域 ３０ ドレイン領域 ３２ 誘電体層 ３４ 開口 ３６ 接触部分 ３８ チタンシリサイド層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロナルド・イー・ピル アメリカ合衆国テキサス州オースチン、ウ ィスターウッド13400 (72)発明者 バイジャ・エス・カウシック アメリカ合衆国テキサス州オースチン、ナ ンバー603、エド・ブルーステイン・ブル バード6600

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】基板（１２）を備えるステップ；前記基板
    （１２）の一部内にフィールド分離領域（１４）を形成
    し、前記フィールド分離領域（１４）が活性領域（１
    ５）を規定するステップ；前記基板（１２）を覆う、ド
    ープされたポリシリコン部材（１８）を形成するステッ
    プ；前記ポリシリコン部材（１８）の第１部分（２２）
    を覆い、前記ポリシリコン部材（１８）の第２部分（２
    ４）を露出させるマスク（２０）を形成し、前記ポリシ
    リコン部材（１８）の前記第１部分（２２）は、前記活
    性領域（１５）に隣接する前記フィールド分離領域（１
    ４）の一部を覆うステップ；ドーパント（２６）を打込
    み、前記活性領域（１５）内にソース領域（２８）とド
    レイン領域（３０）とを形成し、前記ドーパント（２
    ６）は前記ポリシリコン部材（１８）の前記第２部分
    （２４）内に打込まれる一方、前記マスク（２０）が、
    前記ドーパント（２６）が前記ポリシリコン部材（１
    ８）の前記第１部分に打込まれるのを、実質的に防止す
    るステップ；前記マスク（２０）を除去するステップ；
    前記ポリシリコン部材（１８）を覆う誘電体層（３２）
    を形成するステップ；前記誘電体層（３２）に開口（３
    ４）を形成し、前記ポリシリコン部材（１８）の前記第
    １部分（２２）の接触部分（３６）を露出させるステッ
    プ；および前記接触部分（３６）に電気接点（４６）を
    形成するステップ；から成ることを特徴とする半導体素
    子接触方法。
  2. 【請求項２】基板（１２）を備えるステップ；前記基板
    （１２）の一部内にフィールド分離領域（１４）を形成
    し、前記フィールド分離領域が活性領域（１５）を規定
    するステップ；前記基板（１２）を覆う、ドープされた
    ポリシリコン部材（１８）を形成し、前記ポリシリコン
    部材（１８）が１つのトランジスタのみに対して制御電
    極として機能するようにしたステップ；前記ポリシリコ
    ン部材（１８）の第１部分（２２）を覆い、前記ポリシ
    リコン部材（１８）の第２部分（２４）を露出させる、
    フォトレジスト・マスク（２０）を形成するステップ；
    ドーパント（２６）を打込み、前記活性領域（１５）内
    にソース領域（２８）およびドレイン領域（３０）を形
    成し、前記ドーパント（２６）は、前記ポリシリコン部
    材（１８）の前記第２部分（２４）に打込まれる一方、
    前記マスク（２０）が、前記ドーパント（２６）が前記
    ポリシリコン部材（１８）の前記第１部分（２２）に打
    込まれるのを、実質的に防止するステップ；前記フォト
    レジスト・マスク（２０）を除去するステップ；前記ポ
    リシリコン部材（１８）を覆う誘電体層（３２）を形成
    するステップ；前記誘電体層（３２）に開口（３４）を
    形成し、前記ポリシリコン部材（１８）の前記第１部分
    （２２）の接触部分（３６）を露出させるステップ；お
    よび前記接触部分（３６）に電気接点（４６）を形成す
    るステップ；から成ることを特徴とする半導体素子接触
    方法。
  3. 【請求項３】請求項２記載の方法であって、前記電気接
    点（４６）を形成するステップは：チタンシリサイド、
    コバルトシリサイド、窒化ニッケル、タングステン、お
    よびアルミニウムから成る群から選択された、少なくと
    も１つの物質で、前記電気接点を形成することを特徴と
    する方法。
  4. 【請求項４】請求項２記載の方法であって、前記ドーパ
    ント（２６）を打込むステップは：ヒ素および燐から成
    る群から選択された物質を打込むことを特徴とする方
    法。
  5. 【請求項５】基板（１２）を設けるステップ；前記基板
    （１２）の一部内にフィールド分離領域（１４）を形成
    し、前記フィールド分離領域（１４）が活性領域（１
    ５）を規定するステップ；前記基板（１２）を覆う、燐
    をドープされたポリシリコン部材（１８）を形成し、前
    記ポリシリコン部材（１８）が１つのトランジスタのみ
    に対して制御電極として機能するステップ；前記ポリシ
    リコン部材（１８）の第１部分を覆い、前記ポリシリコ
    ン部材（１８）の第２部分（２４）を露出させるマスク
    （２０）を形成するステップ；ドーパント（２６）を打
    込み、前記活性領域（１５）内にソース領域（２８）お
    よびドレイン領域（３０）を形成し、ヒ素（２６）を前
    記ポリシリコン部材（１８）の前記第２部分（２４）に
    打込む一方、前記マスク（２０）が、前記ヒ素（２６）
    が前記ポリシリコン部材（１８）の前記第１部分（２
    ２）に打込まれるのを実質的に防止するステップ；前記
    フォトレジスト・マスク（２０）を除去するステップ；
    前記ポリシリコン部材（１８）を覆う誘電体層（３２）
    を形成するステップ；前記誘電体層（３２）内に開口
    （３４）を形成して、前記ポリシリコン部材（１８）の
    前記第１部分（２２）の接触部分（３６）を露出させる
    ステップ；および前記接触部分（３６）を覆い、かつこ
    れと電気的に結合されたチタンシリサイド層（３８）を
    形成するステップ；から成ることを特徴とする半導体素
    子接触方法。
JP5257485A 1992-09-24 1993-09-22 半導体素子接触方法 Pending JPH06204163A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US950333 1992-09-24
US07/950,333 US5236852A (en) 1992-09-24 1992-09-24 Method for contacting a semiconductor device

Publications (1)

Publication Number Publication Date
JPH06204163A true JPH06204163A (ja) 1994-07-22

Family

ID=25490286

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5257485A Pending JPH06204163A (ja) 1992-09-24 1993-09-22 半導体素子接触方法

Country Status (5)

Country Link
US (1) US5236852A (ja)
EP (1) EP0589159B1 (ja)
JP (1) JPH06204163A (ja)
KR (1) KR940007993A (ja)
DE (1) DE69322223T2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801065A (en) * 1994-02-03 1998-09-01 Universal Semiconductor, Inc. Structure and fabrication of semiconductor device having merged resistive/capacitive plate and/or surface layer that provides ESD protection
JP3326267B2 (ja) * 1994-03-01 2002-09-17 三菱電機株式会社 半導体装置およびその製造方法
US5705442A (en) * 1995-10-27 1998-01-06 Vanguard International Semiconductor Corporation Optimized tungsten contact plug process via use of furnace annealed barrier layers
US6750091B1 (en) * 1996-03-01 2004-06-15 Micron Technology Diode formation method
US5998873A (en) * 1998-12-16 1999-12-07 National Semiconductor Corporation Low contact resistance and low junction leakage metal interconnect contact structure
US6689676B1 (en) * 2002-07-26 2004-02-10 Motorola, Inc. Method for forming a semiconductor device structure in a semiconductor layer
US9373542B2 (en) * 2013-11-15 2016-06-21 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with improved contact structures

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3699646A (en) * 1970-12-28 1972-10-24 Intel Corp Integrated circuit structure and method for making integrated circuit structure
US4208781A (en) * 1976-09-27 1980-06-24 Texas Instruments Incorporated Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer
US4164461A (en) * 1977-01-03 1979-08-14 Raytheon Company Semiconductor integrated circuit structures and manufacturing methods
US4290185A (en) * 1978-11-03 1981-09-22 Mostek Corporation Method of making an extremely low current load device for integrated circuit
US4367580A (en) * 1980-03-21 1983-01-11 Texas Instruments Incorporated Process for making polysilicon resistors
US4397076A (en) * 1981-09-14 1983-08-09 Ncr Corporation Method for making low leakage polycrystalline silicon-to-substrate contacts
JPS60227469A (ja) * 1984-04-26 1985-11-12 Nec Corp 半導体装置
JPS61174767A (ja) * 1985-01-30 1986-08-06 Nec Corp 半導体素子電極
JPH02291150A (ja) * 1989-04-28 1990-11-30 Hitachi Ltd 半導体装置
JP2805875B2 (ja) * 1989-08-10 1998-09-30 富士通株式会社 半導体装置の製造方法
US5034348A (en) * 1990-08-16 1991-07-23 International Business Machines Corp. Process for forming refractory metal silicide layers of different thicknesses in an integrated circuit
US5086017A (en) * 1991-03-21 1992-02-04 Industrial Technology Research Institute Self aligned silicide process for gate/runner without extra masking
JPH06261358A (ja) * 1993-03-09 1994-09-16 Sekisui Chem Co Ltd 電話交換機

Also Published As

Publication number Publication date
EP0589159A2 (en) 1994-03-30
US5236852A (en) 1993-08-17
DE69322223D1 (de) 1999-01-07
DE69322223T2 (de) 1999-06-02
EP0589159A3 (en) 1994-11-09
EP0589159B1 (en) 1998-11-25
KR940007993A (ko) 1994-04-28

Similar Documents

Publication Publication Date Title
US5541434A (en) Semiconductor device incorporating a contact for electrically connecting adjacent portions within the semiconductor device
US5278098A (en) Method for self-aligned polysilicon contact formation
US5373178A (en) MOSFET with sidewall spacer on gate section
US5501995A (en) Method for manufacturing a gate electrode of a MOS transistor
US5550073A (en) Method for manufacturing an EEPROM cell
US5705437A (en) Trench free process for SRAM
EP0526244A2 (en) Method of forming a polysilicon buried contact
US5236852A (en) Method for contacting a semiconductor device
US20010019161A1 (en) Semiconductor device comprising mis field-effect transistor, and method of fabricating the same
US6057198A (en) Semiconductor processing method of forming a buried contact
US5589418A (en) Method of forming a polysilicon buried contact
US5521416A (en) Semiconductor device having gate electrode and impurity diffusion layer different in conductivity type and method of manufacturing the same
US6583042B2 (en) Semiconductor method of making electrical connection between an electrically conductive line and a node location, and integrated circuitry
EP0008774B1 (en) A method of manufacturing a device in a silicon wafer
US6872612B2 (en) Local interconnect for integrated circuit
US6596632B2 (en) Method for forming an integrated circuit interconnect using a dual poly process
JPH0536624A (ja) 半導体装置の製造方法及び半導体装置
US5714411A (en) Process for forming a semiconductor device including a capacitor
US5759900A (en) Method for manufacturing MOSFET
US6063692A (en) Oxidation barrier composed of a silicide alloy for a thin film and method of construction
US4994894A (en) Semiconductor device having an improved wiring pattern
US6221725B1 (en) Method of fabricating silicide layer on gate electrode
KR100209716B1 (ko) 반도체 소자의 실리사이드 형성방법
KR100319601B1 (ko) 정전방전방지트랜지스터및그제조방법
US5491355A (en) Self-aligned contact formation