JPS60227469A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60227469A JPS60227469A JP59084570A JP8457084A JPS60227469A JP S60227469 A JPS60227469 A JP S60227469A JP 59084570 A JP59084570 A JP 59084570A JP 8457084 A JP8457084 A JP 8457084A JP S60227469 A JPS60227469 A JP S60227469A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- present
- ptsi
- semiconductor equipment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置に係シ、特に回路素子のコンタク
ト部やシ冒ットキーバリャダイオード（以下’ ＳＢＤ
“と記す）形成領域に白金シリサイド（以下’ ｐｔＳ
ｉ“と記す）ｔ−有する半導体装置に関する。
ト部やシ冒ットキーバリャダイオード（以下’ ＳＢＤ
“と記す）形成領域に白金シリサイド（以下’ ｐｔＳ
ｉ“と記す）ｔ−有する半導体装置に関する。
従来、バイポーラ集積回路では１回路素子のコンタクト
やＳＢＤ形成１ｃ Ｐ ｔ Ｓ ｉ が用いられること
が多いが、前記ｐｔＢｔ を用いる場合、ｐｔＳｉ上に
直接アルミ（Ａｔ、）膜を付けるとｐｔＳｔ とＡｔが
反応し、ｐｔＳｉ上の基板シリコン（Ｓｉ）がすい上げ
られ、ｐｔＳｉ コンタクト下のＰＮ接合が破壊された
シ、又ＰｔＡｔ２の形成により。
やＳＢＤ形成１ｃ Ｐ ｔ Ｓ ｉ が用いられること
が多いが、前記ｐｔＢｔ を用いる場合、ｐｔＳｉ上に
直接アルミ（Ａｔ、）膜を付けるとｐｔＳｔ とＡｔが
反応し、ｐｔＳｉ上の基板シリコン（Ｓｉ）がすい上げ
られ、ｐｔＳｉ コンタクト下のＰＮ接合が破壊された
シ、又ＰｔＡｔ２の形成により。
ＳＢＤの電位障壁が変わったシするので通常はｐｔ３ｉ
とｋｌの間にはバリヤ膜を入れている。
とｋｌの間にはバリヤ膜を入れている。
このバリヤ膜としては、ＴｉとＷとの合金（以下’Ｔｔ
−ｗ“と記す）膜がそのバリヤ性の強さ力ら最もよく用
いられている。しかしながら前記Ｔｉ−Ｗとその上に付
層されるＡｔからなる二層金践を素子間の配線として用
いると、Ｔｉ−ｗと該Ｔｉ−Ｗ下のシリコン酸化膜（Ｓ
ｉ０２）との密着性が悪＜Ｔｉ−Ｗ／Ａｔ配線が剥れる
という問題があシＴｉ−Ｗは、ｐｔＳｉ形成領域のみに
選択的に残して配線はＡｔのみで行なうことで対処する
場合が多かった。しかしこの方法では、製造プロセスが
長くなったシ、又Ｔ ｉ−ＷとｐｔＳｉ間、Ｔｉ−Ｗと
Ａｔ間の設計マージンをとる必要から素子の微細化が難
しいと った様な１問題が生じていた。
−ｗ“と記す）膜がそのバリヤ性の強さ力ら最もよく用
いられている。しかしながら前記Ｔｉ−Ｗとその上に付
層されるＡｔからなる二層金践を素子間の配線として用
いると、Ｔｉ−ｗと該Ｔｉ−Ｗ下のシリコン酸化膜（Ｓ
ｉ０２）との密着性が悪＜Ｔｉ−Ｗ／Ａｔ配線が剥れる
という問題があシＴｉ−Ｗは、ｐｔＳｉ形成領域のみに
選択的に残して配線はＡｔのみで行なうことで対処する
場合が多かった。しかしこの方法では、製造プロセスが
長くなったシ、又Ｔ ｉ−ＷとｐｔＳｉ間、Ｔｉ−Ｗと
Ａｔ間の設計マージンをとる必要から素子の微細化が難
しいと った様な１問題が生じていた。
本発明の目的は、従来技術の欠点を除き、高信頼の配線
を実現し高速で高集積密度化の期待できる半導体装置を
提供することにある。
を実現し高速で高集積密度化の期待できる半導体装置を
提供することにある。
本発明の半導体装置は、充分に薄いＴｉ膜上にＴｉ−Ｗ
合金膜を有し、更に該Ｔｉ−Ｗ膜上にＡｔ膜を有する三
層金属膜を素子間の配線として用いることを特徴とする
。
合金膜を有し、更に該Ｔｉ−Ｗ膜上にＡｔ膜を有する三
層金属膜を素子間の配線として用いることを特徴とする
。
本発明によればＴｉ−Ｗ膜とＳｉＯ□との間にはＴｉ膜
が入れられており、又、Ｔｉ膜はＴｉ−Ｗ膜に比較する
と、５ｔＯ２との密着性が良く。
が入れられており、又、Ｔｉ膜はＴｉ−Ｗ膜に比較する
と、５ｔＯ２との密着性が良く。
しかもＴｉ膜とＴ ｉ−Ｗ膜間の密着性も良い為に従来
のＴ ｉ −Ｗ／ Ａ Ｌ構造の配線でのＳｔＯ，との
密着不良というような整置はなく、かつ製造プロセスを
複雑にすることなしに微細配線を実現でき、このＴｉ／
Ｔｉ−Ｗ／Ａｔ構造の配線を集積回路上組込むことによ
り高速で高集積密度の半導体装置が得られる。
のＴ ｉ −Ｗ／ Ａ Ｌ構造の配線でのＳｔＯ，との
密着不良というような整置はなく、かつ製造プロセスを
複雑にすることなしに微細配線を実現でき、このＴｉ／
Ｔｉ−Ｗ／Ａｔ構造の配線を集積回路上組込むことによ
り高速で高集積密度の半導体装置が得られる。
従来構造と比較しながら本発明の一実施例について説明
する。第１図及び第２図は、従来構造を示す断面図であ
り、第３図は、本発明の一実施例金示す断面図である。
する。第１図及び第２図は、従来構造を示す断面図であ
り、第３図は、本発明の一実施例金示す断面図である。
第１図に示す従来構造の一実施例Ｉは素子のコンタクト
部分にＰｔＳｉ を形成後、Ｔｉ−Ｗ膜１０４とＡｌ１
１０５’に付宥し、フォトレジストマスクとして選択的
にＴｉ−ＷとＡｔｋエツチングし。
部分にＰｔＳｉ を形成後、Ｔｉ−Ｗ膜１０４とＡｌ１
１０５’に付宥し、フォトレジストマスクとして選択的
にＴｉ−ＷとＡｔｋエツチングし。
素子の電極形成と素子間の配線を形成している。
しかしこの構造ではＴ ｉ−Ｗ膜（１０４）と５ｉ０２
１０２との間で（第１図円内）剥れが生じ易いため、第
２図に示す様な従来構造がよく用いられる。
１０２との間で（第１図円内）剥れが生じ易いため、第
２図に示す様な従来構造がよく用いられる。
この構造は、ｐｔＳｉ 形成後、Ｔｉ−Ｗ膜２０４を付
着し、フォトレジストをマスクとして選択的にＴｉ−Ｗ
をエツチングし、ｐｔｓｉ部分のみ’ｌ’ｉ−Ｗ膜２０
４を残す。次にＡｔ膜１０５を付着し。
着し、フォトレジストをマスクとして選択的にＴｉ−Ｗ
をエツチングし、ｐｔｓｉ部分のみ’ｌ’ｉ−Ｗ膜２０
４を残す。次にＡｔ膜１０５を付着し。
フォトレジストをマスクとして選択的にＡｔを除去し、
配線を形成する。この構造では、配線の剥れる事はない
が、製造プロセスが複雑になシ、Ｔｉ−Ｗ２Ｏ４とＰｔ
５ｉ１０３との設計マージンとＴｉ−Ｗ２Ｏ４とＡｔ１
０５との設計マージをある程度とらなければならないの
で素子の微細化が困離である。
配線を形成する。この構造では、配線の剥れる事はない
が、製造プロセスが複雑になシ、Ｔｉ−Ｗ２Ｏ４とＰｔ
５ｉ１０３との設計マージンとＴｉ−Ｗ２Ｏ４とＡｔ１
０５との設計マージをある程度とらなければならないの
で素子の微細化が困離である。
それに対し１本発明の第３図に示す実施例では。
ｐｔ３ｉ 形成後Ｔｉ膜３０６とＴｉ−Ｗ膜３０４及び
Ａｔ膜１０５’ｅ連続して付着し、フォトレジストをマ
スクとして選択的ＫＴ ｔ ３０６とＴｉ−Ｗ３Ｏ４及
びＡｔ１０５を除去し素子間の配線を形成する。
Ａｔ膜１０５’ｅ連続して付着し、フォトレジストをマ
スクとして選択的ＫＴ ｔ ３０６とＴｉ−Ｗ３Ｏ４及
びＡｔ１０５を除去し素子間の配線を形成する。
以上の方法で形成された本発明の一実施例では’ｌ’１
−Ｗ３０４と５ｉＯ２１０２の間には両者に対し粘着性
を持つＴｉ３０６が入れられている為。
−Ｗ３０４と５ｉＯ２１０２の間には両者に対し粘着性
を持つＴｉ３０６が入れられている為。
ＳｉＯ２と配線との間の剥れを防ぐことができる。
本発明の構造では、’ｒｔ−ｗ膜下には、５ｔＯ２と密
着性のよい、Ｔｉ膜が入れられている為、配線が下地５
ｉｏ２から剥れることがなくなシ、信頼件の高い微細配
線が実現できる。従って本発明を集積回路に粗み込むこ
とにより、冒速で高集積の半導体装置を得ることができ
る。
着性のよい、Ｔｉ膜が入れられている為、配線が下地５
ｉｏ２から剥れることがなくなシ、信頼件の高い微細配
線が実現できる。従って本発明を集積回路に粗み込むこ
とにより、冒速で高集積の半導体装置を得ることができ
る。
第１図及び第２図は従来構造の２つの実施例を示す断面
図で、第３図は本発明の一実施例を示す断面図である。 尚１図中に於いて、１０１・・・・・・シリコン基板。 １０２・・・・・・シリコン酸化膜（ＳｉＯ□）、１０
３・・・・・・口金シリサイド膜（ＰｔＳｉ）、１０４
，２０４，３０４・・・・・・チタン−タングステン合
金膜（Ｔｉ−Ｗ）。 １０５・・・・・・アルミ膜（Ａｔ）、３０６・・・・
・・チタン膜（Ｔｉ）。
図で、第３図は本発明の一実施例を示す断面図である。 尚１図中に於いて、１０１・・・・・・シリコン基板。 １０２・・・・・・シリコン酸化膜（ＳｉＯ□）、１０
３・・・・・・口金シリサイド膜（ＰｔＳｉ）、１０４
，２０４，３０４・・・・・・チタン−タングステン合
金膜（Ｔｉ−Ｗ）。 １０５・・・・・・アルミ膜（Ａｔ）、３０６・・・・
・・チタン膜（Ｔｉ）。
Claims (1)
- 複数の回路素子を含む半導体装置に於いて、チタン（Ｔ
ｉ）膜上にチタン（Ｔｉ）とタングステン局の合金膜を
有し、更に該合金膜上にアルミｃｋｔ）膜を有する三層
金属膜を前記回路素子間を接続する配線として用いるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084570A JPS60227469A (ja) | 1984-04-26 | 1984-04-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084570A JPS60227469A (ja) | 1984-04-26 | 1984-04-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60227469A true JPS60227469A (ja) | 1985-11-12 |
Family
ID=13834323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59084570A Pending JPS60227469A (ja) | 1984-04-26 | 1984-04-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60227469A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926237A (en) * | 1988-04-04 | 1990-05-15 | Motorola, Inc. | Device metallization, device and method |
| US5124781A (en) * | 1988-05-06 | 1992-06-23 | Nec Corporation | Semiconductor device having organic film as interlayer insulating film for multilayer wirings |
| US5236852A (en) * | 1992-09-24 | 1993-08-17 | Motorola, Inc. | Method for contacting a semiconductor device |
| JPH06140357A (ja) * | 1990-12-11 | 1994-05-20 | Samsung Semiconductor Inc | 金属バリヤを形成させる方法 |
| US5719416A (en) * | 1991-12-13 | 1998-02-17 | Symetrix Corporation | Integrated circuit with layered superlattice material compound |
-
1984
- 1984-04-26 JP JP59084570A patent/JPS60227469A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926237A (en) * | 1988-04-04 | 1990-05-15 | Motorola, Inc. | Device metallization, device and method |
| US5124781A (en) * | 1988-05-06 | 1992-06-23 | Nec Corporation | Semiconductor device having organic film as interlayer insulating film for multilayer wirings |
| JPH06140357A (ja) * | 1990-12-11 | 1994-05-20 | Samsung Semiconductor Inc | 金属バリヤを形成させる方法 |
| US5719416A (en) * | 1991-12-13 | 1998-02-17 | Symetrix Corporation | Integrated circuit with layered superlattice material compound |
| US5236852A (en) * | 1992-09-24 | 1993-08-17 | Motorola, Inc. | Method for contacting a semiconductor device |
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