JPH06204247A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ゲート電極とソースまたはドレイン電極の重
なりによる浮遊容量を減らし得るセルフアラインによる
ＬＣＤ用ＴＦＴの製造において、ソースとドレイン電極
の抵抗を十分小さくできるＴＦＴ製造方法を提供する。 【構成】 基板１１の表面にゲート電極１２を形成し、
該電極上に第１の絶縁層ＳｉＮｘ層２１、第１の半導体
層ａ−Ｓｉ層２２、さらに第２の絶縁層ＳｉＮｘ層２３
を順次形成する。次に第２絶縁層表面にレジストを塗布
し、ゲート電極をマスクとして基板裏面からレジストを
感光させ、不要部分をエッチング除去してゲート電極上
にレジストのマスクを形成する。このマスク上から第２
絶縁層２３をエッチングしゲート電極１２上に残置して
マスク層３１とし、第１半導体層２２上にそれよりキャ
リア濃度の高い第２の半導体層ｎ^＋ａ−Ｓｉ層４１、金
属層のＷ層４２を、第２の絶縁層から形成したマスク層
上以外に選択的に成長させゲート電極に整合させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は薄膜トランジスタの製造
方法に関する。

【０００２】

【従来の技術】近年、非晶質シリコン（ａ−Ｓｉ）膜を
用いた薄膜トランジスタ（ＴＦＴ）をスイッチング素子
として構成されたアクティブマトリックス型液晶表示装
置（ＬＣＤ）が注目されている。安価なガラス基板を用
いて低温成膜ができるａ−Ｓｉ膜を用いてＴＦＴアレイ
を構成することにより、大面積、高精細、高画質かつ安
価なパネルディスプレイ（フラット型テレビジョン）が
実現できる可能性があるからである。

【０００３】この種のディスプレイは、ＴＦＴにより駆
動されるため、ＴＦＴのスイッチング能力が表示特性に
大きく影響する。スイッチング能力を向上させるために
は一つにはゲート電極とソースまたはドレイン電極の重
なりによる寄生容量を減らすことが重要である。従来、
この種の問題解決のために、ゲートとソース、ドレイン
電極を自己整合（セルフアライン）させたトランジスタ
が提案されている。図２１〜図２４において従来のＴＦ
Ｔの製造工程を示す。

【０００４】まず図２１において、ガラス基板２１１表
面上にゲート電極２１２を形成する。次に絶縁層である
ＳｉＮ_x 層２１３、ａ−Ｓｉ（アモルファスシリコン）
層２１４、絶縁層であるＳｉＮ_x 層２１５を順次成長
し、その後レジスト層を塗布する。続いて基板裏面より
露光して、ゲートと同じパターンにレジスト層２１６を
形成する。

【０００５】次に図２２において、上記レジスト層２１
６をマスクとし上記絶縁層であるＳｉＮ_x 層２１５をエ
ッチングしチャネル絶縁層であるＳｉＮ_x 層２２２を形
成する。さらに、レジスト層２１６を除去した後、上面
（矢印の方向）よりイオン注入またはプラズマドープを
行いｎ⁺ ａ−Ｓｉ層２２１を形成する。

【０００６】次に図２３において、チャネル絶縁層であ
るＳｉＮ_x 層２２２及びｎ⁺ ａ−Ｓｉ層２２１表面を覆
うようにＣｒ層２３２を成長させ熱拡散によってシリサ
イドであるＣｒＳｉ_x 層２３１を形成する。最後に図２
４において、上記Ｃｒ層２３２を従来のＰＥＰにより加
工して電極２４１を形成する。

【０００７】この様なＴＦＴにおいては、ゲート電極２
１２をマスクとし裏面露光によってパターンニングする
ことによりゲート電極２１２及びソースまたはドレイン
電極（ｎ⁺ ａ−Ｓｉ層２２１及びＣｒＳｉ_x 層２３１）
の重なりによる寄生容量を減らすことが可能である。

【０００８】しかしながら上記した従来のＴＦＴ製造方
法では、ソース／ドレイン部の配線の一部に比較的低温
での熱拡散によって形成したＣｒＳｉ_x ２３１を用いて
いるため低抵抗化に限界がありａｂ間（図２４）のシー
ト抵抗を十分に抑えることができない。図１９に上記の
製造方法によるＴＦＴのＣｒ原子の拡散の様子を示す。
縦軸はＣｒ原子の濃度、横軸は拡散方向の深さである。
ＬＣＤを製造するにおいて、耐熱性の低いガラス基板を
用いることとａ−Ｓｉの耐熱性が低いため、熱による温
度上昇には限界があり、シリサイド反応は表面のみに限
定される。従って図１９のようにＣｒ原子濃度は界面付
近で急激に低くなり、十分にＣｒ原子を拡散することは
できない。このため、このシ−ト抵抗がＴＦＴのオン時
のチャネルのシ−ト抵抗より十分に小さくない場合には
シリ−ズ抵抗となり、ＴＦＴのオン電流を制限してしま
う。従来のＴＦＴではａｂ間（図２４）の配線部のシー
ト抵抗（５×１０⁴ 〜１×１０⁶ Ω／スクエアー程度）
が高くなり移動度（モビリティー）が高くスイッチング
スピードの早いａ−ＳｉＴＦＴ、特にスイッチングスピ
ードの早いポリ−ＳｉＴＦＴではオン時のチャネルのシ
−ト抵抗が十分に低いため配線部のシ−ト抵抗が高いと
オン電流を制限するため十分に動作させることができな
い。

【０００９】

【発明が解決しようとする課題】近年ＴＦＴのモビリテ
ィーがますます高くなり性能向上が図られていく中で、
上記したような従来の製造方法で得られるＴＦＴではａ
ｂ間（図２４）の抵抗率つまりソース及びドレイン電極
のシート抵抗率が高いのでソースドレイン間に十分な電
流を流すことができないという問題があった。

【００１０】そこで、本発明は、ゲート電極とソースま
たはドレイン電極の重なりによる寄生容量を減らすこと
ができるセルフアラインによるＬＣＤ用ＴＦＴの製造方
法において上記欠点を除去しソース電極、ドレイン電極
の抵抗を十分に抑えることのできるＬＣＤ用ＴＦＴの製
造方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明の薄膜トランジスタの製造方法は、表裏２つ
の主面を有する基板の表面に、ゲート電極を形成する工
程と、前記ゲート電極上に第１の絶縁層を形成する工程
と、この第１の絶縁層上に第１の半導体層を形成する工
程と、この第１の半導体層上に第２の絶縁層を形成する
工程と、前記第２の絶縁層表面にレジストを塗布し、前
記ゲート電極をマスクとして前記基板の裏面から光を照
射して前記レジストを感光させ、不要部分をエッチング
除去することにより前記ゲート電極上にレジストのマス
クを形成する工程と、このレジストのマスク上から前記
第２の絶縁層をエッチングすると共に前記ゲート電極上
に残置してマスク層とする工程と、前記第１の半導体層
上に前記半導体層よりも高いキャリア濃度の第２の半導
体層を介して、或いは介さずに金属層、或いはシリサイ
ド層の内の一つを前記第２の絶縁層から形成したマスク
層上以外に選択的に形成させゲート電極に整合させる工
程とを含むことを特徴とする。

【００１２】

【作用】本発明においては、金属、或はシリサイドが絶
縁層上には成長せず、半導体層上に選択成長する性質を
利用し、予めゲート電極にセルフアラインしている半導
体層上に金属、或はシリサイド層を選択成長させること
によりドレイン及びソース電極である金属、或はシリサ
イドをゲート電極にセルフアラインさせる事ができる。
この時、金属のシート抵抗は十分に低い（例えばＷは１
〜１０Ω／スクエアー程度）のでモビリティーの大きい
ＴＦＴにおいても十分に動作させることができ、シリサ
イド層は図２０に示すように深さ方向に一様に分布する
のでシート抵抗率を十分に抑えることができ（５〜１×
１０³ Ω／スクエアー程度）モビリティーの大きいＴＦ
Ｔにおいても十分に動作させることができる。金属とし
て例えばＷの選択成長は、ＷＦ₆ とＨ₂ またはＷＦ₆ と
ＳｉＨ₄ 等を用いれば良い。

【００１３】また、本発明の変形例として、薄いシリサ
イドが光を通す性質を利用し、ゲート電極をマスクとし
て裏面より露光する事によってシリサイド層上にゲート
電極にセルフアラインしたレジスト層を形成する。その
後エッチングによりドレイン及びソース電極であるシリ
サイド層を形成しゲート電極にセルフアラインさせるこ
とも可能である。

【００１４】

【実施例】以下に本発明を実施例によって説明する。図
１〜図８において本発明の第１の実施例を説明する。

【００１５】まず図１において、ガラス基板１１表面上
にＭｏ−Ｔａ合金３０００オングストローム（以下Ａと
記す。）をスパッタしエッチングによって形を整えゲー
ト電極１２を形成する。なおＬＣＤ用のＴＦＴを製造す
る場合にはアドレス線及びＣｓ線（図示せず。）も同時
に形成する事ができる。

【００１６】次に図２において、ガラス基板１１及びゲ
ート電極１２上にプラズマＣＶＤ法により第１の絶縁層
であるＳｉＮ_x 層２１を３０００Ａ、第１の半導体層で
あるａ−Ｓｉ層２２を５００Ａ、第２の絶縁層であるＳ
ｉＮ_x 層２３を２０００Ａ、順次積層する。

【００１７】次に図３において、全面にレジストを塗布
した後、ゲート電極１２をマスクとして裏面から露光す
る事によりゲート電極と自己整合したレジストパターン
（図示せず。）を形成し、さらに前記レジスト層をマス
クとし第２の絶縁層であるＳｉＮ_x ２３をエッチングし
てマスク層３１を形成する。

【００１８】次に図４において、第１の半導体層である
ａ−Ｓｉ層２２上に必要に応じて第２の半導体層である
ｎ⁺ ａ−Ｓｉ層４１を５００Ａ、さらに金属層であるＷ
層４２を１０００Ａ順次選択的に成長する。ｎ⁺ ａ−Ｓ
ｉの選択成長は、ＰＨ₃ とＳｉＨ₄ 混合ガスとＨ₂ の間
欠放電を用いる。Ｗの選択成長は、ＷＦ₆ とＨ₂ または
ＷＦ₆ とＳｉＨ₄ 等の熱ＣＶＤを用いれば良い。また、
ｎ⁺ ａ−Ｓｉ層４１はプラズマドープにより形成しても
良い。次に図５において、ａ−Ｓｉ層２２、ｎ⁺ ａ−Ｓ
ｉ層４１、及びＷ層４２を島状に形成する。

【００１９】なお、ＬＣＤを製造する場合には、図６に
おいて、画素電極であるＩＴＯ６１を１０００Ａ形成し
アドレス線（図示せず。）の一端部に電極コンタクト用
の穴を形成し信号線（図示せず。）をパターニングした
後にＡｌ電極６２によりＴＦＴとＩＴＯ６１を接続し、
Ａｌ電極６３によりＴＦＴと信号線を接続する。この
時、信号線をＡｌ電極により同時に形成しても良い。

【００２０】この様に本発明によると、ｎ⁺ ａ−Ｓｉ、
及びＷを選択成長させることによってゲート電極にセル
フアラインすることができる。従ってＴＦＴの寄生容量
を抑えることができ、さらにシート抵抗率の十分低い金
属であるＷをソース及びドレイン電極に用いているので
例えばスイッチングスピードの早いＴＦＴに十分対応で
きる。従って、寄生容量が十分低く、チャネル部のモビ
リティーが大きいようなスイッチングスピードの早いＴ
ＦＴを提供することができる。

【００２１】なお、上記実施例ではＷを選択成長させた
がＷの代わりにＭｏ−Ｓｉ等のシリサイドを選択成長さ
せることができる。また、選択成長する金属はＷに限ら
ずＭｏ、Ａｌ、Ｖ、シリサイド等何でも良い。また、Ｗ
等の金属を選択成長を確実に行うために、予めＨ₂ ガス
やＨプラズマ処理によりｎ⁺ ａ−Ｓｉ表面を洗浄化して
も良い。図７〜図１１において本発明の第２の実施例を
説明する。本実施例においてアクティブマトリックス型
ＴＦＴ液晶表示素子用ＴＦＴを作成する。

【００２２】図７において、第１の実施例の図４、図５
に示すｎ⁺ ａ−Ｓｉ、Ｗを選択成長させ島状にａ−Ｓｉ
層２２、ｎ⁺ ａ−Ｓｉ層４１、及びＷ層４２をパターニ
ングする工程の代わりに、予め信号線、ドレイン電極、
及びソース電極を形成するようにａ−Ｓｉをパターニン
グする。その後、ｎ⁺ ａ−Ｓｉ層４１、及びＷ層１０１
を選択成長することによってＴＦＴと画素電極を別々に
形成し金属電極で接続する方法よりも工程数が少なくな
りコスト面で有利になる。

【００２３】図９においてこの様子を説明する。図９は
図７を上面からみた平面図である。９１はアドレス線及
びゲート電極、９３はマスク層、９４の斜線部分はアド
レス線及びゲート電極９１上にある第１の絶縁層（ゲー
ト絶縁層）であるＳｉＮ_x を表す。９２に示す斜線部分
は信号線、ドレイン電極、及びソース電極を表し、上か
らＷ／ｎ⁺ ａ−Ｓｉ／ａ−Ｓｉの積層膜で形成されてい
る。この９２で表される斜線部分のように予めａ−Ｓｉ
をパターニングしこのａ−Ｓｉ上にｎ⁺ ａ−Ｓｉ及びＷ
を順次選択成長させるのである。次に図８において、画
素電極であるＩＴＯ６１を１０００Ａドレイン電極の一
部を覆うように形成する。

【００２４】図１０においてこの様子を説明する。図１
０は図８を上面からみた平面図である。図のように画素
電極であるＩＴＯ６１をドレイン電極の一部を覆うよう
に形成する。

【００２５】図１１にこの様子を斜視図を用いて説明す
る。９１はアドレス線及びゲート電極、９２は信号線、
ドレイン電極、及びソース電極を表し、膜の上からＷ／
ｎ⁺ ａ−Ｓｉ／ａ−Ｓｉ（以下同様）の積層膜で形成さ
れている。９３はマスク層、６１は画素電極であるＩＴ
Ｏである。第１の絶縁層であるゲート絶縁層は省いてあ
る。

【００２６】この様に、ａ−Ｓｉ層上に上からＷ／ｎ⁺
ａ−Ｓｉの選択成長を用いて信号線を形成することによ
り、従来ａ−Ｓｉの島の形成と信号線の形成の２回必要
であったマスク工程を１回に減らすことが可能になりコ
ストダウンを図れる。また、従来法では信号線金属とａ
−Ｓｉの島とのマスク合わせのマ−ジンが必要であるた
め不透明である信号線が実質的に太くなり開口率が下が
る欠点があったが本発明では合わせマ−ジンが必要でな
いため実質的に細い信号線が実現できるから高い開口率
が実現できる。

【００２７】なお、本実施例ではａ−Ｓｉを予め島と信
号線のパターンに形成した後に、ｎ⁺ ａ−Ｓｉ、Ｗを選
択デポジッションする方法を用いたが、代わりにマスク
層上を除く基板上全面にｎ⁺ ａ−Ｓｉ、Ｗの選択デポジ
ッションさせ、その後に上からＷ／ｎ⁺ ａ−Ｓｉ／ａ−
Ｓｉの信号線パターンを形成しても良い。

【００２８】本発明はチャネル部のモビリティーが高く
スイッチングスピードの早いＴＦＴに対して特に有効で
あり、移動度の高い高品質のａ−Ｓｉ、ｎ⁺ ａ−Ｓｉ、
特に移動度の高いポリ−Ｓｉ、ｎ⁺ ポリ−Ｓｉを形成し
てよりチャネル部のモビリティーが高くスイッチングス
ピードの早いＴＦＴを形成する場合その効果を十分に発
揮する。選択成長する金属はＷに限らずＭｏ、Ａｌ、
Ｖ、シリサイド等何でも良い。図１２〜図１８において
本発明の変形例を説明する。図１２は、第１の実施例の
図１、図２に示す工程と同様にして形成した素子の一部
の断面図である。次に、図１３において、第２の絶縁層
であるＳｉＮ_x 層２３（図１２）をエッチングしてエッ
チングストッパー１３１を形成する。

【００２９】次に図１４において、エッチングストッパ
ー１３１及びａ−Ｓｉ層２２上に第２の半導体層である
ｎ⁺ ａ−Ｓｉ層４１を５００Ａ及びシリサイド層である
Ｍｏ−Ｓｉ層１４２を３００Ａ順次積層する。Ｍｏ−Ｓ
ｉ層１４２は、裏面露光する光が透過するように、Ｍｏ
組成を少なくする。Ｍｏ組成は３〜３３％が良く、膜厚
は１００〜１０００Ａが良い。

【００３０】次に図１５において、Ｍｏ−Ｓｉ層１４２
上にレジスト層を形成し、ネガレジストを用いて裏面露
光により図１５に示すようにマスク層１５１を形成す
る。このとき露光をオーバーにしエッチングストッパー
１３１と上からＭｏ−Ｓｉ層１４２／ｎ⁺ ａ−Ｓｉ層４
１が１〜３μｍ程度オーバラップするようにする。なぜ
ならＴＦＴが正常に動作するためにはソース及びドレイ
ン電極とチャネル部分が電気的に接続してなくてはなら
ず１〜３μｍオーバラップする事が有効だからである。

【００３１】次に図１６において、エッチングによりエ
ッチングストッパー１３１上のｎ⁺ ａ−Ｓｉ層４１及び
Ｍｏ−Ｓｉ層１４２を除去しさらにマスク層１５１も除
去する。次に図１７において、ａ−Ｓｉ層２２、ｎ⁺ ａ
−Ｓｉ層４１、及びＭｏ−Ｓｉ層１４２を島状に形成す
る。

【００３２】なおＬＣＤを制作する場合には図１８にお
いて、画素電極であるＩＴＯ６１を１０００Ａ形成しア
ドレス線（図示せず。）の一端部に電極コンタクト用の
穴を形成及び信号線（図示せず。）をパターニングした
後にＡｌ電極６２によりＴＦＴとＩＴＯ６１を接続し、
Ａｌ電極６３によりＴＦＴと信号線（図示せず。）を接
続する。

【００３３】この様に本変形例によっても、セルフアラ
インによってＴＦＴの寄生容量は抑えることができ、さ
らにシート抵抗率の十分低いＭｏ−Ｓｉをソース及びド
レイン電極に用いているのでチャネル部のモビリティー
が高くスイッチングスピードの早いＴＦＴに十分対応で
きる。

【００３４】なお、シリサイドとしてはＭｏ−Ｓｉの他
にＴｉＳｉ_x ，ＶＳｉ_x ，ＣｒＳｉ_x ，ＮｉＳｉ_x ，Ｐ
ｄＳｉ_x 等でも良く、メタル組成は３〜３０％が好まし
い。また、ＴａＮX 等のチッ化物でも透光性があるため
有効である。ゲ−ト絶縁膜はＳｉＮ_x に限らずＳｉＯ_x
またはこれらの積層膜でも良い。次に、図２５から図３
２を用いて本発明の第３の実施例を示す。

【００３５】本実施例では自己整合構造として、高融点
金属であるＷの選択デポを用いたＴＦＴ液晶表示装置を
制作した。図２５から図２７はこのＴＦＴの断面図であ
り、図２８から図３１はこのＴＦＴを用いた液晶表示装
置の平面図を表している。先ずガラス基板１１上に図２
８に示すようにゲート電極及びゲード線１２、容量線２
８１を形成する（第１のマスク工程）。

【００３６】次にゲート電極１２、容量電極２８１を覆
うようにＳｉＮ_x ゲート絶縁膜２１、ａ−Ｓｉ２２、Ｓ
ｉＮ_x ３１をプラズマＣＶＤで堆積し、ポジレジストを
塗布した後に裏面よりゲート電極１２をマスクにしてＳ
ｉＮ_x ３１上にレジストパターン２５６を形成しゲート
電極１２に整合してエッチングする。このとき希ＨＦ等
によりＳｉＮ_x ３１をレジストのサイド部もエッチング
するようにオーバーエッチする。次に、Ｆ系ガスのＲＩ
Ｅ（リアクティブイオンエッチング）によりａ−Ｓｉ２
２をレジスト２５６と同じ幅でエッチングする（図２
５）。

【００３７】次に、ｎ⁺ ａ−Ｓｉの選択デポにより、Ｓ
ｉＮ_x ストッパ３１よりはみ出したａ−Ｓｉ２２部にｎ
⁺ ａ−Ｓｉ４１を形成する。これはイオンドーピングに
よってｎ⁺ ａ−Ｓｉ４１領域を形成しても良い。次にＷ
の選択ＣＶＤによりｎ⁺ ａ−Ｓｉ４１部のみにＷ４２を
堆積する。次に、ＩＴＯ２６３を全面にスパッタし、図
２９に示すようにＩＴＯ２６３で信号線、画素を結合し
たパターンを形成する（第２のマスク工程）。図２９中
２９１の領域は上からＳｉＮ_x ／Ｗ／ｎ⁺ ａ−Ｓｉ／ａ
−Ｓｉ／ＳｉＮ_x ／ゲート電極の積層構造となってお
り、２９２の領域は上からＳｉＮ_x ／ＳｉＮ_x ／ａ−Ｓ
ｉ／ＳｉＮ_x ／ゲート電極の積層構造となっている。

【００３８】次に、このＩＴＯパターンをマスクにし
て、Ｆ系のガスまたはウエットエッチャントを用いてＩ
ＴＯパターンの下以外のａ−Ｓｉ２２、ｎ⁺ ａ−Ｓｉ４
１、Ｗ４２、ＳｉＮ_x ２１をエッチングしＴＦＴを島状
に分離する。なお、ＩＴＯを形成する前にＴＦＴの島を
別のマスクを用いてエッチング形成する事によって、Ｉ
ＴＯの下の上からＳｉＮ_X ／ａ−Ｓｉを除去し蓄積容量
部にａ−Ｓｉを挟まないようにし一定容量とすることに
より画質を向上させることもできる。また、ＴＦＴを島
状には分離せずに用いても十分画質の良いＴＦＴ−ＬＣ
Ｄを実現することができる。

【００３９】次に、ＴＦＴのＳｉＮ_x ストッパー３１上
のＩＴＯを除去するためにネガレジストまたはイメージ
リバーサルレジストを塗布した後に裏面よりゲート電極
をマスクにし、オーバー露光してレジスト１５１をスト
ッパＳｉＮ_x ３１の上まで形成する（図２６（図３０の
Ａ₁ −Ａ₂ 断面に相当する））。この時ゲート電極１２
とＩＴＯ２６３の交差部と容量線２８１とＩＴＯ２６３
交差部の部分３０１は露光できいないため、ＴＦＴ上に
マスク（第３のマスク工程）をし、表面より露光して図
３０中の３０１の部分を露光する（図２６、図３０）。
図３０中斜線の部分がレジストである。このようにして
ＴＦＴのＳｉＮ_x ストッパ３１上のＩＴＯをエッチング
する。

【００４０】次にＩＴＯのみでも良いが更に信号線の配
線抵抗を下げるためにＷ２７１をＩＴＯ２６３上に選択
デポし、その後ＳｉＮ_x でパシベーション膜２７２を全
面に形成する（図２７（図３１のＢ₁ −Ｂ₂ 断面（パッ
シベーション膜は図示せず）に相当する））。なお、Ｗ
等の金属の選択デポを容易にするため予めＩＴＯ上に裏
面露光可能な程度に光を通すほど薄く（Ｗ１００Ａ程
度）体積した後ＩＴＯをパターニングして裏面露光して
次にＷの選択デポをしても良い。こうすることによって
Ｗの選択デポを容易にすることが可能となる。

【００４１】最後に、同一のマスクで画素部及び信号線
のコンタクト部３２３のパシベーションＳｉＮ_x ２７２
とＷ２７１をエッチングし、ゲート電極１２及び容量線
２８１のコンタクト部３２１のＳｉＮ_x ゲート絶縁膜２
１をエッチングする（図３２）（第４のマスク工程）。
ドライエッチングを用いると信号線のコンタクト部３２
３のＩＴＯが表れた時点でＩＴＯはエッチングされない
のでこのままマスクとなり信号線のコンタクト部３２３
の下のＳｉＮ_x ゲート絶縁膜２１はエッチングされず残
る。

【００４２】このようにして、自己整合ＴＦＴを有する
ＬＣＤを製作することにより、ＴＦＴのソース／ドレイ
ン部の配線抵抗を充分に下げるこができる。また、従来
ゲートと容量線の形成、ＳｉＮ_x ストッパーの形成、ａ
−Ｓｉの島の形成、ＩＴＯ画素の形成、ゲート線と容量
線のコンタクトホールの形成、信号線の形成、この信号
線上のＳｉＮ_x パッシベーション膜の形成と７回かかっ
ていたマスク工程が本実施例ではマスクが４枚（但し第
３のマスク工程は他と比べて精度はそれほど必要としな
い）、レジスト工程が３回で済むため、コストダウンに
有効であり、マスク合わせの数を減らす事ができ、また
マスク合わせの難しい大型ＴＦＴ−ＬＣＤの製造に有効
である。また、ＩＴＯの成膜条件を選ぶ事により、ｎ⁺
ａ−Ｓｉの上のＷ膜は無くても良い。次に図３３におい
て本発明の第４の実施例を説明する。

【００４３】裏面露光を施してセルフアラインさせる第
３の実施例で説明した構造のＴＦＴの代わりに、ゲート
電極１２、ゲート絶縁膜２１、ａ−Ｓｉ２２、ＳｉＮ_x
ストッパー３１を堆積した後に、全層を同一パターンで
エッチングして、ゲート電極、ゲート線、及び容量線
（図示せず）を形成する。この後に、ＳｉＮ_x ストッパ
３１をオーバエッチングし、次に上からａ−Ｓｉ２２／
ゲート絶縁膜２１／ゲート電極１２をＲＩＥによってほ
ぼ同一の幅にエッチングする。次にゲート２５２の側面
を例えばホウ酸水溶液中でゲートに正電圧を印加して陽
極酸化し絶縁膜３３１を形成する。次にＳｉＮ_x ストッ
パー３１のかぶさっていないａ−Ｓｉ２２の部分にイオ
ンドーピングによりｎ⁺ ａ−Ｓｉの領域４１を形成し、
この表面にＷ４２を選択デポする。ｎ⁺ ａ−Ｓｉの領域
４１は選択デポで形成しても良い。

【００４４】この後の工程は第３の実施例と同じ様に形
成すれば良い（参考図３４）。本実施例のようなＴＦＴ
を用いてＬＣＤを作成すると裏面露光によるレジストの
形成の工程を省くことができるためコスト削減に寄与す
る。また、本実施例においても第３の実施例と同様の効
果を期待することができる。

【００４５】次に、本発明の第５の実施例として金属の
選択デポジションを用いた別の自己整合のＴＦＴと液晶
ディスプレイに適用したものについて図３５から図３７
を用いて説明する。図３５、図３６は図３７のＣ₁ −Ｃ
₂ 断面での工程順の断面図である。

【００４６】まず初めに、ガラス基板１１上にＭｏ−Ｔ
ａ合金やＡｌ等の金属によりゲート電極１２（図３５及
び図３７）、容量線２８１（図３７）を形成する（第１
のマスク工程）。この上にＳｉＮ_x ゲート絶縁膜２１
（図３５）を形成する。次に、ソース／ドレイン電極２
６３（図３５）、信号線３７１（図３７）、画素電極３
７２（図３７）となる透明電極をＩＴＯにてパターニン
グし形成する（第２のマスク工程）。この時ネガレジス
トまたはリバーサルレジストを用いて、裏面よりゲート
電極１２をマスクにしてパターニングし、ゲート電極１
２とソース／ドレイン電極２６３を自己整合させる（図
３５）。裏面露光において露光はオーバー目にしたほう
がソース／ドレイン電極２６３とゲート電極１２に微細
なオーバーラップが形成できてＴＦＴのオン特性を良好
に保つことができる。各配線断面はテーパー形状にした
ほうが好ましい。裏面露光の後、信号線３７１とゲート
電極１２及び容量線２８１との交差部、及び容量線２８
１と画素電極３７２の交差部、引き出し配線は裏面露光
工程の後に基板表面側よりマスクを用いて重ね露光する
ことにより、レジストを残す（第３のマスク工程、但し
他のマスク工程よりも精度が悪くても良い）。

【００４７】次に、このＩＴＯのソース／ドレイン電極
２６３とゲート電極１２の上に配線抵抗低減及びソース
／ドレイン電極２６３とａ−Ｓｉとの良好なオーミック
コンタクトを得るためにＷ等の高融点金属４２（ａ）を
選択デポする（図３５）。Ｗの選択デポ前処理として
は、ドライ、ウエットによるライトエッチ処理や、Ｈ₂
ガス、Ｈプラズマによる表面還元処理を行っても良い。
Ｗ層は、ＩＴＯとｎ⁺ ａ−Ｓｉが直接接触して拡散する
ことによる接触抵抗の増大を防ぐ役割もある。次に、更
に低抵抗化のためにＡｌ等の低抵抗金属３５１をＷ４２
（ａ）上に選択デポし、このＷ４２（ａ）上にｎ⁺ ａ−
Ｓｉとのオーミックコンタクト用にＷ等の高融点金属４
２（ｂ）を積層する（図３５）。なお、Ｗ、Ａｌ等の選
択デポが少し不完全な場合ゲート絶縁膜上に薄くＷ、Ａ
ｌが形成されることがあるが、Ｗ、Ａｌを軽くエッチン
グして絶縁膜上のＷ、Ａｌのみを除去すれば良い。

【００４８】次に、Ｗ等の金属の選択デポの後に、ｎ⁺
ａ−Ｓｉ層４１をＨ₂ とＳｉＨ₄ プラズマの間欠プラズ
マＣＶＤ等により信号線３７１及びＩＴＯのソース／ド
レイン電極２６３上に選択デポする（図３５）。

【００４９】次にプラズマＣＶＤ等によりａ−Ｓｉ２２
を基板全面に堆積する（図３６）。ａ−Ｓｉ２２の堆積
前に、Ｆ系のガスまたはＨＦ系の溶液で基板を表面処理
しても良い。次に、パシベーション用のＳｉＮ_x 膜２７
２、ａ−Ｓｉ２２を光から守るための光シールド用の金
属等の不透明膜３６１を堆積する（図３６）。

【００５０】次に、ＴＦＴ及び信号線３７１を含むパタ
ーン（図３７の斜線部）によりＩＴＯ上の上から光シー
ルド／パシベーション膜／ａ−Ｓｉ／ｎ⁺ ａ−Ｓｉ／Ｗ
をエッチングし画素電極３７２及び信号線３７１のコン
タクト部３７１−１を表出させる（第４のマスク工
程）。このまま同一パターンでゲート絶縁膜をエッチン
グしゲート電極１２、容量線２８１のコンタクト部３７
２を表出させる。この時前記表出したＩＴＯ（図３７の
画素電極３７２にあたる）はマスクとして働く。エッチ
ングはＲＩＥ等のドライエッチ又はウエットエッチを組
み合わせて行う。

【００５１】本実施例のような構造のＴＦＴではソース
／ドレイン電極２６３にＷ等の金属４２（ａ）が積層さ
れているため、ｎ⁺ ａ−ＳｉやＩＴＯでソース／ドレイ
ンの引出し部を形成したものに比べ配線抵抗はほとんど
無視できるほど小さくでき、ＴＦＴの特性向上に有効で
ある。また、第３の実施例と同様の効果も期待できる。
次に、第３の実施例のＴＦＴを大型液晶ディスプレイに
適用した第６の実施例を図３８から図４２を用いて説明
する。

【００５２】基板が大型化すると熱膨張、応力等による
変形が大きくなり、マスクとパターン間の整合が困難に
なるため、マスクパターンの数を減らすことや、パター
ンを自己整合化することが重要になる。このためには第
１のゲートパターンにより後続の信号線、ＴＦＴ、画素
電極が自己整合的に形成されることが好ましい。まず図
３８に示すようなゲート電極のパターン３８１をガラス
基板上に形成する（第１のマスク工程）。図中３８２は
ゲート電極と容量線とを兼ねている。

【００５３】次に全面にゲート絶縁膜ＳｉＮ_x 、ＩＴＯ
膜をこの順に堆積した後に、図３９に示すようにガラス
基板の裏面側にマスクパターン３９１を用い（第２のマ
スク工程）ネガ方式により裏面よりゲートパターン３８
１、マスクパターン３９１をマスクにして露光する。

【００５４】更に、図４０のように信号線と成る部分と
ゲート線の交差部４０１、画素電極となる部分とゲート
線の重なりにより形成された蓄積行容量部４０２、４０
３の部分、及び信号線のコンタクト部４０４が穴が開く
ように形成したレジスト４０５（図中斜線の部分）をマ
スクとして表面より露光する（第３のマスク工程）。つ
まり、フォトリソを１回で済ますために、裏面露光の際
に、信号線と画素電極との分離部分、信号線のコンタク
ト部のパターンを次の表面露光で行う部分は黒いマスク
で露光を防いだ状態で裏面露光を行った。次に、裏面露
光では露光されなかった信号線及び蓄積容量部となる部
分を表面より露光する事によって図４１に示すようなＩ
ＴＯ（斜線の部分）のパターニングを行った。裏面露光
の際マスクとして形成したマスクパターン３９１は粗い
合わせマージンで良いため合わせ精度は必要ない。第２
のマスク工程と第３のマスク工程は同じレジストを露光
するのであって実質的には同一のマスク工程である。ま
た、信号線と画素間の分離及び信号線のコンタクト部の
形成は別のレジストを用いても良い。次に、Ｗ、Ａｌ、
Ｗ、ｎ⁺ ａ−Ｓｉをこの順にＩＴＯ上へ選択デポし、ａ
−Ｓｉ、パシベーション膜、金属膜を全面にデポする。

【００５５】最後に、図４２の４２１の部分にマスクを
し信号線、ＴＦＴ４２１を形成し、更にエッチングをし
ＩＴＯをマスクとしてゲート電極のコンタクト部４２３
を露出させる。以上のプロセスでＴＦＴアレイが形成で
きる。この時ゲート線と信号線との間の光抜けの防止、
及び信号線とゲート線のショートを防ぐためにマスクパ
ターン４２１は信号線よりわずかに太く形成するほうが
よい。

【００５６】この様にして形成された液晶表示装置はス
イッチング速度が格段に上がり、更にマスク合わせの数
が少ない上に合わせマージンが大きいために大面積でも
パターン精度が良く高い品質のものが形成できる。ま
た、画素電極をゲート線のパターンに自己整合させてい
るので従来よりも格段に高い開口率を有する。本実施例
においても第３の実施例と同様の効果を期待することが
できる。

【００５７】また、パシベーション膜、光シールド膜等
は必要に応じて省略してもよく、また別のマスク工程で
製造してもよい。絶縁膜はＳｉＮ_x に限らず、ＳｉＯ_x
又は他の絶縁膜でも良く、積層膜でも良い、堆積法はプ
ラズマＣＶＤに限らず他の成膜法を用いても良い。

【００５８】また、配線抵抗を下げるためのＷ／Ａｌ／
Ｗの積層膜を配線抵抗の問題の小さい場合はＷのみを選
択デポしても良い。また、電極としてはＩＴＯ単層では
なく、基板側よりＩＴＯ、Ｍｏ等の高融点金属、Ａｌ等
の低抵抗金属を積層し、Ｗ等の選択デポを配線表面及び
配線側面に行ってもよい。透明電極としてはＩＴＯの他
にＺｎＯ_x や他の材料を用いても良い。次に、第３の実
施例のＴＦＴを大型液晶ディスプレイに適用した第７の
実施例を図４３及び図４４を用いて説明する。

【００５９】本実施例と第６の実施例との違いは、容量
線をゲート線の下に形成したところである。図４３は液
晶ディスプレイの平面図、図４４は図４３においてＡＢ
の断面図である。先ず、ガラス基板１１上にＭｏ−Ｔａ
合金やＡｌ等の金属により容量線パターン４３１を形成
する。

【００６０】次に、絶縁層としてＳｉＯ_x ４４２をプラ
ズマＣＶＤ等により堆積する。次にゲート電極及びゲー
ト線のパターン３８１を経成する。次に、ＩＴＯを全面
に堆積した後に第６の実施例と同じように裏面露光と表
面露光を施して信号線４２１、画素電極２６３を形成す
る。本実施例の場合裏面露光で素子分離を行うためのガ
ラス基板側からのマスクは必要なく容量線４３１がこの
マスクの役目を施す。但し、表面露光で画素電極２６３
と容量線４３１の交差部は露光しなければならない。図
４３においては画素電極を省略している。

【００６１】次に、Ｗ４２（ａ）、Ａｌ３５１、Ｗ４２
（ｂ）、ｎ⁺ ａ−Ｓｉ４１をＩＴＯ２６３上に選択デポ
し、ａ−Ｓｉ２２、パシベーション膜２７２、金属膜３
６１を全面に堆積する。

【００６２】最後にゲート線、画素／信号線分離部の中
を通るパターンで島パターン４２１を形成する。このよ
うなプロセスにより、ＴＦＴのみならず画素電極もゲー
ト電極１２及びゲートパターン３８１と完全に分離でき
るため自己整合できる。本実施例による液晶表示装置に
おいても第３、第６の実施例と同様の効果が得られる。

【００６３】第６及び第７の実施例の液晶表示装置では
第３の実施例のＴＦＴを用いたが第１、第２、或は第４
の実施例によるＴＦＴ、変形例によるＴＦＴを用いても
同様の効果が得られる。

【００６４】

【発明の効果】以上説明したように本発明によれば、Ｔ
ＦＴのスイッチングスピードに影響を及ぼす寄生容量を
ゲート電極とソース電極及びドレイン電極をセルフアラ
インすることにより低減することができかつソース極及
びドレイン電極のシート抵抗を低くすることが可能であ
りソース電極ドレイン電極間に十分な電流を流すことが
できる。従ってチャネル部のモビリティーが高く寄生容
量もないのでスイッチングスピードの早いＴＦＴを提供
する事ができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例であるＴＦＴの製造工
程を説明する断面図。

【図２】 本発明の第１の実施例であるＴＦＴの製造工
程を説明する断面図。

【図３】 本発明の第１の実施例であるＴＦＴの製造工
程を説明する断面図。

【図４】 本発明の第１の実施例であるＴＦＴの製造工
程を説明する断面図。

【図５】 本発明の第１の実施例であるＴＦＴの製造工
程を説明する断面図。

【図６】 本発明の第１の実施例である液晶表示装置の
ＴＦＴの製造工程を説明する断面図。

【図７】 本発明の第２の実施例である液晶表示装置の
ＴＦＴの製造工程を説明する断面図。

【図８】 本発明の第２の実施例である液晶表示装置の
ＴＦＴの製造工程を説明する断面図。

【図９】 本発明の第２の実施例である液晶表示装置の
製造工程を説明する平面図。

【図１０】 本発明の第２の実施例である液晶表示装置
の製造工程を説明する平面図。

【図１１】 本発明の第２の実施例である液晶表示装置
の製造工程を説明する斜視図。

【図１２】 本発明の変形例であるＴＦＴの製造工程を
説明する断面図。

【図１３】 本発明の変形例であるＴＦＴの製造工程を
説明する断面図。

【図１４】 本発明の変形例であるＴＦＴの製造工程を
説明する断面図。

【図１５】 本発明の変形例であるＴＦＴの製造工程を
説明する断面図。

【図１６】 本発明の変形例であるＴＦＴの製造工程を
説明する断面図。

【図１７】 本発明の変形例であるＴＦＴの製造工程を
説明する断面図。

【図１８】 本発明の変形例である液晶表示装置のＴＦ
Ｔの製造工程を説明する断面図。

【図１９】 従来のＴＦＴのソース及びドレイン電極に
ドープしたＣｒ原子の深さ方向の拡散濃度を表すグラ
フ。

【図２０】 本発明の変形例によるＴＦＴのソース及び
ドレイン電極にドープしたＣｒ原子の深さ方向の拡散濃
度を表すグラフ。

【図２１】 従来のＴＦＴの製造工程を説明する断面
図。

【図２２】 従来のＴＦＴの製造工程を説明する断面
図。

【図２３】 従来のＴＦＴの製造工程を説明する断面
図。

【図２４】 従来のＴＦＴの製造工程を説明する断面
図。

【図２５】 本発明の第３実施例である液晶表示装置の
製造工程を説明する断面図。

【図２６】 本発明の第３実施例である液晶表示装置の
製造工程を説明する断面図。

【図２７】 本発明の第３実施例である液晶表示装置の
製造工程を説明する断面図。

【図２８】 本発明の第３実施例である液晶表示装置の
製造工程を説明する平面図。

【図２９】 本発明の第３実施例である液晶表示装置の
製造工程を説明する平面図。

【図３０】 本発明の第３実施例である液晶表示装置の
製造工程を説明する平面図。

【図３１】 本発明の第３実施例である液晶表示装置の
製造工程を説明する平面図。

【図３２】 本発明の第３実施例である液晶表示装置の
製造工程を説明する平面図。

【図３３】 本発明の第４の実施例であるＴＦＴの製造
工程を説明する断面図。

【図３４】 本発明の第４の実施例であるＴＦＴの製造
工程を説明する断面図。

【図３５】 本発明の第５の実施例であるＴＦＴの製造
工程を説明する断面図。

【図３６】 本発明の第５の実施例であるＴＦＴの製造
工程を説明する断面図。

【図３７】 本発明の第５の実施例である液晶表示装置
を説明する平面図。

【図３８】 本発明の第６の実施例である液晶表示装置
を説明する平面図。

【図３９】 本発明の第６の実施例である液晶表示装置
を説明する平面図。

【図４０】 本発明の第６の実施例である液晶表示装置
を説明する平面図。

【図４１】 本発明の第６の実施例である液晶表示装置
を説明する平面図。

【図４２】 本発明の第６の実施例である液晶表示装置
を説明する平面図。

【図４３】 本発明の第７の実施例である液晶表示装置
を説明する平面図。

【図４４】 本発明の第７の実施例である液晶表示装置
を説明する平面図。

【符号の説明】

１１…ガラス基板 １２…ゲート電極 ２１…絶縁層 ２２…ａ−Ｓｉ層 ２３…絶縁層 ３１…マスク層 ４１…ｎ⁺ ａ−Ｓｉ層 ４２…Ｗ層 ６１…ＩＴＯ ６２…Ａｌ電極 ６３…Ａｌ電極

Claims (1)

【特許請求の範囲】
1. 【請求項１】 表裏２つの主面を有する基板の表面に、
   ゲート電極を形成する工程と、 前記ゲート電極上に第１の絶縁層を形成する工程と、 この第１の絶縁層上に第１の半導体層を形成する工程
   と、 この第１の半導体層上に第２の絶縁層を形成する工程
   と、 前記第２の絶縁層表面にレジストを塗布し、前記ゲート
   電極をマスクとして前記基板の裏面から光を照射して前
   記レジストを感光させ、不要部分をエッチング除去する
   ことにより前記ゲート電極上にレジストのマスクを形成
   する工程と、 このレジストのマスク上から前記第２の絶縁層をエッチ
   ングすると共に前記ゲート電極上に残置してマスク層と
   する工程と、 前記第１の半導体層上に前記半導体層よりも高いキャリ
   ア濃度の第２の半導体層を介して、或いは介さずに、金
   属層、或はシリサイド層の内の一つを前記第２の絶縁層
   から形成したマスク層上以外に選択的に形成させゲート
   電極に整合させる工程とを含むことを特徴とする薄膜ト
   ランジスタの製造方法。