JPH07263698A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JPH07263698A JPH07263698A JP4680394A JP4680394A JPH07263698A JP H07263698 A JPH07263698 A JP H07263698A JP 4680394 A JP4680394 A JP 4680394A JP 4680394 A JP4680394 A JP 4680394A JP H07263698 A JPH07263698 A JP H07263698A
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Abstract
(57)【要約】
【構成】ガラス基板１上にＣｒゲート電極２，ゲート絶
縁膜窒化シリコン３，非晶質もしくは多結晶シリコンか
らなる能動層４，ｐ型微結晶シリコン５，ｎ型微結晶シ
リコン６，ソース，ドレイン電極１０，１１を形成す
る。ついで、ｎ型微結晶シリコンを選択的にドライエッ
チングしてオーミックコンタクト層１２を形成する。 【効果】ｎ型半導体に対するドライエッチング速度を遅
くして、能動層の上のｎ型半導体を選択的にエッチング
除去することを可能にし、能動層を極薄膜化した薄膜ト
ランジスタを製造できる。
縁膜窒化シリコン３，非晶質もしくは多結晶シリコンか
らなる能動層４，ｐ型微結晶シリコン５，ｎ型微結晶シ
リコン６，ソース，ドレイン電極１０，１１を形成す
る。ついで、ｎ型微結晶シリコンを選択的にドライエッ
チングしてオーミックコンタクト層１２を形成する。 【効果】ｎ型半導体に対するドライエッチング速度を遅
くして、能動層の上のｎ型半導体を選択的にエッチング
除去することを可能にし、能動層を極薄膜化した薄膜ト
ランジスタを製造できる。
Description
【０００１】
【産業上の利用分野】本発明は薄膜半導体装置に係り、
特に、液晶ディスプレイを駆動する薄膜トランジスタの
構造とその製造方法に関する。
特に、液晶ディスプレイを駆動する薄膜トランジスタの
構造とその製造方法に関する。
【０００２】
【従来の技術】一般に薄膜トランジスタの能動層の膜厚
を２００〜６００Å程度に極薄とする逆スタガー型の薄
膜トランジスタの構造は、“エクステンディド アブス
トラクツ オブ ザ トウエンティセカンド（１９９０
インターナショナル）コンファレンス オン ソリッド
ステート デバイシーズ アンド マテリアルス”
“Extended Abstracts of the 22nd (1990 Internation
al) Conference on Solid State Devices and Mterial
s：Ｓ−Ｅ−２３，１０２７”)に記載されているように
絶縁性基板上にゲート電極，ゲート絶縁膜，半導体から
なる能動層、その上面に絶縁膜からなるエッチングスト
ッパ層，半導体に不純物をドーピングして形成されたオ
ーミックコンタクト層、そしてソース，ドレイン電極か
らなっている。
を２００〜６００Å程度に極薄とする逆スタガー型の薄
膜トランジスタの構造は、“エクステンディド アブス
トラクツ オブ ザ トウエンティセカンド（１９９０
インターナショナル）コンファレンス オン ソリッド
ステート デバイシーズ アンド マテリアルス”
“Extended Abstracts of the 22nd (1990 Internation
al) Conference on Solid State Devices and Mterial
s：Ｓ−Ｅ−２３，１０２７”)に記載されているように
絶縁性基板上にゲート電極，ゲート絶縁膜，半導体から
なる能動層、その上面に絶縁膜からなるエッチングスト
ッパ層，半導体に不純物をドーピングして形成されたオ
ーミックコンタクト層、そしてソース，ドレイン電極か
らなっている。
【０００３】
【発明が解決しようとする課題】従来技術は逆スタガー
型の薄膜トランジスタに関するものであり、低オフ電流
化や光による電子の励起低減の目的で、能動層の薄膜化
を達成するためにドライエッチングガスに対してエッチ
ング速度の差が大きくない能動層とオーミックコンタク
ト層の間に部分的にエッチングストッパ層を入れてい
る。このためエッチングストッパ層を形成するために製
造工程が増加する問題がある。
型の薄膜トランジスタに関するものであり、低オフ電流
化や光による電子の励起低減の目的で、能動層の薄膜化
を達成するためにドライエッチングガスに対してエッチ
ング速度の差が大きくない能動層とオーミックコンタク
ト層の間に部分的にエッチングストッパ層を入れてい
る。このためエッチングストッパ層を形成するために製
造工程が増加する問題がある。
【０００４】それに対して本発明は、逆スタガー型の薄
膜トランジスタに関するものであり、本発明の目的は、
製造工程を一つ増やすだけで極薄膜化された能動層をも
つ低オフ電流の高性能な薄膜トランジスタを提供するこ
とにある。
膜トランジスタに関するものであり、本発明の目的は、
製造工程を一つ増やすだけで極薄膜化された能動層をも
つ低オフ電流の高性能な薄膜トランジスタを提供するこ
とにある。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、本発明の特徴は能動層とオーミックコンタクト層と
の接合面から能動層の少なくとも一部の領域をオーミッ
クコンタクト層と比べてドライエッチング速度の遅いｐ
型半導体とすることである。
め、本発明の特徴は能動層とオーミックコンタクト層と
の接合面から能動層の少なくとも一部の領域をオーミッ
クコンタクト層と比べてドライエッチング速度の遅いｐ
型半導体とすることである。
【０００６】
【作用】上記手段に従えば、能動層とオーミックコンタ
クト層との接合面から能動層の少なくとも一部の領域が
オーミックコンタクト層と比べてドライエッチング速度
の遅いｐ型半導体となり、ソース，ドレイン電極間のオ
ーミックコンタクト層を選択的にエッチング除去するこ
とが可能となり、従って、能動層の極薄膜化が可能とな
る。
クト層との接合面から能動層の少なくとも一部の領域が
オーミックコンタクト層と比べてドライエッチング速度
の遅いｐ型半導体となり、ソース，ドレイン電極間のオ
ーミックコンタクト層を選択的にエッチング除去するこ
とが可能となり、従って、能動層の極薄膜化が可能とな
る。
【０００７】
【実施例】以下、本発明の実施例につき図面を参照しな
がら説明する。
がら説明する。
【０００８】図１は本発明の一実施例における薄膜トラ
ンジスタの製造工程を示す断面図である。まず図１
（ａ）が示すように、ガラス基板１上にＣｒを１２００
Åスパッタリング法で堆積しパターニングしてゲート電
極２を形成する。そして、プラズマＣＶＤ法でそれぞれ
原料ガスＳｉＨ4，ＮＨ3，Ｎ2 を用いて３５００Åのゲ
ート絶縁膜である窒化シリコン膜３，ＳｉＨ4，Ｈ2を用
いて２００〜６００Åの能動層となる非晶質シリコン膜
４，ＳｉＨ4，Ｈ2，ＢＨ3 を用いて１００Åのｐ型の微
結晶シリコン５，ＳｉＨ4，Ｈ2，ＰＨ3 を用いて３４０
Åのｎ型の微結晶シリコン６を連続堆積する。ここで、
ｐ型の微結晶シリコン５の成膜条件をＢＨ3が原料ガス
総流量に対して１０〜４００ppm 混入させるものとする
と、図２に示すように、塩素ガスを用いたプラズマエッ
チング法で、真性の多結晶もしくは非晶質シリコンのエ
ッチング速度が０.２４Å／ｓとなるのに対して、０.１
４〜０.１０Å／ｓと低下しｎ型の微結晶シリコン６の
エッチング速度１.４Å／ｓとの比（選択比）は５.８
から１０〜１４と向上する。従って、ｎ型の微結晶シリ
コン６をエッチングする時、下地がｐ型の微結晶シリコ
ン５であれば、真性の多結晶もしくは非晶質シリコンの
場合よりも下地に影響を与えることは少なくより選択的
にエッチングできる。次いで、スパッタリング法でＭｏ
７を６００Å堆積した後、３から７の膜をパターニング
して島状にする。ついで、スパッタリング法により２８
００ÅのＩＴＯ(Indium Tin Oxide)８を堆積する。次
に、図１(ｂ)が示すようにレジスト９を塗布した後フォ
トリソグラフィによりソース，ドレイン電極を形成する
ための所定の形に形成する。そして、図１（ｃ）が示す
ようにＩＴＯ８を臭酸で、Ｍｏ７を燐酸，酢酸，硝酸を
主成分とする溶液でそれぞれウェットエッチングして、
順次、除去しソース，ドレイン電極１０，１１を形成す
る。次いで塩素ガスを用いたドライエッチング法でｎ型
の微結晶シリコン６を除去しオーミックコンタクト層１
２を形成し薄膜トランジスタが完成する。
ンジスタの製造工程を示す断面図である。まず図１
（ａ）が示すように、ガラス基板１上にＣｒを１２００
Åスパッタリング法で堆積しパターニングしてゲート電
極２を形成する。そして、プラズマＣＶＤ法でそれぞれ
原料ガスＳｉＨ4，ＮＨ3，Ｎ2 を用いて３５００Åのゲ
ート絶縁膜である窒化シリコン膜３，ＳｉＨ4，Ｈ2を用
いて２００〜６００Åの能動層となる非晶質シリコン膜
４，ＳｉＨ4，Ｈ2，ＢＨ3 を用いて１００Åのｐ型の微
結晶シリコン５，ＳｉＨ4，Ｈ2，ＰＨ3 を用いて３４０
Åのｎ型の微結晶シリコン６を連続堆積する。ここで、
ｐ型の微結晶シリコン５の成膜条件をＢＨ3が原料ガス
総流量に対して１０〜４００ppm 混入させるものとする
と、図２に示すように、塩素ガスを用いたプラズマエッ
チング法で、真性の多結晶もしくは非晶質シリコンのエ
ッチング速度が０.２４Å／ｓとなるのに対して、０.１
４〜０.１０Å／ｓと低下しｎ型の微結晶シリコン６の
エッチング速度１.４Å／ｓとの比（選択比）は５.８
から１０〜１４と向上する。従って、ｎ型の微結晶シリ
コン６をエッチングする時、下地がｐ型の微結晶シリコ
ン５であれば、真性の多結晶もしくは非晶質シリコンの
場合よりも下地に影響を与えることは少なくより選択的
にエッチングできる。次いで、スパッタリング法でＭｏ
７を６００Å堆積した後、３から７の膜をパターニング
して島状にする。ついで、スパッタリング法により２８
００ÅのＩＴＯ(Indium Tin Oxide)８を堆積する。次
に、図１(ｂ)が示すようにレジスト９を塗布した後フォ
トリソグラフィによりソース，ドレイン電極を形成する
ための所定の形に形成する。そして、図１（ｃ）が示す
ようにＩＴＯ８を臭酸で、Ｍｏ７を燐酸，酢酸，硝酸を
主成分とする溶液でそれぞれウェットエッチングして、
順次、除去しソース，ドレイン電極１０，１１を形成す
る。次いで塩素ガスを用いたドライエッチング法でｎ型
の微結晶シリコン６を除去しオーミックコンタクト層１
２を形成し薄膜トランジスタが完成する。
【０００９】実施例によれば、オーミックコンタクト層
１２を形成するとき、ｎ型の微結晶シリコン６の下地が
よりエッチング速度の小さいｐ型の微結晶シリコン５で
あるので、下地に影響を与えることは少なくより選択的
にｎ型の微結晶シリコン６を除去でき、能動層を極薄膜
化した薄膜トランジスタを製造できる。そして、図３に
示すように薄膜化によるチャネル領域の高抵抗化によ
り、通常の能動層膜厚２２００Åのトランジスタと比較
してオフ電流が低い特性の優れたトランジスタになる。
ここで、能動層は非晶質シリコン４とｐ型の微結晶シリ
コン５との積層構造に限定されるものではない。例え
ば、能動層中のｎ型の微結晶シリコン６との界面近傍の
Ｂの濃度が十分であれば、Ｂの濃度が膜厚方向に減少し
ていってもよい。このような構造であれば、製造工程に
おいて非晶質シリコンの成膜中にBH3 を混入させていき
その混入率を増していけばよいので製造のスループット
は向上する。一方、積層構造の場合は非晶質シリコンに
Ｂが混入しにくいのでトランジスタとしての特性は良好
である。
１２を形成するとき、ｎ型の微結晶シリコン６の下地が
よりエッチング速度の小さいｐ型の微結晶シリコン５で
あるので、下地に影響を与えることは少なくより選択的
にｎ型の微結晶シリコン６を除去でき、能動層を極薄膜
化した薄膜トランジスタを製造できる。そして、図３に
示すように薄膜化によるチャネル領域の高抵抗化によ
り、通常の能動層膜厚２２００Åのトランジスタと比較
してオフ電流が低い特性の優れたトランジスタになる。
ここで、能動層は非晶質シリコン４とｐ型の微結晶シリ
コン５との積層構造に限定されるものではない。例え
ば、能動層中のｎ型の微結晶シリコン６との界面近傍の
Ｂの濃度が十分であれば、Ｂの濃度が膜厚方向に減少し
ていってもよい。このような構造であれば、製造工程に
おいて非晶質シリコンの成膜中にBH3 を混入させていき
その混入率を増していけばよいので製造のスループット
は向上する。一方、積層構造の場合は非晶質シリコンに
Ｂが混入しにくいのでトランジスタとしての特性は良好
である。
【００１０】なお、実施例において能動層となる非晶質
シリコン４を堆積した後、エネルギビームを照射して多
結晶シリコンにすることも可能である。例えば非晶質シ
リコン４を堆積した後、２２０ｍＪ／ｃｍ2のＸｅＣｌ
レーザを照射して、シリコン膜を多結晶化し、次いでｐ
型の微結晶シリコン５，ｎ型の微結晶シリコン６を連続
形成し、残りの工程は前述の実施例と同じにすること
で、高オン電流，低オフ電流の特性の優れた能動層が極
薄膜化された薄膜トランジスタを製造できる。この時、
多結晶シリコンとｐ型の微結晶シリコンを積層すること
で、レーザ照射後のシリコンの荒れた表面を被覆できる
ので、ｎ型の微結晶シリコンが多結晶シリコン表面の凹
面に入り込むことなく、よりたやすく選択的にエッチン
グ除去できる。
シリコン４を堆積した後、エネルギビームを照射して多
結晶シリコンにすることも可能である。例えば非晶質シ
リコン４を堆積した後、２２０ｍＪ／ｃｍ2のＸｅＣｌ
レーザを照射して、シリコン膜を多結晶化し、次いでｐ
型の微結晶シリコン５，ｎ型の微結晶シリコン６を連続
形成し、残りの工程は前述の実施例と同じにすること
で、高オン電流，低オフ電流の特性の優れた能動層が極
薄膜化された薄膜トランジスタを製造できる。この時、
多結晶シリコンとｐ型の微結晶シリコンを積層すること
で、レーザ照射後のシリコンの荒れた表面を被覆できる
ので、ｎ型の微結晶シリコンが多結晶シリコン表面の凹
面に入り込むことなく、よりたやすく選択的にエッチン
グ除去できる。
【００１１】また、ｐ型の半導体の結晶構造はオーミッ
クコンタクト層となるｎ型の半導体とのエッチング選択
比が十分に得られれば特に微結晶に限定するものではな
い。例えば、非晶質であればホールの濃度が下がるので
さらなるオフ電流の低減が実現でき、微結晶であれば堆
積速度が遅いので膜厚の制御性が向上する。さらにその
膜厚はトランジスタの性能を著しく劣化させない範囲と
して２０〜５００Åの間とすることが可能であるが、特
性及び加工性から２０〜２００Åの範囲がよい。
クコンタクト層となるｎ型の半導体とのエッチング選択
比が十分に得られれば特に微結晶に限定するものではな
い。例えば、非晶質であればホールの濃度が下がるので
さらなるオフ電流の低減が実現でき、微結晶であれば堆
積速度が遅いので膜厚の制御性が向上する。さらにその
膜厚はトランジスタの性能を著しく劣化させない範囲と
して２０〜５００Åの間とすることが可能であるが、特
性及び加工性から２０〜２００Åの範囲がよい。
【００１２】また、本実施例ではトランジスタの構造を
Ｍｏ７から窒化シリコン膜３まで一括してパターニング
したものとしているが、本発明は特にこの構造に限定さ
れるものではない。例えば、Ｍｏ７から非晶質シリコン
４までを一括して島上にパターニングした構造のトラン
ジスタにももちろん適用できる。
Ｍｏ７から窒化シリコン膜３まで一括してパターニング
したものとしているが、本発明は特にこの構造に限定さ
れるものではない。例えば、Ｍｏ７から非晶質シリコン
４までを一括して島上にパターニングした構造のトラン
ジスタにももちろん適用できる。
【００１３】次に、本発明により製造した薄膜トランジ
スタ（以下ＴＦＴ）をアクティブマトリクス型液晶表示
装置の表示部画素の駆動素子として用いた第二実施例に
ついて説明する。
スタ（以下ＴＦＴ）をアクティブマトリクス型液晶表示
装置の表示部画素の駆動素子として用いた第二実施例に
ついて説明する。
【００１４】図４は本発明の一実施例であるアクティブ
マトリクス型の液晶表示装置の構成を示す。同図では、
マトリクス状に配置された複数の液晶セル(ＬＣ)に対し
て、それぞれＴＦＴを設け、このＴＦＴのスイッチング
動作によって各液晶セルを駆動するようにしたものであ
る。ここで、ガラス基板１上で横方向に並んだＴＦＴの
各ゲートから共通に引き出した電極であるゲートライン
Ｇ１〜ＧＭに対して順次ゲート電圧を印加し、各ゲート
ライン毎にゲートをオンしていく。一方、縦方向に並ん
だＴＦＴの各ドレインから共通に引き出した電極である
ドレインラインＤ１〜ＤＮに対して、オンされたゲート
ライン毎のデータ電圧を順次印加し、各液晶セルに与え
ていく。一つの液晶セルとＴＦＴからなる一画素の平面
構造を図５に示す。さらに図５中の破線Ｘ−Ｘ′におけ
る断面構造を図６に示す。ドレイン配線Ｄとゲート配線
Ｇの交点の近くに形成されたＴＦＴとそれにソース電極
１０を介して接続された液晶セルＬＣの配置からなる。
ＴＦＴの断面構造は第１の実施例とほぼ同じである。本
構造は同実施例に記載の製造方法により得られるが、プ
ロセスとの変更点のみ記すと以下のようになる。即ちゲ
ート配線Ｇ，ドレイン配線Ｄをそれぞれゲート電極２，
ドレイン電極１１と同時に成膜、エッチング加工して形
成した。この他液晶１３等ＴＦＴ以外の部分について以
下に記す。ＴＮ型液晶１３はＴＦＴを形成したガラス基
板と対向するガラス基板(対向基板)１６間に封入され
る。対向基板上には不要な光線を遮蔽するためのブラッ
クマトリクス１４とＩＴＯ１５膜が形成されている。液
晶は、対向基板のＩＴＯ１５とＴＦＴ基板のＩＴＯの間
の電圧により駆動され、画素ごとに表示する明度をかえ
て画素のマトリクス上で画像を表示する。ガラス基板
１，１６のいずれにも光を偏向させるための偏向板１７
が貼付られている。この２枚の偏向板の偏向軸を直交、
又は平行配置させると、それぞれノーマリーブラック，
ノーマリーホワイトの表示モードとなる。又、図には示
していないが液晶を配向させるための配向膜１８が、液
晶と接する面、すなわち、ガラス基板１側では保護膜１
９とＩＴＯ膜１０の表面に、対向基板１６側ではＩＴＯ
膜の表面に塗布されている。配向膜は塗布後に表面をラ
ビング法により処理され、液晶分子を配向させるための
異方性を与えられている。このように本発明により製造
したＴＦＴをアクティブマトリクス型液晶表示装置の表
示部画素の駆動素子として用いれば、能動層が極薄膜の
ため材料費は低減され、製造のスループットは向上し、
さらに光導電率も減少するので光励起電子による画質の
低下が避けられる。
マトリクス型の液晶表示装置の構成を示す。同図では、
マトリクス状に配置された複数の液晶セル(ＬＣ)に対し
て、それぞれＴＦＴを設け、このＴＦＴのスイッチング
動作によって各液晶セルを駆動するようにしたものであ
る。ここで、ガラス基板１上で横方向に並んだＴＦＴの
各ゲートから共通に引き出した電極であるゲートライン
Ｇ１〜ＧＭに対して順次ゲート電圧を印加し、各ゲート
ライン毎にゲートをオンしていく。一方、縦方向に並ん
だＴＦＴの各ドレインから共通に引き出した電極である
ドレインラインＤ１〜ＤＮに対して、オンされたゲート
ライン毎のデータ電圧を順次印加し、各液晶セルに与え
ていく。一つの液晶セルとＴＦＴからなる一画素の平面
構造を図５に示す。さらに図５中の破線Ｘ−Ｘ′におけ
る断面構造を図６に示す。ドレイン配線Ｄとゲート配線
Ｇの交点の近くに形成されたＴＦＴとそれにソース電極
１０を介して接続された液晶セルＬＣの配置からなる。
ＴＦＴの断面構造は第１の実施例とほぼ同じである。本
構造は同実施例に記載の製造方法により得られるが、プ
ロセスとの変更点のみ記すと以下のようになる。即ちゲ
ート配線Ｇ，ドレイン配線Ｄをそれぞれゲート電極２，
ドレイン電極１１と同時に成膜、エッチング加工して形
成した。この他液晶１３等ＴＦＴ以外の部分について以
下に記す。ＴＮ型液晶１３はＴＦＴを形成したガラス基
板と対向するガラス基板(対向基板)１６間に封入され
る。対向基板上には不要な光線を遮蔽するためのブラッ
クマトリクス１４とＩＴＯ１５膜が形成されている。液
晶は、対向基板のＩＴＯ１５とＴＦＴ基板のＩＴＯの間
の電圧により駆動され、画素ごとに表示する明度をかえ
て画素のマトリクス上で画像を表示する。ガラス基板
１，１６のいずれにも光を偏向させるための偏向板１７
が貼付られている。この２枚の偏向板の偏向軸を直交、
又は平行配置させると、それぞれノーマリーブラック，
ノーマリーホワイトの表示モードとなる。又、図には示
していないが液晶を配向させるための配向膜１８が、液
晶と接する面、すなわち、ガラス基板１側では保護膜１
９とＩＴＯ膜１０の表面に、対向基板１６側ではＩＴＯ
膜の表面に塗布されている。配向膜は塗布後に表面をラ
ビング法により処理され、液晶分子を配向させるための
異方性を与えられている。このように本発明により製造
したＴＦＴをアクティブマトリクス型液晶表示装置の表
示部画素の駆動素子として用いれば、能動層が極薄膜の
ため材料費は低減され、製造のスループットは向上し、
さらに光導電率も減少するので光励起電子による画質の
低下が避けられる。
【００１５】次に、本発明による結晶性薄膜トランジス
タをアクティブマトリクス型の液晶表示装置の駆動回路
の一部として表示部と同一基板上に形成して用いた第三
実施例について説明する。
タをアクティブマトリクス型の液晶表示装置の駆動回路
の一部として表示部と同一基板上に形成して用いた第三
実施例について説明する。
【００１６】図７は本発明を用いたアクティブマトリク
ス型の液晶表示装置の構成を示す。本実施例では駆動回
路の機能の一部分を画素の薄膜トランジスタと同じガラ
ス基板上に形成している。同図では、マトリクス状に配
置された複数の液晶セル（ＬＣ）に対して、それぞれ薄
膜トランジスタを設け、この薄膜トランジスタのスイッ
チング動作によって各液晶セルを駆動するようにしたも
のである。ここで、ガラス基板１上で横方向に並んだ薄
膜トランジスタの各ゲートから共通に引き出した電極で
あるゲートラインＧ１〜ＧＭに対して、ゲート駆動回路
（ドライバＩＣ）２０から順次ゲート電圧を印加し、各
ゲートライン毎にゲートをオンしていく。一方、縦方向
に並んだ薄膜トランジスタの各ドレインから共通に引き
出した電極であるドレインラインＤ１〜ＤＮに対して、
オンされたゲートライン毎のデータ電圧をデータ駆動回
路２１からサンプリング回路２２を経て順次印加し、各
液晶セルに与えていく。また、サンプリング回路２２は
図８に示した様に、各ドレインラインに対してサンプリ
ング薄膜トランジスタを持ち、サンプリング薄膜トラン
ジスタのゲートに画素薄膜トランジスタゲート電圧がオ
ンしている間に複数の電圧φ１，φ２を供給する。ドレ
インラインは２本ずつひとまとめにされ、サンプリング
回路２２からデータ駆動回路２１に接続される。サンプ
リング回路２２は画素の薄膜トランジスタ同様にガラス
基板１上に形成されるので、サンプリング回路２２とデ
ータ駆動回路２１の接続数は半減される。ドレインライ
ンＤ１とＤ２がひとまとめにされＤＫ１としてデータ駆
動回路に接続され、結果として画素薄膜トランジスタ及
びサンプリング回路２２の形成された基板とデータ駆動
回路２１との接続数は半減、すなわち、データ駆動回路
を構成するドライバＩＣ数を半減できる。サンプリング
回路２２は画素薄膜トランジスタと同じ工程で容易に形
成できるので、ドライバＩＣ数を半減にした効果によ
り、液晶表示コストを低減できる効果がある。なお、画
素薄膜トランジスタは能動層が非晶質であるものであっ
ても良いし、もちろん多結晶薄膜トランジスタであって
も良い。このように本発明による結晶性薄膜トランジス
タをアクティブマトリクス型の液晶表示装置の駆動回路
の一部として表示部と同一基板上に形成して用いれば、
第二実施例と同様に能動層が極薄膜のため材料費は低減
され、製造のスループットは向上し、さらに画素部では
光導電率も減少するので光励起電子による画質の低下が
避けられ、またブラックマトリクス１４の幅を小さくで
きるので、開口率をあげることができ高精細化した液晶
表示装置により有効である。
ス型の液晶表示装置の構成を示す。本実施例では駆動回
路の機能の一部分を画素の薄膜トランジスタと同じガラ
ス基板上に形成している。同図では、マトリクス状に配
置された複数の液晶セル（ＬＣ）に対して、それぞれ薄
膜トランジスタを設け、この薄膜トランジスタのスイッ
チング動作によって各液晶セルを駆動するようにしたも
のである。ここで、ガラス基板１上で横方向に並んだ薄
膜トランジスタの各ゲートから共通に引き出した電極で
あるゲートラインＧ１〜ＧＭに対して、ゲート駆動回路
（ドライバＩＣ）２０から順次ゲート電圧を印加し、各
ゲートライン毎にゲートをオンしていく。一方、縦方向
に並んだ薄膜トランジスタの各ドレインから共通に引き
出した電極であるドレインラインＤ１〜ＤＮに対して、
オンされたゲートライン毎のデータ電圧をデータ駆動回
路２１からサンプリング回路２２を経て順次印加し、各
液晶セルに与えていく。また、サンプリング回路２２は
図８に示した様に、各ドレインラインに対してサンプリ
ング薄膜トランジスタを持ち、サンプリング薄膜トラン
ジスタのゲートに画素薄膜トランジスタゲート電圧がオ
ンしている間に複数の電圧φ１，φ２を供給する。ドレ
インラインは２本ずつひとまとめにされ、サンプリング
回路２２からデータ駆動回路２１に接続される。サンプ
リング回路２２は画素の薄膜トランジスタ同様にガラス
基板１上に形成されるので、サンプリング回路２２とデ
ータ駆動回路２１の接続数は半減される。ドレインライ
ンＤ１とＤ２がひとまとめにされＤＫ１としてデータ駆
動回路に接続され、結果として画素薄膜トランジスタ及
びサンプリング回路２２の形成された基板とデータ駆動
回路２１との接続数は半減、すなわち、データ駆動回路
を構成するドライバＩＣ数を半減できる。サンプリング
回路２２は画素薄膜トランジスタと同じ工程で容易に形
成できるので、ドライバＩＣ数を半減にした効果によ
り、液晶表示コストを低減できる効果がある。なお、画
素薄膜トランジスタは能動層が非晶質であるものであっ
ても良いし、もちろん多結晶薄膜トランジスタであって
も良い。このように本発明による結晶性薄膜トランジス
タをアクティブマトリクス型の液晶表示装置の駆動回路
の一部として表示部と同一基板上に形成して用いれば、
第二実施例と同様に能動層が極薄膜のため材料費は低減
され、製造のスループットは向上し、さらに画素部では
光導電率も減少するので光励起電子による画質の低下が
避けられ、またブラックマトリクス１４の幅を小さくで
きるので、開口率をあげることができ高精細化した液晶
表示装置により有効である。
【００１７】
【発明の効果】本発明によれば能動層を極薄膜化したオ
フ電流の低い薄膜トランジスタを製造工程を一つ増やす
だけで製造できる。
フ電流の低い薄膜トランジスタを製造工程を一つ増やす
だけで製造できる。
【図１】本発明を薄膜トランジスタの製造に適用した一
実施例の製造工程を示す断面図。
実施例の製造工程を示す断面図。
【図２】エッチング速度と選択比のＢＨ3のドーピング
割合依存性を示す特性図。
割合依存性を示す特性図。
【図３】本発明により製造した薄膜トランジスタのゲー
ト電圧−ドレイン電流特性を従来の能動層膜厚の厚い薄
膜トランジスタの特性図。
ト電圧−ドレイン電流特性を従来の能動層膜厚の厚い薄
膜トランジスタの特性図。
【図４】本発明により製造した薄膜トランジスタを液晶
セル駆動素子として用いたアクティブマトリクス型の液
晶表示装置の説明図。
セル駆動素子として用いたアクティブマトリクス型の液
晶表示装置の説明図。
【図５】液晶セルと本発明により製造した薄膜トランジ
スタからなる一画素の平面図。
スタからなる一画素の平面図。
【図６】液晶セルと本発明により製造した薄膜トランジ
スタからなる一画素の断面図。
スタからなる一画素の断面図。
【図７】本発明を用いたアクティブマトリクス型の液晶
表示装置の構成を示す説明図。
表示装置の構成を示す説明図。
【図８】本発明を用いたサンプリング回路の説明図。
１…ガラス基板，２…ゲート電極，３…窒化シリコン
膜，４…非晶質シリコン膜，５…ｐ型微結晶シリコン，
６…ｎ型微結晶シリコン，７…Ｍｏ，８…ＩＴＯ，９…
レジスト，１０…ソース電極，１１…ドレイン電極，１
２…オーミックコンタクト層。
膜，４…非晶質シリコン膜，５…ｐ型微結晶シリコン，
６…ｎ型微結晶シリコン，７…Ｍｏ，８…ＩＴＯ，９…
レジスト，１０…ソース電極，１１…ドレイン電極，１
２…オーミックコンタクト層。
Claims (14)
- 【請求項１】絶縁性基板上に形成され、ゲート電極，ゲ
ート絶縁膜，半導体からなる能動層，半導体に不純物を
ドーピングして形成されたオーミックコンタクト層，ソ
ース電極，ドレイン電極を有する逆スタガー型の薄膜ト
ランジスタにおいて、前記能動層と前記オーミックコン
タクト層との接合面から前記能動層の少なくとも一部の
領域がｐ型半導体であることを特徴とする薄膜トランジ
スタ。 - 【請求項２】絶縁性基板上に形成され、ゲート電極，ゲ
ート絶縁膜，半導体からなる能動層，半導体に不純物を
ドーピングして形成されたオーミックコンタクト層，ソ
ース電極，ドレイン電極を有する逆スタガー型の薄膜ト
ランジスタにおいて、前記能動層が前記ゲート絶縁膜と
の界面から膜厚方向に真性半導体とｐ型半導体の積層構
造であることを特徴とする薄膜トランジスタ。 - 【請求項３】絶縁性基板上に形成され、ゲート電極，ゲ
ート絶縁膜，半導体からなる能動層，半導体に不純物を
ドーピングして形成されたオーミックコンタクト層，ソ
ース電極，ドレイン電極を有する逆スタガー型の薄膜ト
ランジスタにおいて、前記能動層が前記ゲート絶縁膜と
の界面から膜厚方向に多結晶の真性半導体とｐ型半導体
の積層構造であることを特徴とする薄膜トランジスタ。 - 【請求項４】絶縁性基板上に形成され、ゲート電極，ゲ
ート絶縁膜，半導体からなる能動層，半導体に不純物を
ドーピングして形成されたオーミックコンタクト層，ソ
ース電極，ドレイン電極を有する逆スタガー型の薄膜ト
ランジスタにおいて、前記能動層が前記ゲート絶縁膜と
の界面から膜厚方向に非晶質の真性半導体とｐ型半導体
の積層構造であることを特徴とする薄膜トランジスタ。 - 【請求項５】絶縁性基板上に形成され、ゲート電極，ゲ
ート絶縁膜，半導体からなる能動層，半導体に不純物を
ドーピングして形成されたオーミックコンタクト層，ソ
ース電極，ドレイン電極を有する逆スタガー型の薄膜ト
ランジスタにおいて、前記能動層が前記ゲート絶縁膜と
の界面から膜厚方向に真性半導体と微結晶のｐ型半導体
の積層構造であることを特徴とする薄膜トランジスタ。 - 【請求項６】絶縁性基板上に形成され、ゲート電極，ゲ
ート絶縁膜，半導体からなる能動層，半導体に不純物を
ドーピングして形成されたオーミックコンタクト層，ソ
ース電極，ドレイン電極を有する逆スタガー型の薄膜ト
ランジスタにおいて、前記能動層が前記ゲート絶縁膜と
の界面から膜厚方向に真性半導体と非晶質のｐ型半導体
の積層構造であることを特徴とする薄膜トランジスタ。 - 【請求項７】絶縁性基板上に形成され、ゲート電極，ゲ
ート絶縁膜，半導体からなる能動層，半導体に不純物を
ドーピングして形成されたオーミックコンタクト層，ソ
ース電極，ドレイン電極を有する逆スタガー型の薄膜ト
ランジスタの製造方法において、前記能動層を前記オー
ミックコンタクト層との接合面から膜厚方向に少なくと
も一部の領域がｐ型半導体となるように形成することを
特徴とする薄膜トランジスタの製造方法。 - 【請求項８】絶縁性基板上に形成され、ゲート電極，ゲ
ート絶縁膜，半導体からなる能動層，半導体に不純物を
ドーピングして形成されたオーミックコンタクト層，ソ
ース電極，ドレイン電極を有する逆スタガー型の薄膜ト
ランジスタの製造方法において、前記能動層を前ゲート
絶縁膜との界面から膜厚方向に真性半導体とｐ型半導体
の積層構造となるように形成することを特徴とする薄膜
トランジスタの製造方法。 - 【請求項９】請求項１，２，３，４，５または６におい
て、前記薄膜トランジスタを液晶セル駆動用素子として
用いる液晶表示装置。 - 【請求項１０】請求項７または８において、前記薄膜ト
ランジスタの製造方法を適用する液晶表示装置の液晶セ
ル駆動用薄膜トランジスタの製造方法。 - 【請求項１１】請求項１，２，３，４，５または６にお
いて、前記薄膜トランジスタを駆動回路用素子として用
いる液晶表示装置。 - 【請求項１２】請求項７または８において、前記薄膜ト
ランジスタの製造方法を適用する液晶表示装置の駆動用
薄膜トランジスタの製造方法。 - 【請求項１３】請求項１，２，３，５または６におい
て、前記薄膜トランジスタを液晶セル駆動用素子並びに
表示部駆動回路用素子として用いる液晶表示装置。 - 【請求項１４】請求項７または８において、前記薄膜ト
ランジスタの製造方法を適用する液晶表示装置の液晶セ
ル駆動用及び表示部駆動用薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4680394A JPH07263698A (ja) | 1994-03-17 | 1994-03-17 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4680394A JPH07263698A (ja) | 1994-03-17 | 1994-03-17 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263698A true JPH07263698A (ja) | 1995-10-13 |
Family
ID=12757498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4680394A Pending JPH07263698A (ja) | 1994-03-17 | 1994-03-17 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07263698A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100659056B1 (ko) * | 2004-06-25 | 2006-12-19 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 및 이를 구비한 평판 표시장치 |
| WO2008029582A1 (en) * | 2006-09-08 | 2008-03-13 | Sharp Kabushiki Kaisha | Semiconductor device, method for manufacturing the semiconductor device, and display device |
| JP2009111364A (ja) * | 2007-10-05 | 2009-05-21 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置、ならびにそれらの作製方法 |
| JP2009158935A (ja) * | 2007-12-03 | 2009-07-16 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び半導体装置 |
| US20100134735A1 (en) * | 2008-11-28 | 2010-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Photosensor and display device |
| JP2012238863A (ja) * | 2012-07-10 | 2012-12-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9059045B2 (en) | 2000-03-08 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
1994
- 1994-03-17 JP JP4680394A patent/JPH07263698A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9059045B2 (en) | 2000-03-08 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9368514B2 (en) | 2000-03-08 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9786687B2 (en) | 2000-03-08 | 2017-10-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| US8174013B2 (en) | 2006-09-08 | 2012-05-08 | Sharp Kabushiki Kaisha | Semiconductor device, method for manufacturing the semiconductor device, and display device |
| JP2009111364A (ja) * | 2007-10-05 | 2009-05-21 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ、及び薄膜トランジスタを有する表示装置、ならびにそれらの作製方法 |
| JP2009158935A (ja) * | 2007-12-03 | 2009-07-16 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及び半導体装置 |
| US20100134735A1 (en) * | 2008-11-28 | 2010-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Photosensor and display device |
| US9450133B2 (en) * | 2008-11-28 | 2016-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Photosensor and display device |
| JP2012238863A (ja) * | 2012-07-10 | 2012-12-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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