JPH0629532A - Ｍｏｓｆｅｔ及びその製造方法 - Google Patents

Ｍｏｓｆｅｔ及びその製造方法

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JPH0629532A
JPH0629532A JP4176026A JP17602692A JPH0629532A JP H0629532 A JPH0629532 A JP H0629532A JP 4176026 A JP4176026 A JP 4176026A JP 17602692 A JP17602692 A JP 17602692A JP H0629532 A JPH0629532 A JP H0629532A
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Abstract

(57)【要約】 【目的】 基板のバルク部分におけるパンチスルーを防
止できるＬＤＤ構造を有するＭＯＳＦＥＴ及びその製造
工程を提供する。 【構成】 第１導電型の半導体基板；前記基板上に位置
するゲート；前記ゲート下側に相応する基板の表面直下
に位置する第１導電型のチャネル領域；前記チャネル領
域の左右のいずれかに該当する基板の表面直下に順次位
置する第２導電型の低濃度ソース領域及び第２導電型の
高濃度ソース領域；前記チャネル領域の左右の中他方の
側に該当する基板の表面内に順次位置する第２導電型の
低濃度ドレーン領域及び第２導電型の高濃度ドレーン領
域；前記第２導電型の低濃度ソース領域と第２導電型の
低濃度ドレーン領域とを包囲形成する第１導電型の２個
の第１不純物領域；前記チャネル領域に相応する基板の
バルクの中、基板表面より所定の距離ほど離間されたと
ころに位置する第１導電型の第２不純物領域；を含むこ
とを特徴とするＭＯＳＦＥＴ。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴ（Ｍａｔ
ｅｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関
し、特にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）構造を有するＭＯＳＦＥＴ及びその製造工程に関
する。
【０００２】
【従来の技術】一般に、ＭＯＳＦＥＴは、実質的にゲー
ト，ソース領域及びドレーン領域の３部分で構成されて
いる。このＭＯＳＦＥＴに設定された電圧がゲートに印
加される時、ソース領域とドレーン領域との間にチャネ
ル領域が形成され、電子がチャネル領域に沿ってソース
領域からドレーン領域に移動される。ＬＤＤ構造を有す
る一般的なＭＯＳＦＥＴ製造工程を以下図１（Ａ）乃至
（Ｃ）を参照して説明する。図１（Ａ）乃至（Ｃ）はＬ
ＤＤ構造を有する従来のＭＯＳＦＥＴの製造工程の横断
面図である。図１（Ａ）に示すように、ゲート酸化膜２
２は、ｐ型シリコン基板２１の表面上に成長される。し
きい値電圧を調節し、短チャネルと共に発生するパンチ
スルーのしきい値電圧を抑制するためにチャネル領域を
含めてｐ型チャネルイオンが注入される。図１（Ｂ）に
示すように、ポリシリコンがゲート酸化膜２２上に形成
され、ゲート２３はポリシリコンをパターニングによっ
て形成される。以後は、ＬＤＤ構造のために、低濃度ｎ
型ソース領域２４及びｎ型ドレーン領域２４ａは、マス
クとしてゲート２３を使用した低濃度ｎ型（ｎ- ）イオ
ン注入工程により形成される。図１（Ｃ）に示すよう
に、酸化膜がＣＶＤ法により形成され、この酸化膜はゲ
ート２３の両側壁に側壁酸化膜２５，２５ａを形成する
ためにエッチングバックされる。さらに、高濃度ｎ型
（ｎ+ ）ソース領域２６及び高濃度ｎ型ソース領域２６
ａがゲート２３及びゲート側壁酸化膜２５，２５ａをマ
スクとする高濃度ｎ型イオン注入工程により形成されて
ＬＤＤ構造のＭＯＳＦＥＴが完成される。
【０００３】図１に示したＬＤＤ構造のＭＯＳＦＥＴの
特徴は、ｐ型シリコン基板２１のアクティブ領域の全面
に低濃度ｎ型（ｎ- ）イオンを注入してしきい値電圧を
調節でき、バルクパンチスルーを防止できるようにし
た。従来ＬＤＤ構造を有する他ＭＯＳＦＥＴの断面図を
図２に示した。図２はソース／ドレーン領域のみを包囲
する低濃度のｐ型領域２７を除いて図１の構造と同一で
ある。したがってその製造工程説明は省略する。図２の
構造によれば、この低濃度のｐ型領域２７を用いてバル
クパンチスルーの防止を行っている。従来のＬＤＤ構造
を有するさらに他ＭＯＳＦＥＴの断面を図３に示した。
図３はチャネル領域に相応するゲート直下の基板バルク
中、一部分のみ低濃度ｐ型領域２８を形成したもの以外
は、図１の構成と同じである。したがってその製造工程
説明は省略する。
【０００４】図３によれば、低濃度ｐ型領域２８により
しきい値電圧の調節及びバルクパンチスルーを防止する
ことができる。この技術は韓国の特許出願番号７８８２
／１９９１で提案された。
【０００５】
【発明が解決しようとする課題】しかしながら、従来技
術は次の問題点がある。 １．図１（Ｃ）の構成は、低濃度ｐ型領域がアクティブ
領域全体にわたって形成されるので、接合容量が大きく
なり、チャネル領域での電位障壁が全体的に高まるので
ソース領域からドレーン領域への電子移動度が大きく低
下される。 ２．図２の構成は、低濃度ｐ型領域が低濃度及び高濃度
ｎ型ソース／ドレーン領域全体に形成されるので、接合
容量が大きくなる。また、低濃度ｐ型領域がチャネル領
域には存在しないのでこの部分でのバルクパンチスルー
の防止が難しくなる。 ３．図３の構成は、低濃度ｐ型領域がｐ型シリコン基板
の表面からバルク方向にチャネル領域の中心部分に位置
するので、この部分での電位が高くなる。したがって電
子移動度が低下される。
【０００６】一般に、パンチスルー現象ということは、
ソース領域及びドレーン領域に電圧が印加される場合、
これらのソース領域及びドレーン領域がチャネル領域に
関係なく相互連結された状態を定義する。パンチスルー
は、表面のパンチスルー及びバルクパンチスルーがあ
る。そして、しきい値電圧は、ソース領域及びドレーン
領域間に電流を流すことができるゲート電圧の臨界値を
意味しており、その大きさは上述した低濃度のｐ型イオ
ン注入（チャネルイオン注入）により調節される。この
時、チャネルイオン注入はパンチスルーが発生されない
ように、しきい値電圧を調節するために行われる。
【０００７】本発明の目的は、基板のバルク部分におけ
るパンチスルーを防止できるＬＤＤ構造を有するＭＯＳ
ＦＥＴ及びその製造方法を提供するにある。本発明の他
の目的は、接合容量を減少できるＬＤＤ構造を有するＭ
ＯＳＦＥＴ及びその製造工程を提供するにある。本発明
のさらに他の目的は、チャネル領域における電子移動度
を増大できるＭＯＳＦＥＴ及びその製造工程を提供する
にある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、第１導電型の半導体基板；前記
基板上に位置するゲート；前記ゲート下側に相応する基
板の表面直下に位置する第１導電型のチャネル領域；前
記チャネル領域の左右のいずれか一方に該当する基板の
表面直下に順次位置する第２導電型の低濃度ソース領域
及び第２導電型の高濃度ソース領域；前記チャネル領域
の左右の中他方の側に該当する基板の表面内に位置する
第２導電型の低濃度ドレーン領域及び第２導電型の高濃
度ドレーン領域；前記第２導電型の低濃度ソース領域と
第２導電型の低濃度ドレーン領域とを包囲して形成する
第１導電型の２個の第１不純物領域；前記チャネル領域
に相応する基板のバルクの中、基板表面より所定の距離
だけ離間されたところに位置する第１導電型の第２不純
物領域；を含むＭＯＳＦＥＴが提供される。
【０００９】また、上記の目的を達成するために、本発
明によれば、第１導電型の基板にアクティブ領域及びフ
ィールド領域を限定する過程。基板の全ての領域上に第
１絶縁膜及び第２絶縁膜を順次形成する過程；アクティ
ブ領域の第２絶縁膜の中、ゲート領域に該当する部分を
パターニングして除去する過程；露出された第１絶縁膜
中、ゲート領域の幅より狭小の幅をパターニングで除去
してゲート領域の両側エッジ部分に各々第２絶縁膜で覆
わない所定の幅の第１絶縁膜を残存させる過程；ゲート
領域の両側エッジ部分に相応する基板表面の直下部分
と、チャネル領域の中心部分に相応する基板バルクとに
各々所定の濃度を有する第１導電型チャネル不純物が注
入されるように残存するゲート領域以外の第２絶縁膜を
マスクとして所定のエネルギで、第１導電型のチャネル
不純物を注入する過程；注入された不純物を拡散してゲ
ート領域の両側エッジ部分に相応する基板表面の直下部
分には第１導電型の２個の第１不純物領域を、チャネル
領域の中心部分に相応する基板バルクには第１導電型の
第２不純物領域を形成する過程；ゲート領域の両側エッ
ジ部分に残存する第１絶縁膜を除去する過程；第１絶縁
膜と第２絶縁膜とが全部除去された凹部にゲートを形成
する過程；残存するゲート領域以外の第１絶縁膜及び第
２絶縁膜等全部を除去する過程；ゲートをマスクとして
第２導電型の低濃度不純物を注入して基板内に低濃度ソ
ース／ドレーン領域を形成する過程；ゲート両側面に側
壁絶縁膜を形成する過程；ゲートとゲート側壁絶縁膜と
をマスクとして第２導電型の高濃度不純物を注入して基
板内に高濃度ソース／ドレーン領域を形成する過程；を
含む方法が提供される。
【００１０】
【実施例】本発明によるＭＯＳＦＥＴ製造工程の一実施
例を図４〜図１６を参照して説明する。まず、図４に示
すように、ｐ型シリコン１上に、フィールド酸化膜２を
形成してフィールド領域及びアクティブ領域を限定す
る。図５に示すように、パッド酸化膜３と窒化膜４及び
酸化膜５を順次形成する。フォトレジスト６を用いてゲ
ート領域を限定する。ここで、パッド用第１酸化膜３と
窒化膜４及び第２酸化膜５は、互いに異なるエッチング
選択度を有していなければならない。図６に示すよう
に、フォトレジスト６をマスクとしてゲート領域内の第
２酸化膜５を除去する。図７に示すように、フォトレジ
スト６を除去した後、露出された全表面にポリシリコン
膜７を所定の厚さだけＣＶＤ法により蒸着する。ここ
で、ポリシリコン膜７は第２酸化膜５及び窒化膜４とは
異なるエッチング選択度を有していなければならない
し、したがって側壁形成のためのポリシリコン膜７は、
異なるエッチング選択度を有する半導体膜及び絶縁膜で
代替できる。図８に示すように、ポリシリコン膜７をＲ
ＩＥ法により非等方性乾式エッチングを施してゲート領
域内の第２酸化膜５の側面に側壁ポリシリコン膜８を形
成する。図９に示すように、残存する第２酸化膜５と側
壁ポリシリコン膜８とをマスクとして、窒化膜４を乾式
エッチングしてゲート領域より小幅に窒化膜４を除去す
る。この時、ゲート領域の両側エッジ部分に第２酸化膜
５によって覆わない窒化膜４の一部９が残存することに
なる。側壁ポリシリコン膜７ａを除去した後、所定のエ
ネルギで低濃度ｐ型不純物イオンをシリコン基板１内に
注入する。この時、残存する第２酸化膜５はイオンを注
入する時、マスクとして使用され、ｐ型の低濃度不純物
イオン（ｐ- ）は窒化膜４、パッド用第１酸化膜３を順
次通過してゲート領域の両側エッジ部分に該当するｐ型
のシリコン基板１の表面直下部分に注入されると共にチ
ャネル領域に該当するｐ型シリコン基板１のバルクに注
入される。この時、図９の示すように、ゲート領域両側
エッジ部分の下側に注入された不純物イオンは、窒化膜
４の一部９とゲートキャップ酸化膜１４，第１酸化膜３
を通過するので、チャネル領域内に注入された不純物イ
オン（ｐ- ）より深さがもっと浅く、その濃度も低濃度
（ｐ- ）である。
【００１１】図１０に示すように、アニーリング工程を
行って注入されたｐ型の不純物イオンを拡散して該当す
る領域に２個のｐ型の第１不純物領域１０，１０ａ及び
ｐ型の第２不純物領域１１を形成する。ゲート領域内の
残存する窒化膜の一部９を除去する。この時、ゲート領
域内のパッド用第１酸化膜３もこれと共に除去される。
図１１に示すように、ゲート領域内のｐ型のシリコン基
板１上に、ゲート酸化膜１２をＣＶＤ法により蒸着した
後、図１２に示すように、ゲート酸化膜１２上にゲート
ポリシリコン電極１３とゲートキャップ酸化膜１４とを
形成する。その後、図１２に示すように、ゲート領域以
外に残存するパッド用第１酸化膜３，窒化膜４，第２酸
化膜５を全部除去する。
【００１２】ゲートキャップ酸化膜１４をマスクとして
ｐ型シリコン基板１に低濃度のｎ型不純物のイオン（ｎ
- ）を注入して、低濃度ソース／ドレーン領域１５，１
５ａを形成する。この時、ｐ型第１不純物領域１０，１
０ａが低濃度ソース／ドレーン領域１５，１５ａを包囲
する形態になる。図１３に示すように、全表面にわたっ
てＣＶＤ法により第３酸化膜１６を蒸着した後、この第
３酸化膜１６上にＲＩＥ工程を施して第３酸化膜１６を
異方性乾式エッチングして図１４に示すように、ゲート
側壁酸化膜１６ａを形成する。この第３酸化膜１６は他
の絶縁膜または半導体膜で代替できる。
【００１３】図１５に示すように、ゲートキャップ酸化
膜１４とゲート側壁酸化膜１６ａとをマスクとしてｐ型
半導体基板１に高濃度のｎ型イオン（ｎ+ ）を注入して
高濃度のｎ型ソース／ドレーン領域１７，１７ａを形成
する。図１６に示すように、全体的に第４酸化膜１８を
形成した後、第４酸化膜１８上に乾式エッチングを施し
て高濃度のｎ型ソース領域１７と、高濃度のｎ型ドレー
ン領域１７ａとの表面にバリヤコンタクトを形成する。
その後、バリヤコンタクト内に金属を蒸着してソース電
極１９とドレーン電極１９ａとを形成する。これらの電
極の物質としては金属の外に、所定の導電型の不純物イ
オンがドープされたポリシリコンを使用できる。
【００１４】図１７は、図９におけるｐ型の低濃度不純
物イオン（ｐ- ）を注入する時の領域（Ｋ1 ）と領域
（Ｋ2 ）とにおけるドーピングプロファイル図である。
図１７において、領域（Ｋ1 ）におけるドーピング濃度
は、ソース領域とドレーン領域との最近接した部分でピ
ーク値となり、領域（Ｋ2 ）におけるドーピング濃度
は、中心部分においてピーク値であることがわかる。し
たがって、図１７によれば、領域（Ｋ1 ）においてドー
ピング濃度はソース領域とドレーン領域とに近接すれば
するほどピーク値となりパンチスルーが防止できるよう
にしきい値電圧の調節が可能となり、領域（Ｋ2 ）にお
けるドーピング濃度は中心部分、即ち、チャネル領域の
中心に該当する部分でピーク値にあるので、バルクパン
チスルーを防止できる。
【００１５】従来技術についての本発明の優秀性を図１
８乃至図２１を参照して説明する。ゲート長さ全部０．
５μｍとした。図１８（Ａ）は、本発明による図１６の
基板表面から基板バルク側へのｎ型及びｐ型不純物イオ
ンのドーピングプロファイル図であり、図１８（Ｂ）は
従来技術による図１（Ｃ）の基板表面から基板バルク側
へのｎ型及びｐ型不純物イオンのドーピングプロファイ
ル図を示したものである。図１９（Ａ）は、図１６のａ
−ａ′線（ｐ型シリコン基板表面）におけるｎ型及びｐ
型不純物イオンドーピングプロファイル図であり、図１
９（Ｂ）は図１（Ｃ）のｃ−ｃ′線（ｐ型シリコン基
板）における表面ｎ型及びｐ型不純物イオンのドーピン
グプロファイル図を示したものである。図２０（Ａ）
は、図１６のチャネル領域のｂ−ｂ′線におけるｐ型不
純物イオンのドーピングプロファイル図を、図２０
（Ｂ）は、図１（Ｃ）のチャネル領域のｄ−ｄ′線にお
けるｐ型不純物イオンのドーピングプロファイル図を示
したものである。
【００１６】図１８（Ａ）によれば、本発明はチャネル
領域のハッチング部分でｐ型不純物イオンのドーピング
プロファイルが最大値になるので、この部分における電
位プロファイル高く形成される。したがって、パンチス
ルーを防止できるためのしきい値電圧の調節が容易にし
たこととなり、バルクパンチスルーが防止できる。ま
た、図１８（Ｂ）によれば、従来技術はチャネル領域に
おけるｐ型不純物イオンのドーピングプロファイルが低
いのでバルクパンチスルーの発生可能性が高い。図１９
（Ａ）によれば、本発明は領域（Ｋ1 ）で指示された部
分（即ち、ゲート領域の両側エッジ部分）におけるｐ型
不純物イオンのドーピング濃度がピーク値になるので表
面パンチスルーを防止することができるように、しきい
値電圧の調節が容易であるということがわかる。また、
領域（Ｋ2 ）で指示された部分（チャネル領域の直下部
分）におけるｐ型不純物イオンのドーピング濃度がピー
ク値になるので、バルクパンチスルーが防止でき、かつ
領域（Ｋ1 ）（Ｋ2 ）によりチャネル領域における電子
移動度を増加させることができる。逆に、図１９（Ｂ）
によれば、従来技術はチャネル領域において全般的にｐ
型不純物イオンのドーピングプロファイルが一定するの
で、バルクパンチスルーの発生可能性が高くなるので電
子移動度は低下する。図２０（Ａ）によれば、本発明は
チャネル領域の中心の直下部分におけるｐ型不純物イオ
ンのドーピングプロファイルがピーク値になるので、バ
ルクパンチスルーが防止されることをわかることができ
る。逆に、図２０（Ｂ）によれば、従来技術はチャネル
領域において全般的にｐ型不純物イオンのドーピングプ
ロファイルが類似であるので、バルクパンチスルーの発
生の可能性が高い。
【００１７】図２１（Ａ）は、本発明による図１６のａ
−ａ′線の電位輪郭を示したもので、図２１（Ｂ）は、
従来技術による図１（Ｃ）のｃ−ｃ′線の電位輪郭を示
したものである。図２１（Ａ）によれば、ゲート直下部
分に位置するチャネル領域の電位が高くなり、デプリッ
ション領域の幅（Ｗ1 ）が大きいということをわかるこ
とができる。図２１（Ｂ）によれば、ゲート直下部分に
位置するチャネル領域の電位が図２１（Ａ）に比べて低
い、デプリッション（ｄｅｐｌｉｓｉｏｎ）領域の幅
（Ｗ2）も図２１（Ａ）に比べて小さい。
【００１８】一方、ｎ型ソース／ドレーン領域とｐ型シ
リコン基板との接合容量は、下記式（１）のようにデプ
リッション領域の幅の平方根に反比例の関係にある。 Ｃ ∝１／Ｗ・・・・・・・・・ （１） したがって、本発明は技術に比べて比較的低い接合容量
を有する。通常チャネル領域における電流の流れは基板
表面で行う。図２２（Ａ）は、本発明に相応する図１６
の構造においてゲート電圧（ＶG ）の変化による電流
（Ｉｄ）の大きさを示したものであり、図２２（Ｂ）
は、従来技術に相応する図１（Ｃ）の構造において、ゲ
ート電圧（ＶG ）の変化による電流（Ｉｄ）の大きさを
示したものである。ゲート電圧（ＶG ）の変化により図
２２（Ａ）のグラフは、図２２（Ｂ）のグラフより多い
電流が流れを示す。したがって、本発明は従来技術より
優秀な電子移動度の特性を有する。
【００１９】
【発明の効果】以上に説明したように、本発明によれ
ば、チャネルイオンを注入する時、ゲートの両側エッジ
及びチャネル領域の直下側に該当する基板のバルクにお
いてドーピング濃度がピーク値になるようにして、バル
クパンチスルーを防止することができ、接合容量を減少
でき、かつ電子移動度を増加させることができる。
【図面の簡単な説明】
【図１】従来の一実施例によるＭＯＳＦＥＴの製造工程
断面図である。
【図２】従来の他の実施例によるＭＯＳＦＥＴの構造断
面図である。
【図３】従来のさらに他の実施例によるＭＯＳＦＥＴの
構造断面図である。
【図４】本発明によるＭＯＳＦＥＴの製造工程断面図で
ある。
【図５】本発明によるＭＯＳＦＥＴの製造工程断面図で
ある。
【図６】本発明によるＭＯＳＦＥＴの製造工程断面図で
ある。
【図７】本発明によるＭＯＳＦＥＴの製造工程断面図で
ある。
【図８】本発明によるＭＯＳＦＥＴの製造工程断面図で
ある。
【図９】本発明によるＭＯＳＦＥＴの製造工程断面図で
ある。
【図１０】本発明によるＭＯＳＦＥＴの製造工程断面図
である。
【図１１】本発明によるＭＯＳＦＥＴの製造工程断面図
である。
【図１２】本発明によるＭＯＳＦＥＴの製造工程断面図
である。
【図１３】本発明によるＭＯＳＦＥＴの製造工程断面図
である。
【図１４】本発明によるＭＯＳＦＥＴの製造工程断面図
である。
【図１５】本発明によるＭＯＳＦＥＴの製造工程断面図
である。
【図１６】本発明によるＭＯＳＦＥＴの製造工程断面図
である。
【図１７】図９に示したｐ型不純物イオン注入する時の
チャネル領域におけるドーピングプロファイル図であ
る。
【図１８】図１６のａ−ａ′線以下におけるドーピング
プロファイル図（Ａ）と、図１（Ｃ）のｃ−ｃ′線以下
におけるドーピングプロファイル図（Ｂ）である。
【図１９】図１６のａ−ａ′線によるドーピングプロフ
ァイル図（Ａ）と、図１（Ｃ）のｃ−ｃ′線によるドー
ピングプロファイル図（Ｂ）である。
【図２０】図１６のｂ−ｂ′線によるドーピングプロフ
ァイル図（Ａ）と、図１（Ｃ）のｄ−ｄ′線によるドー
ピングプロファイル図（Ｂ）である。
【図２１】図１６のａ−ａ′線以下における電位プロフ
ァイル図（Ａ）と、図１（Ｃ）のｃ−ｃ′線以下におけ
る電位プロファイル図である。
【図２２】図１６の構造による電子移動を示すグラフ
（Ａ）と、図１（Ｃ）の構造による電子移動を示すグラ
フである。
【符号の説明】
１ 基板 ２ フィールド酸化膜 ３ パッド用第１酸化膜 ４ 窒化膜 ５ 第２酸化膜 ６ フォトレジスト ７ ポリシリコン ８ 側壁ポリシリコン膜 ９ 窒化膜の一部 １０，１０ａ 第１不純物領域 １１ 第２不純物領域 １２ ゲート酸化膜 １３ ゲートポリシリコン電極 １４ ゲートキャップ酸化膜 １５ 低濃度ｎ型ソース領域 １５ａ 低濃度ｎ型ドレーン領域 １６ 第３酸化膜 １６ａ ゲート側壁酸化膜 １７ 高濃度ｎ型ソース領域 １７ａ 高濃度ｎ型ドレーン領域 １８ 第４酸化膜 １９ ソース電極 １９ａ ドレーン電極

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板；前記基板上に
    位置するゲート；前記ゲートの下側に相応する基板の表
    面直下に位置する第１導電型のチャネル領域；前記チャ
    ネル領域の左右のいずれかに該当する基板の表面直下に
    順次位置する第２導電型の低濃度ソース領域及び第２導
    電型の高濃度ソース領域；前記チャネル領域の左右の中
    他方の側に該当する基板の表面内に順次位置する第２導
    電型の低濃度ドレーン領域及び第２導電型の高濃度ドレ
    ーン領域；前記第２導電型の低濃度ソース領域と第２導
    電型の低濃度ドレーン領域とを包囲形成する第１導電型
    の２個の第１不純物領域；前記チャネル領域に相応する
    基板のバルクの中、基板表面より所定の距離離間された
    ところに位置する第１導電型の第２不純物領域；を含む
    ことを特徴とするＭＯＳＦＥＴ。
  2. 【請求項２】 基板と第１不純物領域及び第２不純物領
    域における第１導電型不純物イオンの濃度は、第２不純
    物領域＞第１不純物領域＞基板の順であることを特徴と
    する請求項１に記載のＭＯＳＦＥＴ。
  3. 【請求項３】 高濃度ソース領域に電気的に連結された
    ソース電極；高濃度ドレーン領域が電気的に連結された
    ドレーン電極；がさらに含まれることを特徴とする請求
    項１に記載のＭＯＳＦＥＴ。
  4. 【請求項４】 ソース電極及びドレーン電極の物質は、
    金属であることを特徴とする請求項３に記載のＭＯＳＦ
    ＥＴ。
  5. 【請求項５】 ソース電極及びドレーン電極の物質は、
    所定の導電型不純物イオンがドープされたポリシリコン
    であることを特徴とする請求項３に記載のＭＯＳＦＥ
    Ｔ。
  6. 【請求項６】 第１導電型はｐ型であり、第２導電型は
    ｎ型であることを特徴とする請求項１に記載のＭＯＳＦ
    ＥＴ。
  7. 【請求項７】 ゲートは、ゲート絶縁膜；ゲート絶縁膜
    上に形成されたゲート電極；ゲート電極上に形成された
    ゲートキャップ絶縁膜；これらの膜の側面に形成された
    ゲート側壁絶縁膜；が含まれることを特徴とする請求項
    １に記載のＭＯＳＦＥＴ。
  8. 【請求項８】 ゲート電極の物質は、金属であることを
    特徴とする請求項７に記載のＭＯＳＦＥＴ。
  9. 【請求項９】 ゲート電極の物質は、所定の導電型不純
    物イオンがドープされたポリシリコンであることを特徴
    とする請求項７に記載のＭＯＳＦＥＴ。
  10. 【請求項１０】 第１導電型の基板にアクティブ領域及
    びフィールド領域を限定する過程。基板の全領域上に第
    １絶縁膜及び第２絶縁膜を順次形成する過程；アクティ
    ブ領域の第２絶縁膜の中、ゲート領域に該当する部分を
    パターニングして除去する過程；露出された第１絶縁膜
    中、ゲート領域の幅より狭小の幅をパターニング除去
    し、ゲート領域の両側エッジ部分に各々第２絶縁膜で覆
    わない所定の幅の第１絶縁膜を残存させる過程；ゲート
    領域の両側エッジ部分に相応する基板表面の直下部分
    と、チャネル領域の中心部分に相応する基板バルクとに
    各々所定の濃度を有する第１導電型チャネル不純物が注
    入されるように残存するゲート領域以外の第２絶縁膜を
    マスクとして所定のエネルギで、第１導電型のチャネル
    不純物を注入する過程；注入された不純物を拡散してゲ
    ート領域の両側エッジ部分に相応する基板表面の直下部
    分には第１導電型の２個の第１不純物領域を、チャネル
    領域の中心部分に相応する基板バルクには第１導電型の
    第２不純物領域を形成する過程；ゲート領域の両側エッ
    ジ部分に残存する第１絶縁膜を除去する過程；第１絶縁
    膜と第２絶縁膜とが全部除去された凹部にゲートを形成
    する過程；残存するゲート領域以外の第１絶縁膜及び第
    ２絶縁膜等全部を除去する過程；ゲートをマスクとして
    第２導電型の低濃度不純物を注入して基板内に低濃度ソ
    ース／ドレーン領域を形成する過程；ゲート両側面に側
    壁絶縁膜を形成する過程；ゲートとゲート側壁絶縁膜と
    をマスクとして第２導電型の高濃度不純物を注入して基
    板内に高濃度ソース／ドレーン領域を形成する過程；が
    含まれることを特徴とするＭＯＳＦＥＴ製造方法。
  11. 【請求項１１】 第１絶縁膜が形成される前、パッド用
    絶縁膜が形成され、前記パッド用絶縁膜は第１導電型の
    チャネル不純物イオンを基板内に注入する過程以後の過
    程を通じて第１絶縁膜の除去する時共に除去されること
    を特徴とする請求項１０に記載のＭＯＳＦＥＴ製造方
    法。
  12. 【請求項１２】 ゲート領域の両側エッジ部分に各々第
    ２絶縁膜で覆わない所定の幅の第１絶縁膜を残存させる
    ための過程は、ゲート領域内の第２絶縁膜が除去されて
    凹部が形成された状態下で、全表面にわたって第１絶縁
    膜及び第２絶縁膜とエッチング選択度が異なる第３絶縁
    膜を形成する過程；前記第３絶縁膜をエッチングして前
    記凹部が両側面に側壁絶縁膜を形成する過程；前記ゲー
    ト領域以外の第２絶縁膜と側壁絶縁膜とをマスクとして
    第１絶縁膜をエッチングしてゲート幅より小幅の第１絶
    縁膜を除去する過程；前記側壁絶縁膜を除去する過程；
    が含まれることを特徴とする請求項１０に記載のＭＯＳ
    ＦＥＴ製造方法。
  13. 【請求項１３】 側壁絶縁膜のためのエッチング異方性
    乾式エッチングであることを特徴とする請求項１２に記
    載のＭＯＳＦＥＴ製造方法。
  14. 【請求項１４】 異方性乾式エッチングは、反応イオン
    エッチングであることを特徴とする請求項１３に記載の
    ＭＯＳＦＥＴ製造方法。
  15. 【請求項１５】 側壁絶縁膜の物質は、第１絶縁膜及び
    第２絶縁膜と異なるエッチング選択度を有する半導体膜
    であることを特徴とする請求項１２に記載のＭＯＳＦＥ
    Ｔ製造方法。
  16. 【請求項１６】 第１絶縁膜及び第２絶縁膜は、互いに
    異なるエッチング選択度を有することを特徴とする請求
    項１０に記載のＭＯＳＦＥＴ製造方法。
  17. 【請求項１７】 第２不純物領域は、第１不純物領域よ
    りもっと高濃度を有し、基板表面からもっと深いことを
    特徴とする請求項１０に記載のＭＯＳＦＥＴ製造方法。
  18. 【請求項１８】 ゲートを形成する過程は、露出された
    基板表面にゲート絶縁膜を形成する過程；ゲート絶縁膜
    上にゲート電極を形成する過程；ゲート電極上にゲート
    キャップ絶縁膜を形成する過程；が含まれる特徴とする
    請求項１０に記載のＭＯＳＦＥＴ製造方法。
  19. 【請求項１９】 第１導電型は、ｐ型であり第２導電型
    はｎ型であることを特徴とする請求項１０に記載のＭＯ
    ＳＦＥＴ製造方法。
  20. 【請求項２０】 ゲート電極の物質は、所定の導電型の
    不純物がドープされたポリシリコン膜であることを特徴
    とする請求項１８に記載のＭＯＳＦＥＴ製造方法。
  21. 【請求項２１】 ゲート電極の物質は、金属であること
    を特徴とする請求項１８に記載のＭＯＳＦＥＴ製造方
    法。
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