JPH06204813A - 電界効果トランジスタ論理回路 - Google Patents
電界効果トランジスタ論理回路Info
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- JPH06204813A JPH06204813A JP50A JP46493A JPH06204813A JP H06204813 A JPH06204813 A JP H06204813A JP 50 A JP50 A JP 50A JP 46493 A JP46493 A JP 46493A JP H06204813 A JPH06204813 A JP H06204813A
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- 230000005669 field effect Effects 0.000 title claims description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】
【目的】 低電圧駆動時においてもノイズの影響が少な
く、高速性能が失われることのないＤ型フリップフロッ
プを提供する。 【構成】 データ入力Ｄ，Ｄ（バー）を取り込むための
２入力ＮＯＲ回路２１，２２とエンハンスメント型ＦＥ
Ｔ２５，２６，２７，２８と出力電位レベルを維持する
ために互いに入出力端どうしを接続したインバータ２
３，２４とからなるマスタラッチ２と、同様の構成のス
レーブラッチ３とを縦列に接続し、それぞれのラッチ回
路の２入力ＮＯＲ回路に互いに反対位相の関係のクロッ
ク信号φ，φ（バー）を与えてＤ型フリップフロップを
構成する。
く、高速性能が失われることのないＤ型フリップフロッ
プを提供する。 【構成】 データ入力Ｄ，Ｄ（バー）を取り込むための
２入力ＮＯＲ回路２１，２２とエンハンスメント型ＦＥ
Ｔ２５，２６，２７，２８と出力電位レベルを維持する
ために互いに入出力端どうしを接続したインバータ２
３，２４とからなるマスタラッチ２と、同様の構成のス
レーブラッチ３とを縦列に接続し、それぞれのラッチ回
路の２入力ＮＯＲ回路に互いに反対位相の関係のクロッ
ク信号φ，φ（バー）を与えてＤ型フリップフロップを
構成する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ論
理回路に関し、特にクロックに同期して動作するＤ型フ
リップフロップを構成する電界効果トランジスタ論理回
路に関する。
理回路に関し、特にクロックに同期して動作するＤ型フ
リップフロップを構成する電界効果トランジスタ論理回
路に関する。
【０００２】
【従来の技術】論理ＬＳＩで用いられる従来のＤ型フリ
ップフロップの代表的な例として図２に８ＮＯＲ回路型
フリップフロップの回路を示す。この回路では４個の２
入力ＮＯＲ回路からなるマスターラッチ２とスレーブラ
ッチ３とを用いた構成がとられている。
ップフロップの代表的な例として図２に８ＮＯＲ回路型
フリップフロップの回路を示す。この回路では４個の２
入力ＮＯＲ回路からなるマスターラッチ２とスレーブラ
ッチ３とを用いた構成がとられている。
【０００３】この回路においてデータ入力端子１１から
の入力データＤおよびデータ入力端子１２からの逆相の
データＤ（バー）（バーは、反転を意味する上バーの代
用。以下同じ）は、クロック入力端子１３からのクロッ
ク信号φがロウレベルの時にマスターラッチ２に取り込
まれ、ハイレベル時に保持する。スレーブラッチ３はク
ロック入力端子１４からのクロックの逆相信号φ（バ
ー）がロウレベルの時にマスターラッチ２のデータを取
り込み、ハイレベル時に保管する。
の入力データＤおよびデータ入力端子１２からの逆相の
データＤ（バー）（バーは、反転を意味する上バーの代
用。以下同じ）は、クロック入力端子１３からのクロッ
ク信号φがロウレベルの時にマスターラッチ２に取り込
まれ、ハイレベル時に保持する。スレーブラッチ３はク
ロック入力端子１４からのクロックの逆相信号φ（バ
ー）がロウレベルの時にマスターラッチ２のデータを取
り込み、ハイレベル時に保管する。
【０００４】マスターラッチ２において、データＤを取
り込んだＮＯＲ回路４１の出力は次段のＮＯＲ回路４３
に入力される。ＮＯＲ回路４３の出力はこのラッチの出
力となるとともに、さらにＮＯＲ回路４４の入力とな
る。データＤ（バー）を取り込んだＮＯＲ回路４２の出
力は次段のＮＯＲ回路４４に入力される。ＮＯＲ回路４
４の出力はこのラッチの出力となるとともに、さらにＮ
ＯＲ回路４３の入力となる。つまり、ＮＯＲ回路４３は
ＮＯＲ回路４１とＮＯＲ回路４４の両方の出力を入力と
し、ＮＯＲ回路４４はＮＯＲ回路４２とＮＯＲ回路４３
の両方の出力を入力としている。ＮＯＲ回路４３とＮＯ
Ｒ回路４４は互いに、一方の出力を他方の入力としてい
る。ＮＯＲ回路４５，４６，４７，４８よりなるスレー
ブラッチ３もマスターラッチ２と同様の動作をするが、
マスターラッチ２のＮＯＲ回路４１，４２に入力される
クロックと、スレーブラッチ３のＮＯＲ回路４５，４６
にクロック入力端子１４から入力されるクロックとは互
いに逆相のクロックが入力される。スレーブラッチ３の
データ出力端子１５からはデータＱが、データ出力端子
１６からはデータＱ（バー）が出力される。
り込んだＮＯＲ回路４１の出力は次段のＮＯＲ回路４３
に入力される。ＮＯＲ回路４３の出力はこのラッチの出
力となるとともに、さらにＮＯＲ回路４４の入力とな
る。データＤ（バー）を取り込んだＮＯＲ回路４２の出
力は次段のＮＯＲ回路４４に入力される。ＮＯＲ回路４
４の出力はこのラッチの出力となるとともに、さらにＮ
ＯＲ回路４３の入力となる。つまり、ＮＯＲ回路４３は
ＮＯＲ回路４１とＮＯＲ回路４４の両方の出力を入力と
し、ＮＯＲ回路４４はＮＯＲ回路４２とＮＯＲ回路４３
の両方の出力を入力としている。ＮＯＲ回路４３とＮＯ
Ｒ回路４４は互いに、一方の出力を他方の入力としてい
る。ＮＯＲ回路４５，４６，４７，４８よりなるスレー
ブラッチ３もマスターラッチ２と同様の動作をするが、
マスターラッチ２のＮＯＲ回路４１，４２に入力される
クロックと、スレーブラッチ３のＮＯＲ回路４５，４６
にクロック入力端子１４から入力されるクロックとは互
いに逆相のクロックが入力される。スレーブラッチ３の
データ出力端子１５からはデータＱが、データ出力端子
１６からはデータＱ（バー）が出力される。
【０００５】また、別な従来のＤ型フリップフロップと
して、図３に示した構成の回路がある。この回路では、
２個のトランスファゲート５１，５２、６１，６２と４
個のインバータ５３〜５６、６３〜６６からなるマスタ
ーラッチ２とスレーブラッチ３を用いた構成がとられて
いる。この回路は構成が簡単で高速で動作する特徴を有
している。図中のインバータ５５，５６，６５，６６
は、インバータ５３，５４，６３，６４よりも負荷駆動
能力を小さくしている。これは、入力データを供給する
前段の回路（図示せず）の駆動能力がインバータ５５，
５６の駆動能力と同程度である場合に、データの競合が
起こるのを防ぐためである。例えば、前段の回路の出力
レベルと、インバータの出力レベルが異なるときに、イ
ンバータ５３やインバータ５４の入力が中間電位となっ
て、入力データがラッチされない可能性があるからであ
る。
して、図３に示した構成の回路がある。この回路では、
２個のトランスファゲート５１，５２、６１，６２と４
個のインバータ５３〜５６、６３〜６６からなるマスタ
ーラッチ２とスレーブラッチ３を用いた構成がとられて
いる。この回路は構成が簡単で高速で動作する特徴を有
している。図中のインバータ５５，５６，６５，６６
は、インバータ５３，５４，６３，６４よりも負荷駆動
能力を小さくしている。これは、入力データを供給する
前段の回路（図示せず）の駆動能力がインバータ５５，
５６の駆動能力と同程度である場合に、データの競合が
起こるのを防ぐためである。例えば、前段の回路の出力
レベルと、インバータの出力レベルが異なるときに、イ
ンバータ５３やインバータ５４の入力が中間電位となっ
て、入力データがラッチされない可能性があるからであ
る。
【０００６】この回路において入力データＤおよび逆相
のデータＤ（バー）はクロック信号φがハイレベルの時
にマスターラッチ２に取り込まれ、ロウレベル時に保持
する。スレーブラッチ３はクロックの逆相信号φ（バ
ー）がハイレベルの時にマスターラッチ２のデータを取
り込み、ロウレベル時に保持する。
のデータＤ（バー）はクロック信号φがハイレベルの時
にマスターラッチ２に取り込まれ、ロウレベル時に保持
する。スレーブラッチ３はクロックの逆相信号φ（バ
ー）がハイレベルの時にマスターラッチ２のデータを取
り込み、ロウレベル時に保持する。
【０００７】
【発明が解決しようとする課題】図２に示されるＤ型フ
リップフロップにおいては、データはラッチに入ってか
ら出るまでに３段のＮＯＲ回路を通ることになり、フリ
ップフロップとしては６段のＮＯＲ回路を通って出力さ
れることになる。したがって、このフリップフロップの
動作速度はその分遅くなる。
リップフロップにおいては、データはラッチに入ってか
ら出るまでに３段のＮＯＲ回路を通ることになり、フリ
ップフロップとしては６段のＮＯＲ回路を通って出力さ
れることになる。したがって、このフリップフロップの
動作速度はその分遅くなる。
【０００８】また、図３に示されるＤ型フリップフロッ
プにおいては、トランスファゲートから見た次段の入力
インピーダンスが高いため、トランスファゲートの出力
端の電位が変動しやすく、この出力端とクロック入力端
との容量によって、クロックノイズが発生しやすい。そ
のため低電圧で駆動した場合には、ノイズによって誤動
作が生じる。
プにおいては、トランスファゲートから見た次段の入力
インピーダンスが高いため、トランスファゲートの出力
端の電位が変動しやすく、この出力端とクロック入力端
との容量によって、クロックノイズが発生しやすい。そ
のため低電圧で駆動した場合には、ノイズによって誤動
作が生じる。
【０００９】本発明の目的は、低電圧駆動時においても
ノイズの影響が少なく、高速性能が失われることのない
電界効果トランジスタ論理回路を提供することにある。
ノイズの影響が少なく、高速性能が失われることのない
電界効果トランジスタ論理回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の電界効果トラン
ジスタ論理回路は、第１のデータ信号とクロック信号が
入力される第１のＮＯＲ回路と、データ信号とは反対位
相の第２のデータ信号とクロック信号が入力される第２
のＮＯＲ回路を有し、ドレイン電極が第１の電源端子に
接続され、ゲート電極に前記第１のＮＯＲ回路の出力が
接続され、ソース電極が第１の出力端子に接続された第
１のエンハンスメント型ＦＥＴと、ドレイン電極が第１
の出力端子に接続され、ゲート電極に前記第２のＮＯＲ
回路の出力が接続され、ソース電極が第２の電源端子に
接続された第２のエンハンスメント型ＦＥＴと、ドレイ
ン電極が第１の電源端子に接続され、ゲート電極に前記
第２のＮＯＲ回路の出力が接続され、ソース電極が第２
の出力端子に接続された第３のエンハンスメント型ＦＥ
Ｔと、ドレイン電極が第２の出力端子に接続され、ゲー
ト電極に前記第１のＮＯＲ回路の出力が接続され、ソー
ス電極が第２の電源端子に接続された第４のエンハンス
メント型ＦＥＴと、入力が第１の出力端子に接続され、
出力が第２の出力端子に接続された第１のインバータ回
路と、入力が第２の出力端子に接続され、出力が第１の
出力端子に接続された第２のインバータ回路とで構成さ
れている。
ジスタ論理回路は、第１のデータ信号とクロック信号が
入力される第１のＮＯＲ回路と、データ信号とは反対位
相の第２のデータ信号とクロック信号が入力される第２
のＮＯＲ回路を有し、ドレイン電極が第１の電源端子に
接続され、ゲート電極に前記第１のＮＯＲ回路の出力が
接続され、ソース電極が第１の出力端子に接続された第
１のエンハンスメント型ＦＥＴと、ドレイン電極が第１
の出力端子に接続され、ゲート電極に前記第２のＮＯＲ
回路の出力が接続され、ソース電極が第２の電源端子に
接続された第２のエンハンスメント型ＦＥＴと、ドレイ
ン電極が第１の電源端子に接続され、ゲート電極に前記
第２のＮＯＲ回路の出力が接続され、ソース電極が第２
の出力端子に接続された第３のエンハンスメント型ＦＥ
Ｔと、ドレイン電極が第２の出力端子に接続され、ゲー
ト電極に前記第１のＮＯＲ回路の出力が接続され、ソー
ス電極が第２の電源端子に接続された第４のエンハンス
メント型ＦＥＴと、入力が第１の出力端子に接続され、
出力が第２の出力端子に接続された第１のインバータ回
路と、入力が第２の出力端子に接続され、出力が第１の
出力端子に接続された第２のインバータ回路とで構成さ
れている。
【００１１】また、本発明のＤ型フリップフロップは、
上記電界効果トランジスタ論理回路を２段縦列に接続
し、それぞれに互いに反対位相の関係にあるクロック信
号を与えるように構成されている。
上記電界効果トランジスタ論理回路を２段縦列に接続
し、それぞれに互いに反対位相の関係にあるクロック信
号を与えるように構成されている。
【００１２】
【実施例】次に本発明の好適な実施例について、図面を
参照して説明する。
参照して説明する。
【００１３】図１は本発明の一実施例の回路図である。
図１を参照すると、本実施例は、マスターラッチ２とス
レーブラッチ３とが縦列に接続された構成となってい
る。本実施例が図２，図３に示される従来のＤ型フリッ
プフロップと異なるのは、それぞれのラッチ回路の構成
である。
図１を参照すると、本実施例は、マスターラッチ２とス
レーブラッチ３とが縦列に接続された構成となってい
る。本実施例が図２，図３に示される従来のＤ型フリッ
プフロップと異なるのは、それぞれのラッチ回路の構成
である。
【００１４】本実施例におけるマスターラッチ２では、
２入力のＮＯＲ回路２１の入力は、データ入力端子１１
とクロック入力端子１３に接続されている。２入力のＮ
ＯＲ回路２２の入力は、データ入力端子２１とクロック
入力端子１３に接続されている。エンハンスメント型Ｆ
ＥＴ２５は、ドレイン電極を電源端子７１に、ゲート電
極をＮＯＲ回路２１の出力に、ソース電極を出力端８１
に接続している。エンハンスメント型ＦＥＴ２６は、ド
レイン電極を出力端８１に、ゲート電極をＮＯＲ回路２
２の出力に、ソース電極を電源端子７２に接続してい
る。エンハンスメント型ＦＥＴ２７は、ドレイン電極を
電源端子７１に、ゲート電極をＮＯＲ回路２２の出力
に、ソース電極を出力端８２に接続している。エンハン
スメント型ＦＥＴ２８は、ドレイン電極を出力端８２
に、ゲート電極をＮＯＲ回路２１の出力に、ソース電極
を電源端子７２に接続している。また、インバータ２３
は、出力端８１を入力とし出力端８２を出力として接続
されている。インバータ２４は、出力端８２を入力とし
出力端８１を出力として接続されている。
２入力のＮＯＲ回路２１の入力は、データ入力端子１１
とクロック入力端子１３に接続されている。２入力のＮ
ＯＲ回路２２の入力は、データ入力端子２１とクロック
入力端子１３に接続されている。エンハンスメント型Ｆ
ＥＴ２５は、ドレイン電極を電源端子７１に、ゲート電
極をＮＯＲ回路２１の出力に、ソース電極を出力端８１
に接続している。エンハンスメント型ＦＥＴ２６は、ド
レイン電極を出力端８１に、ゲート電極をＮＯＲ回路２
２の出力に、ソース電極を電源端子７２に接続してい
る。エンハンスメント型ＦＥＴ２７は、ドレイン電極を
電源端子７１に、ゲート電極をＮＯＲ回路２２の出力
に、ソース電極を出力端８２に接続している。エンハン
スメント型ＦＥＴ２８は、ドレイン電極を出力端８２
に、ゲート電極をＮＯＲ回路２１の出力に、ソース電極
を電源端子７２に接続している。また、インバータ２３
は、出力端８１を入力とし出力端８２を出力として接続
されている。インバータ２４は、出力端８２を入力とし
出力端８１を出力として接続されている。
【００１５】このマスターラッチ２では、クロック入力
端子１３にロウレベルの信号φが入力されると、データ
入力端子１１に印加されたデータＤはＮＯＲ回路２１
に、データ入力端子１２に印加されたデータＤ（バー）
はＮＯＲ回路２２に、それぞれ取り込まれる。データＤ
がロウレベルの時（データＤ（バー）はハイレベル）に
は、エンハンスメント型ＦＥＴ２５，２８がオンにな
り、出力端８１には電源端子７１の電位が出力され、出
力端８２には電源端子７２の電位が出力される。また、
データＤがハイレベルの時（データＤ（バー）はロウレ
ベル）には、エンハンスメント型ＦＥＴ２６，２７がオ
ンになり、出力端８１には電源端子７２の電位が出力さ
れ、出力端８２には電源端子７１の電位が出力される。
一方、クロック入力端子１３にハイレベルの信号φが入
力されると、ＮＯＲ回路２１，２２の出力はどちらもロ
ウレベルとなり、出力端８１，８２の電位レベルはイン
バータ２３，２４によって維持され、ラッチ回路は直前
のデータを保持する。
端子１３にロウレベルの信号φが入力されると、データ
入力端子１１に印加されたデータＤはＮＯＲ回路２１
に、データ入力端子１２に印加されたデータＤ（バー）
はＮＯＲ回路２２に、それぞれ取り込まれる。データＤ
がロウレベルの時（データＤ（バー）はハイレベル）に
は、エンハンスメント型ＦＥＴ２５，２８がオンにな
り、出力端８１には電源端子７１の電位が出力され、出
力端８２には電源端子７２の電位が出力される。また、
データＤがハイレベルの時（データＤ（バー）はロウレ
ベル）には、エンハンスメント型ＦＥＴ２６，２７がオ
ンになり、出力端８１には電源端子７２の電位が出力さ
れ、出力端８２には電源端子７１の電位が出力される。
一方、クロック入力端子１３にハイレベルの信号φが入
力されると、ＮＯＲ回路２１，２２の出力はどちらもロ
ウレベルとなり、出力端８１，８２の電位レベルはイン
バータ２３，２４によって維持され、ラッチ回路は直前
のデータを保持する。
【００１６】スレーブラッチ３においても、２入力のＮ
ＯＲ回路３１，３２とエンハンスメント型ＦＥＴ３５，
３６，３７，３８とインバータ３３，３４とが、マスタ
ーラッチ２におけると同様に接続されてラッチ回路を構
成している。
ＯＲ回路３１，３２とエンハンスメント型ＦＥＴ３５，
３６，３７，３８とインバータ３３，３４とが、マスタ
ーラッチ２におけると同様に接続されてラッチ回路を構
成している。
【００１７】本実施例では、上述のようなマスターラッ
チ２とスレーブラッチ３とを用いてＤ型フリップフロッ
プを構成している。マスターラッチ２の出力端８１はス
レーブラッチ３の２入力ＮＯＲ回路３１の入力として接
続され、出力端８２はスレーブラッチ３の２入力ＮＯＲ
回路３２の入力として接続されている。また、スレーブ
ラッチ３の出力端が、Ｄ型フリップフロップの出力端子
１５，１６となっている。マスターラッチ２の２入力Ｎ
ＯＲ回路２１，２２に入力されるクロック信号は正相の
クロック信号φが入力され、スレーブラッチ３の２入力
ＮＯＲ回路３１，３２に入力されるクロック信号は逆相
のクロック信号φ（バー）が入力されている。すなわ
ち、マスターラッチ２の２入力ＮＯＲ回路とスレーブラ
ッチ３の２入力ＮＯＲ回路には互いに反対位相のクロッ
ク信号が入力されている。本実施例は以下のように動作
する。
チ２とスレーブラッチ３とを用いてＤ型フリップフロッ
プを構成している。マスターラッチ２の出力端８１はス
レーブラッチ３の２入力ＮＯＲ回路３１の入力として接
続され、出力端８２はスレーブラッチ３の２入力ＮＯＲ
回路３２の入力として接続されている。また、スレーブ
ラッチ３の出力端が、Ｄ型フリップフロップの出力端子
１５，１６となっている。マスターラッチ２の２入力Ｎ
ＯＲ回路２１，２２に入力されるクロック信号は正相の
クロック信号φが入力され、スレーブラッチ３の２入力
ＮＯＲ回路３１，３２に入力されるクロック信号は逆相
のクロック信号φ（バー）が入力されている。すなわ
ち、マスターラッチ２の２入力ＮＯＲ回路とスレーブラ
ッチ３の２入力ＮＯＲ回路には互いに反対位相のクロッ
ク信号が入力されている。本実施例は以下のように動作
する。
【００１８】いま、クロック入力端子１３にロウレベル
のクロック信号φが入力されると、データ入力端子１
１，１２に印加されたデータＤ，Ｄ（バー）は２入力Ｎ
ＯＲ回路２１，２２によって取り込まれ、エンハンスメ
ント型ＦＥＴ２５，２６，２７，２８によって決定され
た出力レベルをインバータ２３，２４が維持すること
で、データは保持される。このとき、クロック入力信号
φ（バー）はハイレベルであるため、入力されたデータ
は次段のスレーブラッチ３には伝わらない。次に、クロ
ック信号φ（バー）がロウレベルとなると、初段のマス
ターラッチ２の出力が次段のスレーブラッチ３に書き込
まれる。一方、クロック入力信号φはハイレベルである
ため、初段のマスターラッチ２は、これまでのデータを
保持している。
のクロック信号φが入力されると、データ入力端子１
１，１２に印加されたデータＤ，Ｄ（バー）は２入力Ｎ
ＯＲ回路２１，２２によって取り込まれ、エンハンスメ
ント型ＦＥＴ２５，２６，２７，２８によって決定され
た出力レベルをインバータ２３，２４が維持すること
で、データは保持される。このとき、クロック入力信号
φ（バー）はハイレベルであるため、入力されたデータ
は次段のスレーブラッチ３には伝わらない。次に、クロ
ック信号φ（バー）がロウレベルとなると、初段のマス
ターラッチ２の出力が次段のスレーブラッチ３に書き込
まれる。一方、クロック入力信号φはハイレベルである
ため、初段のマスターラッチ２は、これまでのデータを
保持している。
【００１９】図２に示される従来のＤ型フリップフロッ
プでは、データが入力されてから出力されるまでに６つ
のＮＯＲ回路を通過していたが、本実施例においてはデ
ータが入力されてから出力されるまでに、２つのＮＯＲ
回路と２つのエンハンスメント型ＦＥＴを通過するだけ
になっており、高速に動作するという利点がある。ま
た、図３に示される従来のＤ型フリップフロップと異な
り、データの取り込みにトランスファゲートを用いてい
ないため、データ信号にノイズが乗りにくく、そのため
駆動電圧を低くすることができるという利点もあり、結
果的にＬＳＩの消費電力を低減できる効果も有する。
プでは、データが入力されてから出力されるまでに６つ
のＮＯＲ回路を通過していたが、本実施例においてはデ
ータが入力されてから出力されるまでに、２つのＮＯＲ
回路と２つのエンハンスメント型ＦＥＴを通過するだけ
になっており、高速に動作するという利点がある。ま
た、図３に示される従来のＤ型フリップフロップと異な
り、データの取り込みにトランスファゲートを用いてい
ないため、データ信号にノイズが乗りにくく、そのため
駆動電圧を低くすることができるという利点もあり、結
果的にＬＳＩの消費電力を低減できる効果も有する。
【００２０】
【発明の効果】以上説明したように、本発明の電界効果
トランジスタ論理回路では、ラッチ回路を構成するデー
タ信号の取り込み制御にＮＯＲ回路回路を用いているこ
とによってクロックによるノイズが発生しにくいように
なっている。また、データ信号の通過するゲート段数が
少ないために、高速で動作するようになっている。
トランジスタ論理回路では、ラッチ回路を構成するデー
タ信号の取り込み制御にＮＯＲ回路回路を用いているこ
とによってクロックによるノイズが発生しにくいように
なっている。また、データ信号の通過するゲート段数が
少ないために、高速で動作するようになっている。
【００２１】このことにより、本発明によれば、回路の
高速性能を維持したままでもＬＳＩの駆動電圧を低く設
定することができる。したがって、ＬＳＩの消費電力を
低減できる。
高速性能を維持したままでもＬＳＩの駆動電圧を低く設
定することができる。したがって、ＬＳＩの消費電力を
低減できる。
【図１】本発明の実施例の回路図である。
【図２】従来のＤ型フリップフロップの一例の回路図で
ある。
ある。
【図３】従来のＤ型フリップフロップの一例の回路図で
ある。
ある。
２ マスターラッチ ３ スレーブラッチ １１，１２ データ入力端子 １３，１４ クロック入力端子 １５，１６ 出力端子 ２１，２２，３１，３２，４１，４２，４３，４４，４
５，４６，４７，４８ＮＯＲ回路 ２３，２４，３３，３４，５３，５４，５５，５６，６
３，６４，６５，６６インバータ ２５，２６，２７，２８，３５，３６，３７，３８ エ
ンハンスメント型ＦＥＴ ５１，５２，６１，６２ トランスファゲート ７１，７２ 電源端子 ８１，８２ 出力端
５，４６，４７，４８ＮＯＲ回路 ２３，２４，３３，３４，５３，５４，５５，５６，６
３，６４，６５，６６インバータ ２５，２６，２７，２８，３５，３６，３７，３８ エ
ンハンスメント型ＦＥＴ ５１，５２，６１，６２ トランスファゲート ７１，７２ 電源端子 ８１，８２ 出力端
Claims (5)
- 【請求項１】第１のデータと、第１のデータとは反対位
相の第２のデータをクロック信号のタイミングに合わせ
て取り込むＮＯＲ回路群と、 前記ＮＯＲ回路群の出力に応じて、前記第１のデータお
よび第２のデータに対応した電位を出力するエンハンス
メント型ＦＥＴ群と、 前記エンハンスメント型ＦＥＴ群の出力を、前記クロッ
ク信号のタイミングに合わせて維持するインバータ回路
群とを有することを特徴とする電界効果トランジスタ論
理回路。 - 【請求項２】第１のデータ信号とクロック信号が入力さ
れる第１のＮＯＲ回路と、 第１のデータ信号とは反対位相の第２のデータ信号とク
ロック信号が入力される第２のＮＯＲ回路と、 ドレイン電極が第１の電源端子に接続され、ゲート電極
に前記第１のＮＯＲ回路の出力が接続され、ソース電極
が第１の出力端子に接続された第１のエンハンスメント
型ＦＥＴと、 ドレイン電極が第１の出力端子に接続され、ゲート電極
に前記第２のＮＯＲ回路の出力が接続され、ソース電極
が第２の電源端子に接続された第２のエンハンスメント
型ＦＥＴと、 ドレイン電極が第１の電源端子に接続され、ゲート電極
に前記第２のＮＯＲ回路の出力が接続され、ソース電極
が第２の出力端子に接続された第３のエンハンスメント
型ＦＥＴと、 ドレイン電極が第２の出力端子に接続され、ゲート電極
に前記第１のＮＯＲ回路の出力が接続され、ソース電極
が第２の電源端子に接続された第４のエンハンスメント
型ＦＥＴと、 入力が第１の出力端子に接続され、出力が第２の出力端
子に接続された第１のインバータ回路と、 入力が第２の出力端子に接続され、出力が第１の出力端
子に接続された第２のインバータ回路とを有することを
特徴とする電界効果トランジスタ論理回路。 - 【請求項３】第１のデータ信号とクロック信号が入力さ
れる第１のＮＯＲ回路と、 第１のデータ信号とは反対位相の第２のデータ信号とク
ロック信号が入力される第２のＮＯＲ回路と、 ドレイン電極が第１の電源端子に接続され、ゲート電極
に前記第１のＮＯＲ回路の出力が接続され、ソース電極
が第１の接点に接続された第１のエンハンスメント型Ｆ
ＥＴと、 ドレイン電極が第１の接点に接続され、ゲート電極に前
記第２のＮＯＲ回路の出力が接続され、ソース電極が第
２の電源端子に接続された第２のエンハンスメント型Ｆ
ＥＴと、 ドレイン電極が第１の電源端子に接続され、ゲート電極
に前記第２のＮＯＲ回路の出力が接続され、ソース電極
が第２の接点に接続された第３のエンハンスメント型Ｆ
ＥＴと、 ドレイン電極が第２の接点に接続され、ゲート電極に前
記第１のＮＯＲ回路の出力が接続され、ソース電極が第
２の電源端子に接続された第４のエンハンスメント型Ｆ
ＥＴと、 入力が第１の接点に接続され、出力が第２の接点に接続
された第１のインバータ回路と、 入力が第２の接点に接続され、出力が第１の接点に接続
された第２のインバータ回路と、 第１の接点からの信号と前記クロック信号とは反対位相
のクロック信号が入力される第３のＮＯＲ回路と、 第２の接点からの信号と前記クロック信号とは反対位相
のクロック信号が入力される第４のＮＯＲ回路と、 ドレイン電極が第１の電源端子に接続され、ゲート電極
に前記第３のＮＯＲ回路の出力が接続され、ソース電極
が第１の出力端子に接続された第５のエンハンスメント
型ＦＥＴと、 ドレイン電極が第１の出力端子に接続され、ゲート電極
に前記第４のＮＯＲ回路の出力が接続され、ソース電極
が第２の電源端子に接続された第６のエンハンスメント
型ＦＥＴと、 ドレイン電極が第１の電源端子に接続され、ゲート電極
に前記第４のＮＯＲ回路の出力が接続され、ソース電極
が第２の出力端子に接続された第７のエンハンスメント
型ＦＥＴと、 ドレイン電極が第２の出力端子に接続され、ゲート電極
に前記第３のＮＯＲ回路の出力が接続され、ソース電極
が第２の電源端子に接続された第８のエンハンスメント
型ＦＥＴと、 入力が第１の出力端子に接続され、出力が第２の出力端
子に接続された第３のインバータ回路と、 入力が第２の出力端子に接続され、出力が第１の出力端
子に接続された第４のインバータ回路とを有することを
特徴とする電界効果トランジスタ論理回路。 - 【請求項４】請求項１記載の電界効果トランジスタ論理
回路を２段縦列に接続し、それぞれに互いに反対位相の
関係にあるクロック信号を与えることを特徴とするＤ型
フリップフロップ。 - 【請求項５】請求項２記載の電界効果トランジスタ論理
回路を２段縦列に接続し、それぞれに互いに反対位相の
関係にあるクロック信号を与えることを特徴とするＤ型
フリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06204813A (ja) | 1993-01-06 | 1993-01-06 | 電界効果トランジスタ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06204813A (ja) | 1993-01-06 | 1993-01-06 | 電界効果トランジスタ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204813A true JPH06204813A (ja) | 1994-07-22 |
Family
ID=11474525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50A Pending JPH06204813A (ja) | 1993-01-06 | 1993-01-06 | 電界効果トランジスタ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204813A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001097378A1 (en) * | 2000-06-09 | 2001-12-20 | Cirrus Logic, Inc. | Voltage level shifter |
| CN112034317A (zh) * | 2020-08-31 | 2020-12-04 | 国网山东省电力公司电力科学研究院 | 振荡局放电压锁定电路、局部放电试验系统及工作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117410A (ja) * | 1985-11-16 | 1987-05-28 | Sharp Corp | フリツプフロツプ |
| JPS63304494A (ja) * | 1987-06-03 | 1988-12-12 | Toshiba Corp | 半導体集積回路 |
| JPH01135224A (ja) * | 1987-11-20 | 1989-05-26 | Nec Corp | ラッチ回路 |
| JPH01248821A (ja) * | 1988-03-30 | 1989-10-04 | Oki Electric Ind Co Ltd | フリップフロップ回路 |
-
1993
- 1993-01-06 JP JP50A patent/JPH06204813A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117410A (ja) * | 1985-11-16 | 1987-05-28 | Sharp Corp | フリツプフロツプ |
| JPS63304494A (ja) * | 1987-06-03 | 1988-12-12 | Toshiba Corp | 半導体集積回路 |
| JPH01135224A (ja) * | 1987-11-20 | 1989-05-26 | Nec Corp | ラッチ回路 |
| JPH01248821A (ja) * | 1988-03-30 | 1989-10-04 | Oki Electric Ind Co Ltd | フリップフロップ回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001097378A1 (en) * | 2000-06-09 | 2001-12-20 | Cirrus Logic, Inc. | Voltage level shifter |
| CN112034317A (zh) * | 2020-08-31 | 2020-12-04 | 国网山东省电力公司电力科学研究院 | 振荡局放电压锁定电路、局部放电试验系统及工作方法 |
| CN112034317B (zh) * | 2020-08-31 | 2023-11-28 | 国网山东省电力公司电力科学研究院 | 振荡局放电压锁定电路、局部放电试验系统及工作方法 |
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