JPH06204832A

JPH06204832A - 電源立上り検出回路

Info

Publication number: JPH06204832A
Application number: JP5248616A
Authority: JP
Inventors: Sridhar Divakaruni; ディバカルニスリダ; Jeffrey H Dreibelbis; ハリスドライベルビスジェフリ; Wayne F Ellis; フレデリックエリスウエイン; Anatol Furman; ファーマンアナトール; Howard L Kalter; レオカルターハワード
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-10-30
Filing date: 1993-09-10
Publication date: 1994-07-22
Anticipated expiration: 2012-04-30
Also published as: US5463335A; EP0595748A1; JP2604970B2

Abstract

(57)【要約】【目的】本発明は、広範囲にわたる電圧立上り時の上昇
傾斜の間十分な電源電圧の信頼性の高い検出を行うため
の電源立上り検出回路を提供することを目的とする。【構成】電源端子、出力端子、出力端子を電源端子に連
結するインピーダンス装置とラッチとを保有する電源立
上り検出回路が提供される。このラッチには、出力端子
と基準電位ポイントとの間に接続される第１のトランジ
スタと出力端子と電源端子との間に接続される第２のト
ランジスタとを保有する第１のインバータと、電源端子
と基準電位ポイントに直列に接続される第３と第４のト
ランジスタを保有する第２のインバータとが含まれる。
この電源立上り検出回路に、さらに電源端子と第１と第
２装置のゲート電極との間に接続されるコンデンサが含
まれる場合もある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、信頼性の高い高密度
集積回路オペレーションのための、電源オン・リセット
回路としても知られている電流検知回路に関する。

【０００２】

【従来の技術】半導体基板またはチップ上の集積回路の
複雑性の増加および電力源とクロック入力の非同期性の
ため、チップ上のシステムに電源が投入される時、信頼
性の高い電源オン・リセット回路の重要性は、集積回路
技術において増大しつつある。信頼性の高い電源オン・
リセット・パルスは、集積回路が望ましくないモードで
電源投入をしないよう、たとえば、冗長度を持たせ、電
源投入の間トライステート条件にオフチップ・ドライバ
を維持し、クロック論理を制御するなどのため、回路設
計の信頼性を大いに単純化し改善する。

【０００３】以前に設計された殆どの集積回路では、電
源オン・リセット回路は、必要でなかった。なぜなら
ば、回路またはシステムが電源オン状態の間にクロック
入力を制御すると仮定されたので、回路カード上のコン
ポーネントの数は少なく、したがって、クロック入力が
非制御の場合でさえ、データ・バス上のオフチップ・ド
ライバ回路コンテンションは重要な問題でなく、冗長な
回路はより単純で、ナノ・プル・ダウン電界効果トラン
ジスタ(n PULL DOWN FIELD EFFECT TRANSISTORS)と直列
にナノ・ヒューズのＮＯＲ回路を使用するだけであっ
た。

【０００４】チップ集積化レベルが増加するにつれて、
信頼性の高い電源オン・リセット回路の必要性は増加す
る。なぜなら、メインフレームおよび中型フレームのよ
うな比較的大規模なシステムで使われる精巧な電源オン
制御論理は、たとえばパーソナル・コンピュータ・シス
テムやワークステーション等の小型システムではもはや
使用されないからである。

【０００５】また、最近の技術では、データ・バス上の
オフチップ・ドライバ回路コンテンションが電流オーバ
ーロードのために電源オン・シーケンスを失敗させるほ
どに、カード上にはるかに多い数の集積回路を実装する
に至り、冗長な回路は回路の最適分野とパフォーマンス
のため益々複雑化されしばしばその数が増え、オンチッ
プ・クロック論理は、テスト・モードへの変更のような
論理信号の特定の置換の間に起動される新しい機能を扱
うため益々複雑化されている。それゆえに、先進技術を
使っている集積回路半導体チップは、信頼性の高い電源
オン・リセット回路を備えていない場合、電流の増加に
よって悪い状態を誘引する傾向がある。

【０００６】数多くの電源立上り検出または電源オン・
リセット回路が提案された。その中に、1981年11月10日
に発行の、J.J. Remedi その他による、米国特許4,300,
065がある。それは、電源電圧がトランジスタしきい値
電圧を約半ボルト越えるとき出力信号を出すしきい値検
出器と、電源が遅い速度で上昇するとき出力信号パルス
を拡大するために陽極電源端子に接続されているコンデ
ンサとを含む電源オン・リセット回路を開示している。
1986年5月27日発行の、S.N. Shenによる米国特許4,591,
745は、Ｒ−Ｃネットワークとラッチを含む電源オン・
リセット・パルス発生器を開示している。

【０００７】また、1990年2月20日発行の、A. Hagaその
他による米国特許4,902,907では、電力源ボルトが任意
の上昇速度で,あらかじめ定められた近くの値まで上が
る時、オンにされた回路に分かれる電圧から分かれた電
圧によって制御される第１のスイッチと、最初のスイッ
チによってオンにされリセット信号を出すために、コン
デンサの荷電・放電を行うための、コンデンサに接続し
ている第２のスイッチとを含むリセット信号生成回路が
開示されている。

【０００８】さらに1991年1月8日発行の、R.C. Steele
による米国特許4,983,857は、電源電圧とインバーター
の入力との間に配置され、直列に接続されている第１と
第２の電界効果トランジスタと、インバーターの入力お
よび低レベル供給電圧の間に接続され，そのしきい値電
圧の絶対値の総和よりその供給電圧がより大きいとき、
そのコンデンサに充電するためにその電界効果トランジ
スタの中を流れている電流をもつコンデンサと、第１と
第２のトランジスタを通る副しきい電流のいかなるリー
クをも地面にそらしているデプレッションモード・トラ
ンジスタとを含む電源オンリセットを開示している。さ
らに、1991年7月9日発行の、A.M.Love その他による米
国特許5,030,845、は、トランジスタのチャネル幅／長
さ比率が電源供給移行状態の初期の間に副しきい電流を
制御するために使われる電源供給パルス発生器回路を開
示している。

【０００９】

【発明が解決しようとする課題】電源立上り検出回路に
関する従来技術は、効果的ＲＣ遅延回路に接続されてい
るコンポーネントを一般的特徴としている。そのような
遅延モードは、たとえば、十分な電圧が適正な回路オペ
レーションのために集積回路チップに適用されたと判断
する電源と比較される。このタイプの電源立上り検出回
路は回路テスターやパーソナルコンピューターのように
電源傾斜率が比較的速い適用分野では満足に作動するか
もしれないが、傾斜率が数100ミリ秒である大規模シス
テムでは、それはそれほど信頼できなくなる。効果的電
源立上り検出回路は、非常に早い電源傾斜率から非常に
遅い電源傾斜率までを持つシステムにおいて、信頼性の
高いように作用することができなければならない。

【００１０】

【課題を解決するための手段】本発明は、広範囲にわた
る電圧立上り時の上昇傾斜の間十分な電源電圧の信頼性
の高い検出を行うよう副しきい電流を利用する集積回路
のため改善された自動電源オン・リセット回路を提供す
る。

【００１１】本発明に従って、インピーダンスを通して
電源に接続されている出力信号端子を含む電源オン・リ
セット回路が提供される。この電源オン・リセット回路
では、出力信号は、ラッチの副しきいリーク装置を通し
て基準電位のポイントに接続されていて、副しきいリー
ク装置は、出力信号端子の上に出される出力電圧のあ
らかじめ決められたレベルに反応して初期の副しきいモ
ードから導通モードに切り換えられている。

【００１２】

【実施例】前述およびその他の本発明の目的、特徴およ
び利点は、本願書添付の図面で図示されるように、以下
本発明の好ましい実施例のより詳細な記述から明白とな
る。

【００１３】半導体基板または集積回路チップの上に望
むらくはＣＭＯＳ技術で作られる電源立上り検出または
リセット回路の本発明の１つの具体的実施例の回路図が
図１に示されている。図１の回路は、電源Ｖｄｄ（例え
ば３.６ボルト)と電源オン検知ＰＯＤとの間に接続され
ている第１のＰ型チャネル電界効果トランジスタＰ０
と、それに直列に接続されている第１のＮ型チャネル電
界効果トランジスタＮ０とを含み、トランジスタＰ０お
よびＮ０のドレイン電極は共通ポイントに相互接続さ
れ、トランジスタＮ０のゲート電極はその共通ポイント
に接続され、トランジスタＰ０のゲート電極は接地のよ
うな基準電位ポイントに接続されている。

【００１４】そのような結合によって、電源投入時の電
源Ｖｄｄ上の雑音が出力信号端子ＰＯＤに結びつかない
ことが保証される。ラッチＬは、第１の最初のインバー
ターＩ０および第２のインバーターＩ１を持つ。第１の
インバーターＩ０は、基準電位または地面と電源Ｖｄｄ
の間につなげられている第２のＰ型チャネル電界効果ト
ランジスタＰｌと直列接続のＮ型チャネル電界効果トラ
ンジスタＮ１を持ち、そして、第２のインバーターＩ１
は電源Ｖｄｄと接地との間につなげられている第３のＰ
型チャネル電界効果トランジスタＰ２と、直列接続のN
型チャネル電界効果トランジスタＮ２とを持つ。第２の
Ｐ型チャネルＰ１および第２のＮ型チャネル・トランジ
スタＮｌのドレイン電極は出力信号端子ＰＯＤに接続
し、第３のＰ型チャネルＰ２および３番目のＮ型チャネ
ル・トランジスタＮ２の各々のゲート電極は出力信号端
子ＰＯＤに接続しており、３番目のＰ型チャネルＰ２お
よび第３のＮ型チャネル・トランジスタＮ２のドレイン
は、第２のＰ型チャネルＰ１および第２のＮ型チャネ
ル・トランジスタＮ１のゲート電極の各々に接続してい
る。線形の非電圧依存のコンデンサＣは、電源Ｖｄｄ
と第３のＰ型チャネルＰ２および３番目のＮ型チャネル
・トランジスタＮ２のドレインとの間に接続されてい
る。

【００１５】図１で示される本発明の具体的実施の作動
において、非常に遅い傾斜率の信頼性の高い検出を行う
ため、副しきい電流を制御している電界効果トランジス
タの物理的性質が使われる。この副しきい電流は、その
電界効果トランジスタのオフ状態と通常呼ばれる状態、
すなわちトランジスタがそのゲート電極に適用のしきい
値電圧を持つ時点に先行して、発生する。副しきい電流
は典型的には１ピコアンペアから100ナノアンペアの範
囲内の値を持つ。

【００１６】副しきい電流には、短い装置ではそのトラ
ンジスタまたは装置の長さによって変化するが、長い装
置ではこの可変性が減少する特性がある。したがって、
ラッチＬに接続されている種々の長さの装置の副しきい
電流を利用することによって、図１で示されるように、
遅い電源傾斜率への感度は排除される。ラッチ・ノード
の充電は装置副しきい電流によって制御され、ラッチ状
態しきい値電圧は主にＰ０およびＮ０の装置幅によって
決定される。初期化することを意図している回路での発
振を避けるために遅い電源傾斜の間の急速な状態変化を
提供している点で、ラッチＬの使用は非常に意味があ
る。中間的入力レベルと全く同様に、遅い状態移行は、
論理回路に影響を及ぼす。

【００１７】図１のトランジスタ類の幅／長さ比率のマ
イクロメーター単位での望ましい寸法の例を以下に示
す。Ｐは、20/0.80、Ｎ０は20/0.70、Ｐｌは4.5/1.0、
Ｎ１は1.0／0.65、Ｐ２は4.5/0.75、そしてＮ２は1.5/
0.9である。速い電源傾斜率のためには、好ましくはＰ
ＦＥＴのゲートから供給源およびゲートからドレインの
重複静電容量を利用することによって、（たとえば0.35
ピコファラドという値を持つ）図１のコンデンサＣが、
追加される。

【００１８】図２および３で示されるグラフを参照する
ことによって、図１の電源立上り検出回路の操作は、よ
りよく理解されることができる。遅い傾斜率電源投入の
間、ＰＯＤ、ＢおよびＶｄｄの各々は、図２のグラフで
示されるように、時間ｔ０でゼロボルトであり、電源
の端子Ｖｄｄにおける電圧が時間Ｔ１で上昇し始める。
端子Ｖｄｄにおける電圧が上昇し始めるにつれて、１か
ら１００ピコアンペアの副しきい電流が、トランジスタ
Ｐ０、Ｎ０、Ｐ１，Ｐ２、Ｎ１およびＮ２に通過する。
時間ｔ１のすぐ後の、時間ｔ２で、第２のインバーター
Ｉ１のＰ型チャネル・トランジスタＰ２を通過する副し
きい電流は、Ｖｄｄとおよそ同じ電圧をノードＢに充電
する。したがって、コンデンサＣは、コンデンサの両方
のプレート上の電圧が同じ率で急上昇するので、電気的
に活動的でない。ノードＢ電圧のＶｄｄへ近ずく増加
は、トランジスタＰ０、Ｎ０，Ｐ１，Ｎ１，Ｐ２および
Ｎ２の寸法によるものであり、３番目のＮ型チャネル・
トランジスタＮ２のドレインを通過する副しきい電流よ
りも３番目のＰ型チャネル・トランジスタＰ２のドレイ
ンを通過する副しきい電流の方が非常に大きい。

【００１９】図３のグラフを参照することによって、副
しきい電流におけるこの差は、いっそう明白に観察でき
るであろう。図３において、電圧Ｖｄｄは、カーブｐ２
で示される３番目のＰ型チャネル・トランジスタＰ２と
カーブｎ２で示される３番目のＮ型チャネル・トランジ
スタＮ２とにおける副しきいドレイン電流Ｉｏの対数に
対してプロットされている。Ｖｄｄにおける電圧が０.
５ボルトである時、トランジスタＰ２を通過する副しき
い電流は約１０^ー9すなわち１Ｅ−９アンペアであり、一
方、トランジスタＮ２を通過する副しきい電流は２Ｅ−
１０アンペアであることが観察される。副しきい電流の
中のこのような相違は、ノードＢを荷電し、出力信号端
子またはノードＰＯＤを接地させる第２のＮ型チャネル
・トランジスタＮ１をオンにする傾向がある。第２のＮ
型チャネル・トランジスタＮ１の寸法は、直列につなげ
られている第１のＰ型チャネル・トランジスタＰ０とＮ
型チャネル・トランジスタＮ０を通して、また第２のＰ
型チャネル・トランジスタＰ１のドレインを通して通過
している実効副しきい電流よりＮ１のドレインを通過す
る副しきい電流が非常に大であるような範囲にある。
かくして、ラッチＬの初期状態が副しきい電流によって
設定されたことが観察される。

【００２０】電源端子ＶｄｄとノードＢにおける電圧
が、図２で示されるように、時間ｔ３で、例えば０.６
ボルトというしきい値電圧Ｖ_TN，Ｖ_TPを越えて上昇し続
けるにつれて、ラッチＬのトランジスタＮ１およびＰ２
は、副しきい導通モードから導通またはオン状態へ変わ
る。対照的に、トランジスタＰｌおよびＮ２は、この時
に副しきいモードにとどまっている。第１のＰ型チャネ
ル・トランジスタＰ０および第１のＮ型チャネル・トラ
ンジスタＮ０が導通を始めているが、出力信号端子ＰＯ
Ｄは、オンとなっている第２のＮ型チャネル・トランジ
スタＮ１によって、なお接地されている。

【００２１】電源端子ＶｄｄとノードＢにおける電圧が
およそ２ボルトに向かって上昇し続けるにつれて、第１
のＰ型チャネル・トランジスタＰ０が、オン状態にな
り、そして、第１のＮ型チャネル・トランジスタＮ０
が、副しきい導通モードからオン状態に今変わり、第２
のＮ型チャネル・トランジスタＮ１がもはや出力信号端
子ＰＯＤを接地させ続けることができないほど十分な電
流を出力信号端子ＰＯＤに供給する。出力信号端子ＰＯ
Ｄが荷電するにつれ、図２の時間ｔ４で示されるよう
に、３番目のＰ型チャネル・トランジスタＰ２上のオー
バードライブは減少し、３番目のＮ型チャネル・トラン
ジスタＮ２はノードＢを放電しながらオンに変わり始め
る。ノードＢ上の電圧が下がる一方、第２のＮ型チャ
ネル・トランジスタＮ１上のオーバードライブは減少
し、出力信号端子ＰＯＤの電圧を更に上昇させる。

【００２２】ノードＢにおける電圧が接地レベルに下が
り、第２のＰ型チャネル・トランジスタＰｌをオンに第
２のＮ型チャネル・トランジスタＮ１をオフに変えるに
つれ、ラッチＬは、図２のグラフの時間ｔ５付近で示さ
れるように急速に状態を変更する。第２のＰ型チャネル
・トランジスタＰｌは、次に、出力信号端子ＰＯＤを時
間ｔ６で完全なＶｄｄ電圧となるよう充電し続ける。一
方、３番目のＮ型チャネル・トランジスタＮ２はノード
Ｂを接地レベルに保ち、これにより、回路ノードが電源
の端子電圧に対し充分に充電されていなかったり、放電
されたりしていた場合に発生する可能性があるＤＣ電流
の排除が保証される。第１のＰ型チャネル・トランジス
タＰ０および第１のＮ型チャネル・トランジスタＮ０に
関連するラッチＬトランジスタＰ１，Ｎ１，Ｐ２および
Ｎ２のベータまたは幅／長さ比率は、種々のプロセス・
パラメータおよび温度のために適当なオンチップ論理回
路初期状態設定を保証するのに十分なほど端子Ｖｄｄ電
圧の検出された値が高くなるように定義される。

【００２３】速い電圧傾斜率に対しては、電源電圧Ｖｄ
ｄは、ノードＢにおける電圧より速く上昇し、従って、
コンデンサＣは、今その回路の中で電気的に活動的とな
る。速いＶｄｄ電圧傾斜率の間に、重複静電容量を通し
ての局地的結合は、ラッチＬが副しきい電流によって初
期的に制御されている時、ラッチ・オペレーションを妨
害する可能性がある雑音信号を発生させることができ
る。この状況のために、ノードＢにおける電圧がラッチ
ＬのトランジスタＰｌ、Ｎ１，Ｐ２まおよびＮ２がオン
状態になるまで上昇し続けることを保証するためにコン
デンサＣが使われる。

【００２４】この時点で、第２のＮ型チャネル・トラン
ジスタＮ１および第３のＰ型チャネル・トランジスタＰ
２は、遅い電圧傾斜率に関して出力信号端子ＰＯＤとノ
ードＢにおける電圧を制御する。また、第１のＰ型チャ
ネル・トランジスタＰ０と第１のＮ型チャネル・トラン
ジスタＮ０は、遅い電圧傾斜率中の回路の作動の議論に
関連して上記で示されたように、その電源電圧の適切な
値におけるラッチＬの状態変更に影響を及ぼす。

【００２５】本発明のもうひとつの局面では、ホット・
プラグ操作、すなわち、システム電源がまだオンの時コ
ンポーネントまたはコンポーネント・カードのプラグを
入れたり抜いたりする操作の間に起きる電圧傾斜の急速
な下降とすぐ後に続く上昇という状態で、この電源立上
り検出回路が使用される。このような例はシステムおよ
びコンポーネント製造業者によって勧められるものでは
ないが、電源立上り検出回路は、そのような不注意な事
態にも正しく作動しなければならない。上記のように、
ホット・プラグ事例は、急速なＶｄｄ電圧傾斜の下降と
その後の上昇として現出する。

【００２６】図２の時間ｔ７で示されるように、急速な
傾斜下降の間に、出力信号端子ＰＯＤにおける電圧はが
最大のＶｄｄ３.６ボルトであり、ノードＢは、接地レ
ベルである。端子Ｖｄｄにおける電圧が下がるにつれ
て、出力信号端子ＰＯＤにおける電圧は、第２のＰ型チ
ャネル・トランジスタＰｌを通して約５０ナノ秒間にお
よそ０.２ボルトまで放電される。コンデンサＣによっ
て、ノードＢにおける電圧は、０とー０.５ボルトの間
に維持され、これによって、出力信号端子ＰＯＤにおけ
る電圧が、図２の時間ｔ８で低電圧に達し、急速上昇傾
斜が起きる時間ｔ９までそのまま進むことが保証され
る。急速上昇傾斜の時間はおよそ５０ナノ秒であり、時
間ｔ８における急速下降傾斜の終了と時間ｔ９における
急速上昇傾斜の開始との間の時間はおよそ５０ナノ秒で
ある。時間ｔ１０で、電源電圧Ｖｄｄdおよび出力信号
ターミナル電圧ＰＯＤは、最大電源電圧3.6ボルトとな
る。

【００２７】図４は、非常に遅い傾斜速度においてさえ
種々の要求された、信頼性の高い出力信号パルスを提供
するために使用される場合の本発明の電源立上り検出回
路を図示する一部ブロック形式の回路ダイアグラムであ
る。図４の回路は、部分的には図１の回路と似ている
が、図４では、出力信号端子ＰＯＤに接続しているシュ
ミット・トリガ回路Ｔが追加されており、また、たとえ
ば、半導体チップ上のクリアおよびセット信号として使
われるかもしれないパルスを与えるためにシュミット・
トリガ回路Ｔの出力信号に結びつけられた遅延ワンショ
ット・パルス回路がある。シュミット・トリガ回路Ｔの
Ｎ型チャネル電界効果トランジスタは、トランジスタＮ
３またはＮ４のしきい値電圧Ｖ_TNより入力検出電圧レベ
ルが大となるようなサイズに作られ、これにより、回路
Ｔの出力信号におけるバッファ回路Ｂ１への入力電圧
が、遅い移行による雑音または不確定な状態から影響さ
れないことが保証される。

【００２８】シュミット・トリガ回路は、電源Ｖｄｄと
バッファ回路Ｂ１の入力信号との間に接続されている４
番目のＰ型チャネル電界効果トランジスタＰ３を含み、
インバーターと４番目、５番目、そして６番目のＮ型チ
ャネル電界効果トランジスタＮ３，Ｎ４，Ｎ５とから構
成され得る。４番目のＮ型チャネル・トランジスタＮ３
はバッファ回路Ｂ１の入力と５番目のＮ型チャネル・ト
ランジスタＮ４の間に接続され、５番目のＮ型チャネル
・トランジスタＮ４は４番目のＮ型チャネル・トランジ
スタＮ３と接地の間に接続され、６番目のＮ型チャネル
・トランジスタＮ５は電源端子Ｖｄｄと第４第５のＮ型
チャネル・トランジスタＮ３・Ｎ４の間の共通ポイント
Ｓとの間に接続されている。トランジスタＰ３，Ｎ３お
よびＮ４それぞれのゲート電極は、出力信号端子ＰＯＤ
に接続し、６番目Ｎ型チャネル・トランジスタＮ５のゲ
ート電極は、バッファ回路Ｂ１の入力に接続している。

【００２９】バッファ回路Ｂ１の出力信号は、３番目の
インバーターＩ２の入力に接続している。３番目のイン
バーターＩ２の出力信号はクリア端子と第１の遅延回路
Ｄ１の入力に接続され、第１の遅延回路Ｄ１の出力信号
は第２の遅延回路Ｄ２の入力とＮＡＮＤ回路Ｎの第１の
入力に接続されている。第２の遅延回路Ｄ２の出力信号
は４番目のインバーターＩ３を通じてＮＡＮＤ回路Ｎの
第２の入力に接続されて、ＮＡＮＤ回路Ｎの出力信号は
第５のインバーターＩ４（好ましくは増幅インバータ
ー）を通してセット端子に接続される。

【００３０】図４で示される本発明の回路の作動におい
て、トランジスタＰ０およびＮ０、インバーターＩ０お
よびＩ１およびコンデンサＣを持つ電源オン検出部分
が、図１でもまた示されるように、電源投入の初期の段
階で、出力信号端子ＰＯＤにおける電圧を基準電位すな
わち接地と本質的に等しく維持する。副しきい電流最適
化のためのトランジスタ幅／長さ比率の適切な設計は、
ラッチＬと、したがって、出力信号端子ＰＯＤとが、正
しい低初期電圧レベルを仮定できることを保証する。

【００３１】電源Ｖｄｄにおける電圧がトランジスタＰ
０とＮ０の幅／長さ比率とインバーターＩ０とＩ１のト
ランジスタの幅／長さ比率との関係によってあらかじめ
決められたレベルに達する時、出力信号端子ＰＯＤにお
ける電圧は、上昇し始める。この時点で、インバーター
Ｉ０およびＩ１によって形づくられたラッチＬのゲイン
によって、接地と本質的に等しい出力信号端子ＰＯＤの
電圧から、電源Ｖｄｄの最大電圧充電へと急速な状態変
化が行われる。

【００３２】ラッチＬのゲインによって促進される状態
移行の速度は、シュミット・トリガ回路Ｔに関連して、
ノイズに影響されない、急速な、バッファＢ１入力にお
ける移行を保証する。出力信号端子ＰＯＤからのシュミ
ット・トリガ回路入力が上昇するにつれて、トランジス
タＮ３およびＮ４が上昇開始することが観察される。

【００３３】しかし、トランジスタＮ５は、接続されて
いるノードＳをトランジスタＮ５のしきい値電圧マイナ
スＶｄｄの電圧に維持する。トランジスタＮ５のチャネ
ル長は、トランジスタＮ５がわずかに低めのしきい値電
圧を持つようにトランジスタＮ３およびＮ４の長さより
短かく設計される。トランジスタＮ３およびＮ４の幅／
長さ比率は、トランジスタＰ３のそれより小さく設計さ
れ、この結果、シュミット・トリガー検出レベルはＮ型
チャネル・トランジスタＮ５のしきい値電圧より高くな
り、種々のプロセス・パラメトリックスに対しても正し
く作動する。

【００３４】したがって、出力信号端子ＰＯＤにおける
電圧がトリガー検出レベルを超えて上昇する時、トラン
ジスタＮ３およびＮ４は、トランジスタＰ３の電圧を越
え、これにより、バッファＢ１の入力に適用される電圧
が下がるにつれて、トランジスタＮ５はオフとなる。そ
れゆえに、この回路配置は、急速な状態移行をもつ正確
な論理信号として機能するクリアRおよびセット出力信
号をもたらし、適切な集積回路チップ初期状態設定を提
供する。かくして、論理およびバッファ出力信号上の発
振を起こす可能性があるオンチップ論理入力信号上の中
間的状態として現出する遅い移行は排除される。

【００３５】更に図４で示されるように、要求された特
別のアプリケーションのために、バッファ回路Ｂ１の出
力電圧は、３番目のインバーターＩ２を通してインバー
トされる。この配置は、接地電位に本質的に等しくとど
まり、本発明の上記電源オン検出回路によって定められ
るレベルに電源が達する時Ｖｄｄの最大電圧に一旦移行
するクリア出力信号を提供する。クリア信号は、集積回
路チップ上に置かれる効果的論理端子にしばしば適用さ
れる。

【００３６】クリア信号は、また、第１の遅延回路Ｄ１
と４番目、５番目のインバーターＩ３とＩ４とＮＡＮＤ
回路Ｎとを含むワンショット増幅器に適用され、増幅イ
ンバーターＩ４の出力信号は論理信号端子セットに接続
される。この配置は、セット信号が遅延回路Ｄ１経由の
遅延されたクリア信号に応答して高レベルに移行する結
果をもたらす。セット信号の高レベル状態持続時間
は、遅延回路Ｄ２によって決定され、その後セット出力
は接地へ戻る。セット信号は、例えば、ラッチのような
記憶装置手段に冗長度ヒューズに含まれる情報をロード
するための回路に適用される。

【００３７】図４の回路は、ホット・プラグ操作（上記
参照）を含むプロセス・パラメトリック変分とともに広
範囲にわたる環境のためにシミュレートされた。それ
は、また、ハードウェアでも検証された。

【００３８】表１は、Ｖｄｄ検出レベルのシミュレーシ
ョン結果を示す。２.９ボルト＜＝Ｖｄｄ＜＝３.７ボルト５０ナノ秒＜＝Ｔｒａｍｐ＜＝２００ナノ秒

【００３９】

【表１】
温度プロセスＶｄｄ検出（℃）（ボルト） 0 最良ケース 1.75 85 名目 2.10 85 最悪ケース 2.40 140 最良ケース 1.65 最良のケース（最速の）プロセス・パラメトリックはト
ランジスタの、もっとも短い長さｌ、もっとも低いしき
い値電圧Ｖｔｈおよびもっとも高い相互コンダクタンス
を含み、名目プロセス・パラメトリックは、トランジス
タの名目値におけるすべてのプロセス・パラメータを含
み、最悪のケース（もっとも遅い）プロセス・パラメト
リックはトランジスタの最長の長さｌと、トランジスタ
の最高のしきい値電圧Ｖｔｈと最低の相互コンダクタン
スを含む。

【００４０】上記のように、図１の電源立上り検出回路
は、いかなる統制されてない電圧システム環境、すなわ
ち、外部電源Ｖｃｃが集積回路チップの内部電圧Ｖｄｄ
に合致または同じ場合でも、信頼性の高いように作用す
る。しかし、オンチップ調整器が使用される状況におい
ては、電源立上り検出回路の修正または追加は、信頼性
の高いオペ動作を確実にするために要求されるかもしれ
ない。いくつかのオンチップ電圧調整器は、電源Ｖｃｃ
が０ボルトまで傾斜下降する場合、内部電圧Ｖｄｄが、
接地より高いしきい値電位まで下がった外部の電源Ｖｃ
ｃに追随し、次に、接地レベルに降下するよう設計され
る。

【００４１】内部電圧Ｖｄｄが０.2ボルト以下となる前
に、外部電源Ｖｃｃがふたたび傾斜上昇するならば、あ
る程度の変更または追加が検出回路になされない限り、
電源立上り検出回路中の出力信号端子ＰＯＤにおける電
圧は、再生されない。検出回路への変更または追加の例
が、図５で図示される。そこでは、同じ参照文字が図１
と同じエレメントを参照している。出力信号端子ＰＯＤ
と基準電位ポイントとの間に接続されているＮ型チャネ
ル電界効果トランジスタＮ６として示されるブリーダー
装置が回路に追加されていることを除いては、図５の回
路は図１のそれと似ていることが観察される。Ｎ型チャ
ネル・トランジスタＮ６は、圧出された(pumped)内部チ
ップ・ネット（例えばオンチップＮｅｗｅｌｌポンプ）
の出力信号端子である端子ＮＷＡに接続しているゲート
電極を持つ。

【００４２】知られているように、外部電源Ｖｃｃが傾
斜下降する時、端子ＮＷＡにおける電圧は、出力信号端
子ＰＯＤを素早く接地レベルに放電するためにブリーダ
ー・トランジスタＮ６をオンにさせるに十分な高さの電
圧を供給する。端子ＮＷＡを切り離すオンチップでｎ設
計される回路は、常に内部電圧Ｖｄｄより大きく、外部
の電源Ｖｃｃがゼロ・ボルトまで傾斜下降させられると
き、Ｖｄｄ端子から切り離される。外部電源Ｖｃｃがい
かなる所定のアプリケーションにおいてもＶｃｃと接地
の間を循環する時間内に外部電源Ｖｃｃに追随するよう
ノードＰＯＤが接地レベルまで下げられることを保証で
きるよう、ブリーダー・トランジスタＮ６は、例えば幅
／長さ比率が１／１６０であるようなサイズに作られ
る。

【００４３】トランジスタＮ６は、正常動作の中で検出
回路に不都合な影響を及ぼさない高レベル・インピーダ
ンス装置である。かくして、統制されたシステム環境の
ＶｄｄとＶｃｃ電圧間の線形トラッキングの欠如に備え
て、例えば、わずかな回路変更を行うか、またはホット
・プラグ操作を約１秒に限定するなどの措置を講じなけ
ればならないことが観察される。

【００４４】

【発明の効果】本発明に従った集積回路に対する改善さ
れた自動電源立上り検出回路は、非統制または統制のい
ずれの電圧システム環境においても、電源傾斜上昇の間
のオンチップ電圧の検出を十分高い信頼性の範囲内で可
能ならしめるもので、集積回路実装のいっそう高度な発
達をもたらす。

【図面の簡単な説明】

【図１】本発明に従うリセット回路ダイアグラムであ
る。

【図２】時間に対する図１の種々のノードにおける電圧
を示すグラフである。

【図３】電源供給の初期段階での図１のラッチ型インバ
ータ回路を通過する電流を示す対数スケール上にプロッ
トされたグラフである。

【図４】非常に遅い傾斜速度においてさえ種々の要求さ
れた、信頼性の高い出力信号パルスを提供するために使
用される場合の本発明のリセット回路を図示する一部ブ
ロック形式の回路ダイアグラムである。

【図５】本発明の具体的実施例を更に示す回路ダイアグ
ラムである。

【符号の説明】

Ｖｄｄ電源ＰＯＤ出力信号端子、電源立上り検出回路ＬラッチＣコンデンサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジェフリハリスドライベルビスアメリカ合衆国バーモント州ウィリストンベアタウンレーン 39番地 (72)発明者ウエインフレデリックエリスアメリカ合衆国バーモント州ジェリコスノーフレークリッジ 163番地 (72)発明者アナトールファーマンアメリカ合衆国バーモント州ジェリコハンリレーン (72)発明者ハワードレオカルターアメリカ合衆国バーモント州コルチェスタビレッジドライブ 14番地

Claims

【特許請求の範囲】

【請求項１】電源端子と、出力端子と、上記電源端子を
上記出力端子に接続しているインピーダンスと、上記出
力端子に連結される入力を保有するラッチとからなる電
源立上り検出回路。
【請求項２】上記ラッチは第１と第２のインバータを保
有し、上記第１のインバータは上記第２のインバータの
入力に接続する出力を保有し、上記出力端子は上記第２
のインバータの入力に接続するという請求項１記載の電
源立上り検出回路。
【請求項３】上記電源端子と上記ラッチの第２の入力と
の間に接続されるコンデンサがさらに含まれる請求項１
記載の電源立上り検出回路。
【請求項４】電界効果トランジスタを保有する上記イ
ンピーダンスが含まれる請求項１記載の電源立上り検出
回路。
【請求項５】電源端子と、出力端子と、上記出力端子を
上記電源端子に接続するトランジスタ手段と、ラッチ手
段とからなる電源立上り検出回路であって、上記ラッチ手段は、上記出力端子と基準電位ポイントと
の間に接続される第１のトランジスタと上記出力端子と
上記電源端子との間に接続される第２のトランジスタと
を保有する第１のインバータと、上記電源端子と上記基
準電位ポイントとに直列に接続される第３と第４のトラ
ンジスタを保有する第２のインバータとを含み、また、上記第１と第２のトランジスタは、第１のトラン
ジスタを通過する副しきい電流が第２のトランジスタを
通過する副しきい電流より大で、第３のトランジスタを
通過する副しきい電流が第４のトランジスタを通過する
副しきい電流より大であるように設計されている電源立
上り検出回路。
【請求項６】上記第３のトランジスタと基準電位ポイン
トとの間に接続される上記第４のトランジスタが含まれ
る請求項５記載の電源立上り検出回路。
【請求項７】上記出力端子と上記基準電位ポイントと
の間に接続されるトランジスタと圧出される(pumped)内
部チップ・ネット端子とを有し、該トランジスタは上記
圧出内部チップ・ネット端子に接続されるゲート電極を
有する請求項１記載の電源立上り検出回路。