JPH06204844A - ＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳトランスレータ - Google Patents
ＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳトランスレータInfo
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- JPH06204844A JPH06204844A JP5245845A JP24584593A JPH06204844A JP H06204844 A JPH06204844 A JP H06204844A JP 5245845 A JP5245845 A JP 5245845A JP 24584593 A JP24584593 A JP 24584593A JP H06204844 A JPH06204844 A JP H06204844A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【構成】 一対の差動ECLレヘ゛ル信号をBiCMOS/CMOSレヘ゛ル信
号へと変換する、ECL-BiCMOS/CMOSトランスレータ(34)であり、
出力ノート゛(50)と、出力ノート゛を第１の電源(VDD)に結合す
るための第１の出力スイッチンク゛手段(Q13)と、出力ノート゛を第
２の電源(VSS)に結合するための第２の出力スイッチンク゛手段
(Q14)とを有する出力段(42)を含む。第１の入力段(38)
が、一の差動ECL信号に応じて出力段の第１の出力スイッチン
ク゛手段(Q13)を付勢し、第２の入力段(40)が、他の差動E
CL信号に応じて出力段の第２の出力スイッチンク゛手段(Q14)を
付勢する。第１の入力段は、第１の抵抗素子(R12)を第
１の電源と出力段の出力ノート゛の間に結合する第１の入力
スイッチンク゛手段(MP6)を含み、第２の入力段は、第２の抵抗
素子(R14)を第１の電源と第２の電源の間に結合する第
２の入力スイッチンク゛手段(MP8)を含む。 【効果】 消費電力が少なく、構成要素が少なく、従来
のトランスレータより高速なECL-BiCMOS/CMOSトランスレータが提供さ
れる。
号へと変換する、ECL-BiCMOS/CMOSトランスレータ(34)であり、
出力ノート゛(50)と、出力ノート゛を第１の電源(VDD)に結合す
るための第１の出力スイッチンク゛手段(Q13)と、出力ノート゛を第
２の電源(VSS)に結合するための第２の出力スイッチンク゛手段
(Q14)とを有する出力段(42)を含む。第１の入力段(38)
が、一の差動ECL信号に応じて出力段の第１の出力スイッチン
ク゛手段(Q13)を付勢し、第２の入力段(40)が、他の差動E
CL信号に応じて出力段の第２の出力スイッチンク゛手段(Q14)を
付勢する。第１の入力段は、第１の抵抗素子(R12)を第
１の電源と出力段の出力ノート゛の間に結合する第１の入力
スイッチンク゛手段(MP6)を含み、第２の入力段は、第２の抵抗
素子(R14)を第１の電源と第２の電源の間に結合する第
２の入力スイッチンク゛手段(MP8)を含む。 【効果】 消費電力が少なく、構成要素が少なく、従来
のトランスレータより高速なECL-BiCMOS/CMOSトランスレータが提供さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、異なる種類（ファミリ
ー）の論理回路をインタフェースするために用いられる
回路に関し、より詳しくは、エミッタ結合論理（ＥＣ
Ｌ）からバイポーラ相補形金属酸化膜半導体（ＢｉＣＭ
ＯＳ）及び相補形金属酸化膜半導体（ＭＯＳ）へのトラ
ンスレータに関するものである。
ー）の論理回路をインタフェースするために用いられる
回路に関し、より詳しくは、エミッタ結合論理（ＥＣ
Ｌ）からバイポーラ相補形金属酸化膜半導体（ＢｉＣＭ
ＯＳ）及び相補形金属酸化膜半導体（ＭＯＳ）へのトラ
ンスレータに関するものである。
【０００２】
【従来の技術】デジタルシステムのある部分は高速論理
ゲートを必要とするが、同じシステムの他の部分は低速
論理ゲートを許容することのできるような状況は、しば
しば生ずるものである。このような状況においては、１
つ以上の論理ファミリーを使用することが有利である。
なぜなら、低速が許容される場合には、ＣＭＯＳのよう
な低速のファミリーは、ＥＣＬのような高速のファミリ
ーよりも、消費電力が少ないからである。
ゲートを必要とするが、同じシステムの他の部分は低速
論理ゲートを許容することのできるような状況は、しば
しば生ずるものである。このような状況においては、１
つ以上の論理ファミリーを使用することが有利である。
なぜなら、低速が許容される場合には、ＣＭＯＳのよう
な低速のファミリーは、ＥＣＬのような高速のファミリ
ーよりも、消費電力が少ないからである。
【０００３】１つ以上の論理ファミリーがシステム中で
用いられる場合には、１つのファミリーの出力が他のフ
ァミリーの入力と互換性を有しない恐れがあるという事
実を考慮に入れることが必要である。異なる論理ファミ
リーの間でデータを適切に転送するためには、特別なイ
ンタフェース回路、即ち「トランスレータ」を用いて、
１つのファミリーにより生成された論理信号を、異なる
ファミリーにより理解可能な信号へと変換することがで
きる。
用いられる場合には、１つのファミリーの出力が他のフ
ァミリーの入力と互換性を有しない恐れがあるという事
実を考慮に入れることが必要である。異なる論理ファミ
リーの間でデータを適切に転送するためには、特別なイ
ンタフェース回路、即ち「トランスレータ」を用いて、
１つのファミリーにより生成された論理信号を、異なる
ファミリーにより理解可能な信号へと変換することがで
きる。
【０００４】図１は、従来のＥＣＬ−ＣＭＯＳトランス
レータ20のブロック図を示している。このトランスレー
タ20は、ＥＣＬレベル信号をＣＭＯＳレベル信号へと変
換する。動作に際して、ＥＣＬレベル信号はノード22で
受信される。ＥＣＬ論理信号についてのダイナミックレ
ンジは、低論理（「０」）については約-1.7から-1.4ボ
ルトであり、高論理（「１」）については約-0.9から-
0.8ボルトである。ＥＣＬ受信回路24は、受信したＥＣ
Ｌ信号を、一対の差動ＥＣＬレベル信号（即ち相補的Ｅ
ＣＬ信号）に変換する。この差動ＥＣＬレベル信号はラ
イン26及び28により、トランスレータ回路30へと運ばれ
る。このトランスレータ回路30は、差動ＥＣＬレベル信
号を、単一のＣＭＯＳレベル信号に変換する。この単一
のＣＭＯＳレベル信号は、ノード32で出力される。ＣＭ
ＯＳ論理信号についてのダイナミックレンジは、低論理
（「０」）について約-5.0から-4.8ボルトであり、高論
理（「１」）について約-0.4から-0.0ボルトである。
レータ20のブロック図を示している。このトランスレー
タ20は、ＥＣＬレベル信号をＣＭＯＳレベル信号へと変
換する。動作に際して、ＥＣＬレベル信号はノード22で
受信される。ＥＣＬ論理信号についてのダイナミックレ
ンジは、低論理（「０」）については約-1.7から-1.4ボ
ルトであり、高論理（「１」）については約-0.9から-
0.8ボルトである。ＥＣＬ受信回路24は、受信したＥＣ
Ｌ信号を、一対の差動ＥＣＬレベル信号（即ち相補的Ｅ
ＣＬ信号）に変換する。この差動ＥＣＬレベル信号はラ
イン26及び28により、トランスレータ回路30へと運ばれ
る。このトランスレータ回路30は、差動ＥＣＬレベル信
号を、単一のＣＭＯＳレベル信号に変換する。この単一
のＣＭＯＳレベル信号は、ノード32で出力される。ＣＭ
ＯＳ論理信号についてのダイナミックレンジは、低論理
（「０」）について約-5.0から-4.8ボルトであり、高論
理（「１」）について約-0.4から-0.0ボルトである。
【０００５】図２は、図１の従来のＥＣＬ−ＣＭＯＳト
ランスレータ20の回路実施例を示している。ＥＣＬ受信
回路24は、基本的には電流切換形論理（ＣＭＬ）ゲート
であり、その動作は技術的に周知のものである。詳しく
は、ＥＣＬ入力信号をベースで受信するバイポーラトラ
ンジスタQ1が、エミッタフォロワ配置でもって、バイポ
ーラトランジスタQ2及びQ3と抵抗R1及びR2で構成された
電圧比較回路に接続されている。電圧比較回路は、ＥＣ
Ｌ及びＣＭＬゲートの基本的な構成要素である。差動Ｅ
ＣＬ信号の対を運ぶライン26及び28は、トランジスタQ3
及びQ2のそれぞれのコレクタに接続されている。
ランスレータ20の回路実施例を示している。ＥＣＬ受信
回路24は、基本的には電流切換形論理（ＣＭＬ）ゲート
であり、その動作は技術的に周知のものである。詳しく
は、ＥＣＬ入力信号をベースで受信するバイポーラトラ
ンジスタQ1が、エミッタフォロワ配置でもって、バイポ
ーラトランジスタQ2及びQ3と抵抗R1及びR2で構成された
電圧比較回路に接続されている。電圧比較回路は、ＥＣ
Ｌ及びＣＭＬゲートの基本的な構成要素である。差動Ｅ
ＣＬ信号の対を運ぶライン26及び28は、トランジスタQ3
及びQ2のそれぞれのコレクタに接続されている。
【０００６】トランスレータ回路30は、ｐチャネルＭＯ
ＳＦＥＴトランジスタMP1からMP3と、ｎチャネルＭＯＳ
ＦＥＴトランジスタMN1からMN5と、バイポーラトランジ
スタQ4及びQ5を含む。トランジスタQ4は、第１の電源に
接続されたコレクタを有し、この第１の電源は、ＣＭＯ
Ｓの高論理に大体等しい電圧、即ち約0.0ボルトを給電
している。トランジスタQ5は、第２の電源に接続された
エミッタを有し、この第２の電源は、ＣＭＯＳの低論理
に大体等しい電圧、即ち約-5.2ボルトを給電している。
トランジスタQ4のエミッタと、トランジスタQ5のコレク
タは一緒に接続されて、出力ノード32を形成している。
ＳＦＥＴトランジスタMP1からMP3と、ｎチャネルＭＯＳ
ＦＥＴトランジスタMN1からMN5と、バイポーラトランジ
スタQ4及びQ5を含む。トランジスタQ4は、第１の電源に
接続されたコレクタを有し、この第１の電源は、ＣＭＯ
Ｓの高論理に大体等しい電圧、即ち約0.0ボルトを給電
している。トランジスタQ5は、第２の電源に接続された
エミッタを有し、この第２の電源は、ＣＭＯＳの低論理
に大体等しい電圧、即ち約-5.2ボルトを給電している。
トランジスタQ4のエミッタと、トランジスタQ5のコレク
タは一緒に接続されて、出力ノード32を形成している。
【０００７】トランスレータ回路30は、一回にトランジ
スタQ4とQ5の一方のみをスイッチングすることにより、
出力ノード32上にＣＭＯＳレベル信号を生成する。トラ
ンジスタQ4がスイッチオンされると、トランジスタQ5は
オフとされ、出力ノード32はプルアップされてＣＭＯＳ
高論理、即ち約-0.4ボルトとなる。トランジスタQ5がス
イッチオンされると、トランジスタQ4はオフとなり、出
力ノード32はプルダウンされてＣＭＯＳ低論理、即ち約
-4.8ボルトとなる。
スタQ4とQ5の一方のみをスイッチングすることにより、
出力ノード32上にＣＭＯＳレベル信号を生成する。トラ
ンジスタQ4がスイッチオンされると、トランジスタQ5は
オフとされ、出力ノード32はプルアップされてＣＭＯＳ
高論理、即ち約-0.4ボルトとなる。トランジスタQ5がス
イッチオンされると、トランジスタQ4はオフとなり、出
力ノード32はプルダウンされてＣＭＯＳ低論理、即ち約
-4.8ボルトとなる。
【０００８】差動ＥＣＬ信号の対は、ライン26及び28の
それぞれを介して、トランジスタMP1及びMP2のゲートで
受信される。トランジスタMP1からMP3、及びMN1からMN5
は、差動ＥＣＬ信号に応答して、トランジスタQ4及びQ5
をオンオフする。詳しく言えば、ライン26が低論理信号
を伝送し、ライン28が高論理信号を伝送する場合、トラ
ンジスタMP1はスイッチオンし、トランジスタMP2はスイ
ッチオフする。トランジスタMP1がオンとなることか
ら、トランジスタMN2はスイッチオンし、トランジスタM
P3、MN3及びMN4のゲートを低レベルに引っ張る。トラン
ジスタMP3はスイッチオンして、トランジスタQ4のベー
スを高レベルに引っ張り、かくしてトランジスタQ4をオ
ンにスイッチングする。トランジスタQ4がオンであるた
め、トランジスタMN5のゲートでは高レベル信号が受信
され、これによりトランジスタMN5はオンにスイッチさ
れる。トランジスタQ5のベースは低レベルに引っ張ら
れ、これによりトランジスタQ5はオフにスイッチされ
る。
それぞれを介して、トランジスタMP1及びMP2のゲートで
受信される。トランジスタMP1からMP3、及びMN1からMN5
は、差動ＥＣＬ信号に応答して、トランジスタQ4及びQ5
をオンオフする。詳しく言えば、ライン26が低論理信号
を伝送し、ライン28が高論理信号を伝送する場合、トラ
ンジスタMP1はスイッチオンし、トランジスタMP2はスイ
ッチオフする。トランジスタMP1がオンとなることか
ら、トランジスタMN2はスイッチオンし、トランジスタM
P3、MN3及びMN4のゲートを低レベルに引っ張る。トラン
ジスタMP3はスイッチオンして、トランジスタQ4のベー
スを高レベルに引っ張り、かくしてトランジスタQ4をオ
ンにスイッチングする。トランジスタQ4がオンであるた
め、トランジスタMN5のゲートでは高レベル信号が受信
され、これによりトランジスタMN5はオンにスイッチさ
れる。トランジスタQ5のベースは低レベルに引っ張ら
れ、これによりトランジスタQ5はオフにスイッチされ
る。
【０００９】逆に、ライン26が高レベル信号を伝送し、
ライン28が低レベル信号を伝送する場合には、トランジ
スタMP1はスイッチオフされ、トランジスタMP2はスイッ
チオンされる。トランジスタMP2がオンであるために、
トランジスタMP3、MN3及びMN4のゲートは高レベルに引
っ張られる。トランジスタMN3はスイッチオンして、ト
ランジスタQ4のベースを低レベルに引っ張り、かくして
トランジスタQ4をオフにスイッチングする。トランジス
タMN5はオフのままであり、これによりトランジスタQ5
をスイッチオンすることを許容する。
ライン28が低レベル信号を伝送する場合には、トランジ
スタMP1はスイッチオフされ、トランジスタMP2はスイッ
チオンされる。トランジスタMP2がオンであるために、
トランジスタMP3、MN3及びMN4のゲートは高レベルに引
っ張られる。トランジスタMN3はスイッチオンして、ト
ランジスタQ4のベースを低レベルに引っ張り、かくして
トランジスタQ4をオフにスイッチングする。トランジス
タMN5はオフのままであり、これによりトランジスタQ5
をスイッチオンすることを許容する。
【００１０】
【発明が解決しようとする課題】図１及び図２に示した
従来のＥＣＬ−ＣＭＯＳトランスレータ20は、数多くの
不具合を有する。第１に、多数のトランジスタが用いら
れるため、トランスレータ20は大量の電力を消費する傾
向がある。第２に、この多数のトランジスタは、スイッ
チング動作を完了するために一定の時間を必要とする
が、これは今の時代の多くの用途にとっては遅すぎる。
最後に、この多数のトランジスタは、今の時代の高密度
製品について、この回路を使用することを非現実的なも
のとする。スペース及びレイアウトが問題となることは
しばしばあり、この回路を経済的に製造することは実行
不能となる。
従来のＥＣＬ−ＣＭＯＳトランスレータ20は、数多くの
不具合を有する。第１に、多数のトランジスタが用いら
れるため、トランスレータ20は大量の電力を消費する傾
向がある。第２に、この多数のトランジスタは、スイッ
チング動作を完了するために一定の時間を必要とする
が、これは今の時代の多くの用途にとっては遅すぎる。
最後に、この多数のトランジスタは、今の時代の高密度
製品について、この回路を使用することを非現実的なも
のとする。スペース及びレイアウトが問題となることは
しばしばあり、この回路を経済的に製造することは実行
不能となる。
【００１１】従って、消費電力が少なく、構成要素が少
なく、また従来のトランスレータよりも高速な、ＥＣＬ
−ＣＭＯＳトランスレータが望まれている。
なく、また従来のトランスレータよりも高速な、ＥＣＬ
−ＣＭＯＳトランスレータが望まれている。
【００１２】
【課題を解決するための手段】本発明は、差動ＥＣＬレ
ベル信号の対を、ＢｉＣＭＯＳ／ＣＭＯＳレベル信号へ
と変換するための、ＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳト
ランスレータを提供するものである。ＢｉＣＭＯＳ／Ｃ
ＭＯＳレベル信号を出力するための出力ノードを有する
出力段が含まれ、この出力段はさらに、出力ノードを第
１の電源に結合するための第１の出力スイッチング手段
と、出力ノードを第２の電源に結合するための第２の出
力スイッチング手段とを含んでいる。
ベル信号の対を、ＢｉＣＭＯＳ／ＣＭＯＳレベル信号へ
と変換するための、ＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳト
ランスレータを提供するものである。ＢｉＣＭＯＳ／Ｃ
ＭＯＳレベル信号を出力するための出力ノードを有する
出力段が含まれ、この出力段はさらに、出力ノードを第
１の電源に結合するための第１の出力スイッチング手段
と、出力ノードを第２の電源に結合するための第２の出
力スイッチング手段とを含んでいる。
【００１３】第１の入力段が、差動ＥＣＬ信号の１つに
応じて、出力段の第１の出力スイッチング手段を付勢す
る。この第１の入力段は、第１の抵抗素子を第１の電源
と出力段の出力ノードとの間に結合するための第１の入
力スイッチング手段を含む。
応じて、出力段の第１の出力スイッチング手段を付勢す
る。この第１の入力段は、第１の抵抗素子を第１の電源
と出力段の出力ノードとの間に結合するための第１の入
力スイッチング手段を含む。
【００１４】第２の入力段が、他方の差動ＥＣＬ信号に
応じて、出力段の第２の出力スイッチング手段を付勢す
る。この第２の入力段は、第１の電源と第２の電源の間
に第２の抵抗素子を結合するための、第２の入力スイッ
チング手段を含む。
応じて、出力段の第２の出力スイッチング手段を付勢す
る。この第２の入力段は、第１の電源と第２の電源の間
に第２の抵抗素子を結合するための、第２の入力スイッ
チング手段を含む。
【００１５】本発明の特徴及び利点についてのさらなる
理解は、本発明の原理が用いられている例示的な実施例
を記述した、以下の本発明の詳細な説明及び添付図面を
参照することによって得られる。
理解は、本発明の原理が用いられている例示的な実施例
を記述した、以下の本発明の詳細な説明及び添付図面を
参照することによって得られる。
【００１６】
【実施例】図３を参照すると、そこには本発明によるＥ
ＣＬ−ＢｉＣＭＯＳ／ＭＯＳトランスレータ34の回路実
施例が示されている。このトランスレータ34は、ＥＣＬ
レベル信号をＢｉＣＭＯＳレベル信号に変換するのに理
想的なものである。ＢｉＣＭＯＳ論理の信号のダイナミ
ックレンジは、ＣＭＯＳ論理の場合と殆ど同じであり、
違うのはＢｉＣＭＯＳの高論理（「１」）についての電
圧レベルが、ＣＭＯＳの高論理よりも約１ダイオード降
下分だけ低いということである。従ってＢｉＣＭＯＳの
高論理は約-0.7ボルトであり、ＢｉＣＭＯＳの低論理は
約-5.0ボルトである。
ＣＬ−ＢｉＣＭＯＳ／ＭＯＳトランスレータ34の回路実
施例が示されている。このトランスレータ34は、ＥＣＬ
レベル信号をＢｉＣＭＯＳレベル信号に変換するのに理
想的なものである。ＢｉＣＭＯＳ論理の信号のダイナミ
ックレンジは、ＣＭＯＳ論理の場合と殆ど同じであり、
違うのはＢｉＣＭＯＳの高論理（「１」）についての電
圧レベルが、ＣＭＯＳの高論理よりも約１ダイオード降
下分だけ低いということである。従ってＢｉＣＭＯＳの
高論理は約-0.7ボルトであり、ＢｉＣＭＯＳの低論理は
約-5.0ボルトである。
【００１７】ＢｉＣＭＯＳとＣＭＯＳの信号のダイナミ
ックレンジがほぼ同じであることから、トランスレータ
34は、ＥＣＬレベル信号をＣＭＯＳレベル信号に変換す
るについても適切に機能するものと考えられる。換言す
れば、ＣＭＯＳデバイスが出力ノード50に接続された場
合、この出力ノード50において生成されるＢｉＣＭＯＳ
高論理信号は、ＣＭＯＳデバイスをハイ状態にスイッチ
ングするについて適当なものであり、また逆も言えると
考えられる。従ってトランスレータ34はここでは、ＥＣ
Ｌ−ＢｉＣＭＯＳ／ＣＭＯＳトランスレータと称され
る。なぜなら、このトランスレータは、ＥＣＬレベル信
号を、ＢｉＣＭＯＳ及びＣＭＯＳの論理ファミリーの両
者によって使用可能な信号へと適切に変換するものと考
えられるからである。
ックレンジがほぼ同じであることから、トランスレータ
34は、ＥＣＬレベル信号をＣＭＯＳレベル信号に変換す
るについても適切に機能するものと考えられる。換言す
れば、ＣＭＯＳデバイスが出力ノード50に接続された場
合、この出力ノード50において生成されるＢｉＣＭＯＳ
高論理信号は、ＣＭＯＳデバイスをハイ状態にスイッチ
ングするについて適当なものであり、また逆も言えると
考えられる。従ってトランスレータ34はここでは、ＥＣ
Ｌ−ＢｉＣＭＯＳ／ＣＭＯＳトランスレータと称され
る。なぜなら、このトランスレータは、ＥＣＬレベル信
号を、ＢｉＣＭＯＳ及びＣＭＯＳの論理ファミリーの両
者によって使用可能な信号へと適切に変換するものと考
えられるからである。
【００１８】通常、トランスレータ34は、ＥＣＬレベル
信号を入力ノード44で受信することによって動作する。
ＥＣＬ受信段36は、受信したＥＣＬ信号を、一対の差動
ＥＣＬレベル信号へと変換する。この差動ＥＣＬ信号は
ライン46及び48により、第１の入力段38及び第２の入力
段40のそれぞれへと伝送される。第１の入力段38及び第
２の入力段40に応答する出力段42が、ＢｉＣＭＯＳ／Ｃ
ＭＯＳレベル信号を出力ノード50に生成する。
信号を入力ノード44で受信することによって動作する。
ＥＣＬ受信段36は、受信したＥＣＬ信号を、一対の差動
ＥＣＬレベル信号へと変換する。この差動ＥＣＬ信号は
ライン46及び48により、第１の入力段38及び第２の入力
段40のそれぞれへと伝送される。第１の入力段38及び第
２の入力段40に応答する出力段42が、ＢｉＣＭＯＳ／Ｃ
ＭＯＳレベル信号を出力ノード50に生成する。
【００１９】ＥＣＬ受信段36は、基本的にはＥＣＬゲー
トであり、その動作は技術的に周知である。詳しく言え
ば、バイポーラトランジスタQ6がＥＣＬ入力をそのベー
スで受信する。トランジスタQ6のコレクタは電源VCCに
接続され、またトランジスタQ6のエミッタは、バイポー
ラトランジスタQ7及びQ8と抵抗R3及びR4により構成され
た電圧比較回路に接続されている。抵抗R3及びR4は好ま
しくは、各々約2.3ＫΩの値を有する。トランジスタQ7
及びQ8のエミッタは一緒に接続され、またそれらのコレ
クタは、抵抗R3及びR4のそれぞれに接続されている。抵
抗R3及びR4の他方の端子は、電源VCCに接続されてい
る。電源VCCは好ましくは、接地電位に連結されてい
る。
トであり、その動作は技術的に周知である。詳しく言え
ば、バイポーラトランジスタQ6がＥＣＬ入力をそのベー
スで受信する。トランジスタQ6のコレクタは電源VCCに
接続され、またトランジスタQ6のエミッタは、バイポー
ラトランジスタQ7及びQ8と抵抗R3及びR4により構成され
た電圧比較回路に接続されている。抵抗R3及びR4は好ま
しくは、各々約2.3ＫΩの値を有する。トランジスタQ7
及びQ8のエミッタは一緒に接続され、またそれらのコレ
クタは、抵抗R3及びR4のそれぞれに接続されている。抵
抗R3及びR4の他方の端子は、電源VCCに接続されてい
る。電源VCCは好ましくは、接地電位に連結されてい
る。
【００２０】トランジスタQ6、Q7、及びQ8のエミッタに
接続される電流源（図２に示されている如き）を有する
代わりに、トランジスタQ6のエミッタはバイポーラトラ
ンジスタQ9のコレクタに接続され、トランジスタQ7及び
Q8のエミッタは、バイポーラトランジスタQ10のコレク
タに接続されている。トランジスタQ9及びQ10のエミッ
タは、それぞれ抵抗R5及びR6に接続されている。抵抗R5
及びR6は、それぞれ約1600Ω及び800Ωの値を有するの
が好ましい。抵抗R5及びR6の他方の端子は、電源VEEに
接続されており、これは好ましくは、約-5.0ボルトの電
圧を供給するものである。トランジスタQ9及びQ10のベ
ースは電源VCSIに接続されており、これは好ましくは、
電源VEEよりも約1.32ボルト高い電圧を供給する。
接続される電流源（図２に示されている如き）を有する
代わりに、トランジスタQ6のエミッタはバイポーラトラ
ンジスタQ9のコレクタに接続され、トランジスタQ7及び
Q8のエミッタは、バイポーラトランジスタQ10のコレク
タに接続されている。トランジスタQ9及びQ10のエミッ
タは、それぞれ抵抗R5及びR6に接続されている。抵抗R5
及びR6は、それぞれ約1600Ω及び800Ωの値を有するの
が好ましい。抵抗R5及びR6の他方の端子は、電源VEEに
接続されており、これは好ましくは、約-5.0ボルトの電
圧を供給するものである。トランジスタQ9及びQ10のベ
ースは電源VCSIに接続されており、これは好ましくは、
電源VEEよりも約1.32ボルト高い電圧を供給する。
【００２１】トランジスタQ7のコレクタは、エミッタフ
ォロワのバイポーラトランジスタQ11のベースに接続さ
れており、トランジスタQ8のコレクタは、エミッタフォ
ロワのバイポーラトランジスタQ12のベースに接続され
ている。トランジスタQ11のエミッタは抵抗R7を介して
電源VEEに接続されており、トランジスタQ12のエミッタ
は、抵抗R8を介して電源VEEに接続されている。抵抗R7
及びR8は好ましくは、各々約8400Ωの値を有する。両方
のトランジスタQ11及びQ12のコレクタは、電源VCCに接
続されている。
ォロワのバイポーラトランジスタQ11のベースに接続さ
れており、トランジスタQ8のコレクタは、エミッタフォ
ロワのバイポーラトランジスタQ12のベースに接続され
ている。トランジスタQ11のエミッタは抵抗R7を介して
電源VEEに接続されており、トランジスタQ12のエミッタ
は、抵抗R8を介して電源VEEに接続されている。抵抗R7
及びR8は好ましくは、各々約8400Ωの値を有する。両方
のトランジスタQ11及びQ12のコレクタは、電源VCCに接
続されている。
【００２２】ＥＣＬ受信段36により生成された差動ＥＣ
Ｌ信号の対を伝送するライン46及び48は、トランジスタ
Q12及びQ11のエミッタへとそれぞれ接続されている。ラ
イン46及び48の他端は、第１の入力段38及び第２の入力
段40のそれぞれに接続されている。
Ｌ信号の対を伝送するライン46及び48は、トランジスタ
Q12及びQ11のエミッタへとそれぞれ接続されている。ラ
イン46及び48の他端は、第１の入力段38及び第２の入力
段40のそれぞれに接続されている。
【００２３】ＥＣＬ受信段36の特定の構成について図３
に示されてはいるが、多くの異なるＥＣＬ又はＣＭＬゲ
ート構成が、ＥＣＬ受信段36の目的に関して適切に機能
するであろうことは、十分に理解されねばならない。Ｅ
ＣＬ受信段36の基本的な目的は、受信した単一のＥＣＬ
レベル信号を一対の差動ＥＣＬレベル信号へと変換する
ことであり、この目的を達成することができるならば、
如何なる回路でも十分なものである。例えば、図２のＥ
ＣＬ受信段24を、本発明のＥＣＬ受信段36として用いる
ことも可能である。
に示されてはいるが、多くの異なるＥＣＬ又はＣＭＬゲ
ート構成が、ＥＣＬ受信段36の目的に関して適切に機能
するであろうことは、十分に理解されねばならない。Ｅ
ＣＬ受信段36の基本的な目的は、受信した単一のＥＣＬ
レベル信号を一対の差動ＥＣＬレベル信号へと変換する
ことであり、この目的を達成することができるならば、
如何なる回路でも十分なものである。例えば、図２のＥ
ＣＬ受信段24を、本発明のＥＣＬ受信段36として用いる
ことも可能である。
【００２４】さらにまた、トランスレータが用いられる
システム中に、単一のＥＣＬ信号ではなく一対の差動Ｅ
ＣＬ信号が存在するのであれば、ＥＣＬ受信段36は必要
とさえされない。このような筋書きの場合には、差動Ｅ
ＣＬ信号は、第１の入力段38及び第２の入力段40へと直
接に接続される。
システム中に、単一のＥＣＬ信号ではなく一対の差動Ｅ
ＣＬ信号が存在するのであれば、ＥＣＬ受信段36は必要
とさえされない。このような筋書きの場合には、差動Ｅ
ＣＬ信号は、第１の入力段38及び第２の入力段40へと直
接に接続される。
【００２５】第１の入力段38及び第２の入力段40は、出
力段42を制御する。出力段42は、２つのバイポーラトラ
ンジスタQ13及びQ14を含む。トランジスタQ13のコレク
タは、ＣＭＯＳの高論理にほぼ等しい電圧、即ち約0.0
ボルトを供給する電源VDDに接続されている。トランジ
スタQ14のエミッタは、ＣＭＯＳの低論理にほぼ等しい
電圧、即ち約5.0ボルトを供給する電源VSSに接続されて
いる。トランジスタQ13のエミッタ及びトランジスタQ14
のコレクタは一緒に接続され、出力ノード50を形成して
いる。
力段42を制御する。出力段42は、２つのバイポーラトラ
ンジスタQ13及びQ14を含む。トランジスタQ13のコレク
タは、ＣＭＯＳの高論理にほぼ等しい電圧、即ち約0.0
ボルトを供給する電源VDDに接続されている。トランジ
スタQ14のエミッタは、ＣＭＯＳの低論理にほぼ等しい
電圧、即ち約5.0ボルトを供給する電源VSSに接続されて
いる。トランジスタQ13のエミッタ及びトランジスタQ14
のコレクタは一緒に接続され、出力ノード50を形成して
いる。
【００２６】出力段42は、一度にトランジスタQ13及びQ
14の一方のみをスイッチングすることにより、出力ノー
ド50にＢｉＣＭＯＳ／ＣＭＯＳレベル信号を生成する。
トランジスタQ13がスイッチオンされた場合、トランジ
スタQ14はスイッチオフされ、出力ノード50は電源VDDに
結合される。従って、出力ノード50はほぼＢｉＣＭＯＳ
高論理、即ち約0.0ボルトから１ダイオード降下分を引
いた、つまり約-0.7ボルトへとプルアップされる。トラ
ンジスタQ14がスイッチオンされた場合、トランジスタQ
13はスイッチオフされ、出力ノード50は電源VSSに結合
される。従って、出力ノード50はほぼＢｉＣＭＯＳ低論
理、即ち約-5.0ボルトへとプルダウンされる。
14の一方のみをスイッチングすることにより、出力ノー
ド50にＢｉＣＭＯＳ／ＣＭＯＳレベル信号を生成する。
トランジスタQ13がスイッチオンされた場合、トランジ
スタQ14はスイッチオフされ、出力ノード50は電源VDDに
結合される。従って、出力ノード50はほぼＢｉＣＭＯＳ
高論理、即ち約0.0ボルトから１ダイオード降下分を引
いた、つまり約-0.7ボルトへとプルアップされる。トラ
ンジスタQ14がスイッチオンされた場合、トランジスタQ
13はスイッチオフされ、出力ノード50は電源VSSに結合
される。従って、出力ノード50はほぼＢｉＣＭＯＳ低論
理、即ち約-5.0ボルトへとプルダウンされる。
【００２７】第１の入力段38は、差動ＥＣＬ信号の一方
に応答して、トランジスタQ13を付勢する。詳しく言え
ば、第１の入力段38はｐチャネルＭＯＳＦＥＴトランジ
スタMP6を含み、これはライン46を介して、差動ＥＣＬ
信号の一方をそのゲートにおいて受信する。トランジス
タMP6のソースは、電源VDDに接続されている。トランジ
スタMP6のドレーンは、トランジスタQ13のベースに接続
されている。トランジスタMP6のドレーンはまた、抵抗R
12を介して出力ノード50に接続されている。トランジス
タMP6がスイッチオンされた場合、抵抗R12は事実上、電
源VDDと出力ノード50の間に結合される。抵抗R12は、約
５ＫΩの値を有するのが好ましい。
に応答して、トランジスタQ13を付勢する。詳しく言え
ば、第１の入力段38はｐチャネルＭＯＳＦＥＴトランジ
スタMP6を含み、これはライン46を介して、差動ＥＣＬ
信号の一方をそのゲートにおいて受信する。トランジス
タMP6のソースは、電源VDDに接続されている。トランジ
スタMP6のドレーンは、トランジスタQ13のベースに接続
されている。トランジスタMP6のドレーンはまた、抵抗R
12を介して出力ノード50に接続されている。トランジス
タMP6がスイッチオンされた場合、抵抗R12は事実上、電
源VDDと出力ノード50の間に結合される。抵抗R12は、約
５ＫΩの値を有するのが好ましい。
【００２８】第２の入力段40は、他方の差動ＥＣＬ信号
に応答して、トランジスタQ14を付勢する。ｐチャネル
ＭＯＳＦＥＴトランジスタMP8が、この他方の差動ＥＣ
Ｌ信号を、ライン48を介してそのゲートにおいて受信す
る。トランジスタMP8のソースは、電源VDDに接続されて
いる。トランジスタMP8のドレーンはまた抵抗R14を介し
て、電源VSSに接続されている。トランジスタMP8がスイ
ッチオンされた場合、抵抗R14は事実上、電源VDDと電源
VSSとの間に結合される。抵抗R14は好ましくは、約６Ｋ
Ωの値を有する。
に応答して、トランジスタQ14を付勢する。ｐチャネル
ＭＯＳＦＥＴトランジスタMP8が、この他方の差動ＥＣ
Ｌ信号を、ライン48を介してそのゲートにおいて受信す
る。トランジスタMP8のソースは、電源VDDに接続されて
いる。トランジスタMP8のドレーンはまた抵抗R14を介し
て、電源VSSに接続されている。トランジスタMP8がスイ
ッチオンされた場合、抵抗R14は事実上、電源VDDと電源
VSSとの間に結合される。抵抗R14は好ましくは、約６Ｋ
Ωの値を有する。
【００２９】動作に際しては、ＥＣＬ高論理を入力ノー
ド44に受信した場合、ＥＣＬ受信段36は技術的に周知の
ようにして、ライン46上にＥＣＬ高論理、即ち約-0.8ボ
ルトを、ライン48上にＥＣＬ低論理、即ち約-2.2ボルト
を生成する。ライン48上の低レベル信号はトランジスタ
MP8をスイッチオンし、これにより電流が抵抗R14を通っ
て流れるようにされる。抵抗R14の両端の約0.7ボルトの
電圧降下は、トランジスタQ14のベースを-5.0ボルトか
ら約-4.3ボルトへとプルアップするようにさせる。トラ
ンジスタQ14のベースにおけるこの電圧変化は、このト
ランジスタのスイッチオンを生ずる。トランジスタQ14
がオン状態となるため、出力ノード50はVSSに結合さ
れ、ほぼVSSへと、即ち約-5.0ボルトへとプルダウンさ
れる。トランジスタMP8がスイッチオンされている間
は、トランジスタQ14をスイッチオン状態に保つため
に、このトランジスタ及び抵抗R14を通って定常電流が
流れることに注意すべきである。
ド44に受信した場合、ＥＣＬ受信段36は技術的に周知の
ようにして、ライン46上にＥＣＬ高論理、即ち約-0.8ボ
ルトを、ライン48上にＥＣＬ低論理、即ち約-2.2ボルト
を生成する。ライン48上の低レベル信号はトランジスタ
MP8をスイッチオンし、これにより電流が抵抗R14を通っ
て流れるようにされる。抵抗R14の両端の約0.7ボルトの
電圧降下は、トランジスタQ14のベースを-5.0ボルトか
ら約-4.3ボルトへとプルアップするようにさせる。トラ
ンジスタQ14のベースにおけるこの電圧変化は、このト
ランジスタのスイッチオンを生ずる。トランジスタQ14
がオン状態となるため、出力ノード50はVSSに結合さ
れ、ほぼVSSへと、即ち約-5.0ボルトへとプルダウンさ
れる。トランジスタMP8がスイッチオンされている間
は、トランジスタQ14をスイッチオン状態に保つため
に、このトランジスタ及び抵抗R14を通って定常電流が
流れることに注意すべきである。
【００３０】ライン46を介してトランジスタMP6のゲー
トで受信される高レベル信号は、トランジスタMP6をス
イッチオフする。トランジスタMP6がオフとなるため、
トランジスタQ13のベースには低レベル信号が受信さ
れ、これによりこのトランジスタはオフ状態に保たれる
ようになる。従って、出力ノード50はトランジスタQ14
により、VSSに結合されたままとなり、VSSにプルダウン
される。
トで受信される高レベル信号は、トランジスタMP6をス
イッチオフする。トランジスタMP6がオフとなるため、
トランジスタQ13のベースには低レベル信号が受信さ
れ、これによりこのトランジスタはオフ状態に保たれる
ようになる。従って、出力ノード50はトランジスタQ14
により、VSSに結合されたままとなり、VSSにプルダウン
される。
【００３１】入力ノード44においてＥＣＬ低論理が受信
された場合、ＥＣＬ受信段36はライン46上にＥＣＬ低論
理、即ち約-2.2ボルトを、そしてライン48上にＥＣＬ高
論理、即ち約-0.8ボルトを生成する。ライン48上のこの
高レベル信号は、トランジスタMP8のスイッチオフを生
ずる。電流は抵抗R14を介して流れるのを停止し、トラ
ンジスタQ14のベースはまた-5.0ボルトへとプルダウン
される。トランジスタQ14のベースにおける電圧変化
は、そのスイッチオフを生ずる。
された場合、ＥＣＬ受信段36はライン46上にＥＣＬ低論
理、即ち約-2.2ボルトを、そしてライン48上にＥＣＬ高
論理、即ち約-0.8ボルトを生成する。ライン48上のこの
高レベル信号は、トランジスタMP8のスイッチオフを生
ずる。電流は抵抗R14を介して流れるのを停止し、トラ
ンジスタQ14のベースはまた-5.0ボルトへとプルダウン
される。トランジスタQ14のベースにおける電圧変化
は、そのスイッチオフを生ずる。
【００３２】ライン46上の低レベル信号は、トランジス
タMP6のスイッチオンを生ずる。トランジスタQ13のベー
スはVDD、即ち約0.0ボルトへとプルアップされ、これに
よりトランジスタQ13のスイッチオンが生ずる。出力ノ
ード50は、VDDから１ダイオード降下分を引いた値、即
ち約-0.7ボルトへとプルアップされる。トランジスタQ1
3がオン状態の間には、トランジスタMP6を通る定常電流
の流れはないことに注意しなければならない。定常電流
の流れがない場合には、電力の節約が図られる。
タMP6のスイッチオンを生ずる。トランジスタQ13のベー
スはVDD、即ち約0.0ボルトへとプルアップされ、これに
よりトランジスタQ13のスイッチオンが生ずる。出力ノ
ード50は、VDDから１ダイオード降下分を引いた値、即
ち約-0.7ボルトへとプルアップされる。トランジスタQ1
3がオン状態の間には、トランジスタMP6を通る定常電流
の流れはないことに注意しなければならない。定常電流
の流れがない場合には、電力の節約が図られる。
【００３３】図３のトランスレータ34は、ＥＣＬ信号を
ＢｉＣＭＯＳ及びＣＭＯＳレベル信号へと適切に変換す
ると考えられるが、図４は本発明によるトランスレータ
52の回路実施例であって、ＥＣＬレベル信号をＣＭＯＳ
レベル信号へと変換するためにより適切なものを示して
いる。トランスレータ52は、第１の入力段54を除き、全
ての点においてトランスレータ34と同一である。第１の
入力段54には、付加的なｐチャネルＭＯＳＦＥＴトラン
ジスタMP10が付加されている。詳しく述べると、トラン
ジスタMP10のゲートは、差動ＥＣＬ入力の一方を伝送す
るライン46に接続されている。トランジスタMP10のソー
スは電源VDDに接続されており、ドレーンは出力ノード5
0に接続されている。
ＢｉＣＭＯＳ及びＣＭＯＳレベル信号へと適切に変換す
ると考えられるが、図４は本発明によるトランスレータ
52の回路実施例であって、ＥＣＬレベル信号をＣＭＯＳ
レベル信号へと変換するためにより適切なものを示して
いる。トランスレータ52は、第１の入力段54を除き、全
ての点においてトランスレータ34と同一である。第１の
入力段54には、付加的なｐチャネルＭＯＳＦＥＴトラン
ジスタMP10が付加されている。詳しく述べると、トラン
ジスタMP10のゲートは、差動ＥＣＬ入力の一方を伝送す
るライン46に接続されている。トランジスタMP10のソー
スは電源VDDに接続されており、ドレーンは出力ノード5
0に接続されている。
【００３４】トランスレータ52の動作は、１つの小さな
違いを除き、トランスレータ34の場合と殆ど同一であ
る。トランスレータ34に関して上述したように、ライン
46が低レベル信号を伝送している場合、トランジスタMP
6はスイッチオンし、トランジスタQ13のスイッチオンを
生ずる。出力ノード50は、１ダイオード降下分だけ少な
いVDDの電圧レベルへとプルアップされる。しかしなが
ら、トランスレータ52においては、トランジスタMP10も
またスイッチオンされ、これにより電源VDDを出力ノー
ド50へと事実上結合させる。換言すれば、電源VDDと出
力ノード50との間には、１ダイオード降下分はない。従
って、トランスレータ52の高レベル出力は、VDD即ち約
0.0ボルトにほぼ等しく、通常認められているＣＭＯＳ
信号のダイナミックレンジに即したものとなっている。
違いを除き、トランスレータ34の場合と殆ど同一であ
る。トランスレータ34に関して上述したように、ライン
46が低レベル信号を伝送している場合、トランジスタMP
6はスイッチオンし、トランジスタQ13のスイッチオンを
生ずる。出力ノード50は、１ダイオード降下分だけ少な
いVDDの電圧レベルへとプルアップされる。しかしなが
ら、トランスレータ52においては、トランジスタMP10も
またスイッチオンされ、これにより電源VDDを出力ノー
ド50へと事実上結合させる。換言すれば、電源VDDと出
力ノード50との間には、１ダイオード降下分はない。従
って、トランスレータ52の高レベル出力は、VDD即ち約
0.0ボルトにほぼ等しく、通常認められているＣＭＯＳ
信号のダイナミックレンジに即したものとなっている。
【００３５】図３のトランスレータ34と同様に、図４の
トランスレータ52はＥＣＬレベル信号をＢｉＣＭＯＳレ
ベル信号へと適切に変換するものと考えられる。トラン
スレータ52は恐らく、ＣＭＯＳ論理レベルについてより
適したものではあるが、ＢｉＣＭＯＳ及びＣＭＯＳの信
号のダイナミックレンジは殆ど同じであるから、トラン
スレータ52はＢｉＣＭＯＳについても適切に機能するも
のと考えられる。従って、トランスレータ52もまたここ
では、ＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳトランスレータ
と称される。
トランスレータ52はＥＣＬレベル信号をＢｉＣＭＯＳレ
ベル信号へと適切に変換するものと考えられる。トラン
スレータ52は恐らく、ＣＭＯＳ論理レベルについてより
適したものではあるが、ＢｉＣＭＯＳ及びＣＭＯＳの信
号のダイナミックレンジは殆ど同じであるから、トラン
スレータ52はＢｉＣＭＯＳについても適切に機能するも
のと考えられる。従って、トランスレータ52もまたここ
では、ＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳトランスレータ
と称される。
【００３６】
【発明の効果】本発明を実施するに際しては、本明細書
に記述した本発明の実施例に対して種々の設計変更を行
うことができることが理解されねばならない。特許請求
の範囲は、本発明の範囲を規定することを意図したもの
であり、特許請求の範囲内にある構造及び方法、並びに
それらの均等物もまた、それによってカバーされること
が意図されている。
に記述した本発明の実施例に対して種々の設計変更を行
うことができることが理解されねばならない。特許請求
の範囲は、本発明の範囲を規定することを意図したもの
であり、特許請求の範囲内にある構造及び方法、並びに
それらの均等物もまた、それによってカバーされること
が意図されている。
【００３７】以上の如く本発明によれば、消費電力が少
なく、構成要素が少なく、また従来のトランスレータよ
りも高速な、ＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳトランス
レータが提供されるものである。
なく、構成要素が少なく、また従来のトランスレータよ
りも高速な、ＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳトランス
レータが提供されるものである。
【図１】従来のＥＣＬ−ＣＭＯＳトランスレータを示す
ブロック図である。
ブロック図である。
【図２】図１の従来のＥＣＬ−ＣＭＯＳトランスレータ
を示す概略図である。
を示す概略図である。
【図３】本発明によるＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳ
トランスレータの回路実施例を示す概略図である。
トランスレータの回路実施例を示す概略図である。
【図４】本発明によるＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳ
トランスレータの別の回路実施例を示す概略図である。
トランスレータの別の回路実施例を示す概略図である。
３４，５２ トランスレータ ３６ ＥＣＬ受信段 ３８，５４ 第１の入力段 ４０ 第２の入力段 ４２ 出力段 ４４ 入力ノード ４６，４８ ライン ５０ 出力ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローレン・イー アメリカ合衆国カリフォルニア州95035ミ ルピタス，モレッティ・レイン・320
Claims (11)
- 【請求項１】 一対の差動ＥＣＬレベル信号をＢｉＣＭ
ＯＳ／ＣＭＯＳレベル信号へと変換するためのＥＣＬ−
ＢｉＣＭＯＳ／ＣＭＯＳトランスレータであって、 ＢｉＣＭＯＳ／ＣＭＯＳレベル信号を出力するための出
力ノードを有し、前記出力ノードを第１の電源に結合す
るための第１の出力スイッチング手段と前記出力ノード
を第２の電源に結合するための第２の出力スイッチング
手段とをさらに有する出力段と、 前記出力段の前記第１の出力スイッチング手段を前記差
動ＥＣＬレベル信号の一方に応じて付勢し、第１の抵抗
素子を前記第１の電源と前記出力段の前記出力ノードと
の間に結合する第１の入力スイッチング手段を有する第
１の入力段と、及び前記出力段の前記第２の出力スイッ
チング手段を前記差動ＥＣＬレベル信号の他方に応じて
付勢し、第２の抵抗素子を前記第１の電源と前記第２の
電源との間に結合する第２の入力スイッチング手段を有
する第２の入力段とからなる、トランスレータ。 - 【請求項２】 前記出力段の前記第１及び第２の出力ス
イッチング手段がバイポーラトランジスタからなる、請
求項１のＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳトランスレー
タ。 - 【請求項３】 前記第１の入力段の前記第１の入力スイ
ッチング手段が、前記第１の電源に接続されたソース
と、前記出力段の前記第１のスイッチング手段のベース
及び前記第１の抵抗素子に接続されたドレーンと、前記
一方の差動ＥＣＬレベル信号に接続されたゲートを有す
るｐチャネルトランジスタを含み、及び前記第２の入力
段の前記第２の入力スイッチング手段が、前記第１の電
源に接続されたソースと、前記出力段の前記第２のスイ
ッチング手段のベース及び前記第２の抵抗素子に接続さ
れたドレーンと、前記他方の差動ＥＣＬレベル信号に接
続されたゲートを有するｐチャネルトランジスタを含
む、請求項２のＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳトラン
スレータ。 - 【請求項４】 単一のＥＣＬ信号を受信し、これに応じ
て前記一対の差動ＥＣＬレベル信号を生成するＥＣＬ受
信手段をさらに含む、請求項１のＥＣＬ−ＢｉＣＭＯＳ
／ＣＭＯＳトランスレータ。 - 【請求項５】 前記第１の入力段がさらに、前記第１の
電源を前記出力段の前記出力ノードに結合するための第
３の入力スイッチング手段を含む、請求項１のＥＣＬ−
ＢｉＣＭＯＳ／ＣＭＯＳトランスレータ。 - 【請求項６】 ＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳトラン
スレータであって、 ＢｉＣＭＯＳ／ＣＭＯＳレベル信号を出力するための出
力ノードを有し、前記出力ノードを第１の電源に結合す
るための第１のバイポーラトランジスタと前記出力ノー
ドを第２の電源に結合するための第２のバイポーラトラ
ンジスタとをさらに有する出力段と、 一対の差動ＥＣＬ信号の第１のものに応答して、前記出
力段の前記第１のバイポーラトランジスタを付勢し、第
１の抵抗素子を前記第１の電源と前記出力段の前記出力
ノードとの間に結合する第１のｐチャネルトランジスタ
を有する第１の入力段と、及び一対の差動ＥＣＬ信号の
第２のものに応答して、前記出力段の前記第２のバイポ
ーラトランジスタを付勢し、第２の抵抗素子を前記第１
の電源と前記第２の電源との間に結合する第２のｐチャ
ネルトランジスタを有する第２の入力段とからなる、ト
ランスレータ。 - 【請求項７】 前記第１の入力段の前記第１のｐチャネ
ルトランジスタが、前記第１の電源に接続されたソース
と、前記出力段の前記第１のバイポーラトランジスタの
ベース及び前記第１の抵抗素子に接続されたドレーン
と、前記第１の差動ＥＣＬ信号に接続されたゲートを有
し、及び前記第２の入力段の前記第２のｐチャネルトラ
ンジスタが、前記第１の電源に接続されたソースと、前
記出力段の前記第２のバイポーラトランジスタのベース
及び前記第２の抵抗素子に接続されたドレーンと、前記
第２の差動ＥＣＬ信号に接続されたゲートを有する、請
求項６のＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳトランスレー
タ。 - 【請求項８】 単一のＥＣＬ信号を受信し、これに応じ
て前記一対の差動ＥＣＬレベル信号を生成するＥＣＬ受
信手段をさらに含む、請求項６のＥＣＬ−ＢｉＣＭＯＳ
／ＣＭＯＳトランスレータ。 - 【請求項９】 前記第１の入力段がさらに、前記第１の
電源を前記出力段の前記出力ノードに結合するための第
３のｐチャネルトランジスタを含む、請求項６のＥＣＬ
−ＢｉＣＭＯＳ／ＣＭＯＳトランスレータ。 - 【請求項１０】 ＥＣＬ−ＢｉＣＭＯＳ／ＣＭＯＳトラ
ンスレータであって、 単一のＥＣＬ信号を受信し、これに応じて前記一対の差
動ＥＣＬレベル信号を生成するＥＣＬ受信手段と、 ＢｉＣＭＯＳ／ＣＭＯＳレベル信号を出力するための出
力ノードを有し、前記出力ノードを第１の電源に結合す
るための第１のバイポーラトランジスタと前記出力ノー
ドを第２の電源に結合するための第２のバイポーラトラ
ンジスタとをさらに有する出力段と、 前記第１の電源に接続されたソースと、前記出力段の前
記第１のバイポーラトランジスタのベース接続されたド
レーンと、前記一対の差動ＥＣＬ信号の第１のものに接
続されたゲートとを有する第１のｐチャネルトランジス
タを有し、また前記第１のｐチャネルトランジスタの前
記ドレーンと前記出力段の前記出力ノードとの間に接続
された抵抗素子をさらに有し、前記出力段の前記第１の
バイポーラトランジスタを付勢するための第１の入力段
と、及び前記第１の電源に接続されたソースと、前記出
力段の前記第２のバイポーラトランジスタのベース接続
されたドレーンと、前記一対の差動ＥＣＬ信号の第２の
ものに接続されたゲートとを有する第２のｐチャネルト
ランジスタを有し、また前記第２のｐチャネルトランジ
スタの前記ドレーンと前記第２の電源との間に接続され
た抵抗素子をさらに有し、前記出力段の前記第２のバイ
ポーラトランジスタを付勢するための第２の入力段とか
らなる、トランスレータ。 - 【請求項１１】 前記第１の入力段が、前記第１の電源
に接続されたソースと、前記出力段の前記出力ノードに
接続されたドレーンと、前記一対の差動ＥＣＬ信号の第
１のものに接続されたゲートとを有する第３のｐチャネ
ルトランジスタをさらに含む、請求項１０のＥＣＬ−Ｂ
ｉＣＭＯＳ／ＣＭＯＳトランスレータ。
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|---|---|---|---|
| US95569692A | 1992-10-02 | 1992-10-02 | |
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