JPH06204853A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH06204853A JPH06204853A JP5000900A JP90093A JPH06204853A JP H06204853 A JPH06204853 A JP H06204853A JP 5000900 A JP5000900 A JP 5000900A JP 90093 A JP90093 A JP 90093A JP H06204853 A JPH06204853 A JP H06204853A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- electrode connected
- power supply
- effect transistor
- drain electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＤＣＦＬ回路の温度マージンを十分に確保で
き、また電源電圧をＭＥＳＦＥＴのショットキ障壁高さ
以下に設定しても雑音余裕度を減らすことなく、低消費
電力化が可能な論理回路を提供する。 【構成】 本発明の論理回路は、ドレイン電極が第１の
電源端子に接続され、ゲート及びソース電極が出力端子
に接続された第１のディプレーション型ＦＥＴ１と、ド
レイン電極が前記出力端子に接続され、ゲート電極が入
力端子に接続され、ソース電極が第２の電源端子に接続
された第１のエンハンスメント型ＦＥＴ２とから成るイ
ンバータ回路と、ドレイン電極が前記出力端子に接続さ
れ、ゲート電極が前記入力端子に接続され、ソース電極
が第１の節点に接続された第２のディプレーション型Ｆ
ＥＴ３と、ドレイン電極が前記第１の節点に接続され、
ゲート電極が制御端子に接続され、ソース電極が第３の
電源端子に接続されたＦＥＴ４とから成る構造を有して
いる。
き、また電源電圧をＭＥＳＦＥＴのショットキ障壁高さ
以下に設定しても雑音余裕度を減らすことなく、低消費
電力化が可能な論理回路を提供する。 【構成】 本発明の論理回路は、ドレイン電極が第１の
電源端子に接続され、ゲート及びソース電極が出力端子
に接続された第１のディプレーション型ＦＥＴ１と、ド
レイン電極が前記出力端子に接続され、ゲート電極が入
力端子に接続され、ソース電極が第２の電源端子に接続
された第１のエンハンスメント型ＦＥＴ２とから成るイ
ンバータ回路と、ドレイン電極が前記出力端子に接続さ
れ、ゲート電極が前記入力端子に接続され、ソース電極
が第１の節点に接続された第２のディプレーション型Ｆ
ＥＴ３と、ドレイン電極が前記第１の節点に接続され、
ゲート電極が制御端子に接続され、ソース電極が第３の
電源端子に接続されたＦＥＴ４とから成る構造を有して
いる。
Description
【０００１】
【産業上の利用分野】本発明は論理回路に関し、特に温
度補償機能を有する論理回路に関するものである。
度補償機能を有する論理回路に関するものである。
【０００２】
【従来の技術】ＧａＡｓ半導体はＳｉに比べ、電子の移
動度が数倍速く、更に半絶縁性基板を容易に得ることが
できるために、集積化を図る際に回路の寄生容量を低減
でき、高速論理動作が可能との考えから各所で精力的な
研究開発が行われてきている。ＧａＡｓ半導体の基本回
路形式は種々あるが、エンハンスメント型電界効果トラ
ンジスタを用いたＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌ
ｅｄ ＦＥＴ Ｌｏｇｉｃ）回路は構成が簡単で集積化
に適し、また、高い電源電圧を必要としない点で優れて
おり、これを基本回路とした、１００Ｋゲート規模の集
積度を持つゲートアレイも市販されるに至っている。
動度が数倍速く、更に半絶縁性基板を容易に得ることが
できるために、集積化を図る際に回路の寄生容量を低減
でき、高速論理動作が可能との考えから各所で精力的な
研究開発が行われてきている。ＧａＡｓ半導体の基本回
路形式は種々あるが、エンハンスメント型電界効果トラ
ンジスタを用いたＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌ
ｅｄ ＦＥＴ Ｌｏｇｉｃ）回路は構成が簡単で集積化
に適し、また、高い電源電圧を必要としない点で優れて
おり、これを基本回路とした、１００Ｋゲート規模の集
積度を持つゲートアレイも市販されるに至っている。
【０００３】ＧａＡｓＤＣＦＬ回路は、図４に示すよう
に負荷として用いられるディスプレーション型ＦＥＴ１
のドレイン電極が電源端子１００に接続され、ゲート及
びソース電極が出力端子１１に接続され、エンハンスメ
ント型ＦＥＴ２のドレイン電極は出力端子１１に接続さ
れ、ゲート電極は入力端子１０に接続され、ソース電極
は電源端子１０１に接続された構成を有している。い
ま、入力端子１０にソース電極に対して十分高い電圧が
印加された場合、ＦＥＴ２に電流が流れ出力端子１１の
電位は低下する。一方、入力端子１０に低い電圧が印加
された時には、ＦＥＴ２には電流が流れず出力端子の電
位は高電位を維持する。
に負荷として用いられるディスプレーション型ＦＥＴ１
のドレイン電極が電源端子１００に接続され、ゲート及
びソース電極が出力端子１１に接続され、エンハンスメ
ント型ＦＥＴ２のドレイン電極は出力端子１１に接続さ
れ、ゲート電極は入力端子１０に接続され、ソース電極
は電源端子１０１に接続された構成を有している。い
ま、入力端子１０にソース電極に対して十分高い電圧が
印加された場合、ＦＥＴ２に電流が流れ出力端子１１の
電位は低下する。一方、入力端子１０に低い電圧が印加
された時には、ＦＥＴ２には電流が流れず出力端子の電
位は高電位を維持する。
【０００４】
【発明が解決しようとする課題】図４に示したＤＣＦＬ
回路は、ＳｉバイポーラＥＣＦＬ（Ｅｍｉｔｔｅｒ Ｃ
ｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路との互換性を
持たせるために電源端子１００は接地し、電源端子１０
１に−２．０Ｖの電源が用いられてきた。この回路にお
いては、出力端子１１の電位が次段のＭＥＳＦＥＴのシ
ョットキ障壁以上には上昇せず、論理振幅が制限され
る。従って、電源電圧を高くしても論理振幅を増加させ
ることができず、雑音余裕度が小さいことが問題であっ
た。また、この回路では、出力が「Ｈ」の状態でＤＣＦ
Ｌインバータの負荷ＦＥＴ１に電流が流れる。この電流
は負荷駆動には寄与せず、回路の消費電力としては無駄
なものである。消費電力を小さくするためには、電源電
圧を下げることが最も単純で効果的であり、さらに、Ｍ
ＥＳＦＥＴのショットキ障壁高さ以下に電源を設定する
ことで無駄電流をも減らすことが可能であるが、これま
ではシステムの中に新しくＧａＡｓ専用の電源を設定す
る利点はないと考えられてきた。近年、ＥＷＳ（エンジ
ニアリングワークステーション）や超高速コンピュータ
の処理速度向上を目的として、ＬＳＩが高速化されるに
つれ、チップの発熱による温度上昇を如何にして冷却す
るかが大きな問題となってきている。このために、従来
から要求されてきた電源電圧に関する制限も緩和される
傾向にある。
回路は、ＳｉバイポーラＥＣＦＬ（Ｅｍｉｔｔｅｒ Ｃ
ｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）回路との互換性を
持たせるために電源端子１００は接地し、電源端子１０
１に−２．０Ｖの電源が用いられてきた。この回路にお
いては、出力端子１１の電位が次段のＭＥＳＦＥＴのシ
ョットキ障壁以上には上昇せず、論理振幅が制限され
る。従って、電源電圧を高くしても論理振幅を増加させ
ることができず、雑音余裕度が小さいことが問題であっ
た。また、この回路では、出力が「Ｈ」の状態でＤＣＦ
Ｌインバータの負荷ＦＥＴ１に電流が流れる。この電流
は負荷駆動には寄与せず、回路の消費電力としては無駄
なものである。消費電力を小さくするためには、電源電
圧を下げることが最も単純で効果的であり、さらに、Ｍ
ＥＳＦＥＴのショットキ障壁高さ以下に電源を設定する
ことで無駄電流をも減らすことが可能であるが、これま
ではシステムの中に新しくＧａＡｓ専用の電源を設定す
る利点はないと考えられてきた。近年、ＥＷＳ（エンジ
ニアリングワークステーション）や超高速コンピュータ
の処理速度向上を目的として、ＬＳＩが高速化されるに
つれ、チップの発熱による温度上昇を如何にして冷却す
るかが大きな問題となってきている。このために、従来
から要求されてきた電源電圧に関する制限も緩和される
傾向にある。
【０００５】以上述べたようにＤＣＦＬ回路は論理振幅
が小さいために、温度変化を考慮した雑音余裕度を確保
することが困難であるという欠点があり、電源電圧をＭ
ＥＳＦＥＴのショットキ障壁高さ以下に設定した場合に
は、論理振幅がさらに低下することで雑音余裕度の確保
のためにはＬＳＩの使用温度規格を狭めざるを得ないと
いう欠点があった。
が小さいために、温度変化を考慮した雑音余裕度を確保
することが困難であるという欠点があり、電源電圧をＭ
ＥＳＦＥＴのショットキ障壁高さ以下に設定した場合に
は、論理振幅がさらに低下することで雑音余裕度の確保
のためにはＬＳＩの使用温度規格を狭めざるを得ないと
いう欠点があった。
【０００６】ここで、しきい値温度変動による雑音余裕
度を求めてみる。ＭＥＳＦＥＴのしきい値電圧をＶｔ、
ゲート幅をＷ、相互コンダクタンスパラメータをＫとす
れば、ドレイン電流は近似的に以下のように表わせる。 Ｉds＝ＷＫ｛２（Ｖgs−Ｖｔ）Ｖds−Ｖds2 ｝ （Ｖgs−Ｖｔ＞Ｖds） ＝ＷＫ（Ｖgs−Ｖｔ）2 （Ｖgs−Ｖｔ＜Ｖds） ・・・（１） ＤＣＦＬインバータの論理しきい値は、エンハンスメン
ト型ＭＥＳＦＥＴとディプレーション型ＭＥＳＦＥＴを
流れる電流が等しいことから、 Ｖthc ＝ＶｔE ＋√（ＷD ＫD ／ＷE ＫE ）｜ＶｔD ｜ ・・・（２） で与えられる。ここで、添字は各ＦＥＴを表している。
この論理しきい値は、エンハンスメント型ＦＥＴのしき
い値温度変動の影響を直接受ける。従来のＦＥＴのしき
い値電圧の温度変動は、約１．０ｍＶ程度あり、例えば
ＬＳＩとしての温度規格を２００℃とすると２００ｍＶ
程度の温度余裕度が必要となる。ＤＣＦＬ回路の場合、
論理振幅は電源電圧に比例することから、この変動分を
考慮すると電源電圧は小さくすることができなくなる。
度を求めてみる。ＭＥＳＦＥＴのしきい値電圧をＶｔ、
ゲート幅をＷ、相互コンダクタンスパラメータをＫとす
れば、ドレイン電流は近似的に以下のように表わせる。 Ｉds＝ＷＫ｛２（Ｖgs−Ｖｔ）Ｖds−Ｖds2 ｝ （Ｖgs−Ｖｔ＞Ｖds） ＝ＷＫ（Ｖgs−Ｖｔ）2 （Ｖgs−Ｖｔ＜Ｖds） ・・・（１） ＤＣＦＬインバータの論理しきい値は、エンハンスメン
ト型ＭＥＳＦＥＴとディプレーション型ＭＥＳＦＥＴを
流れる電流が等しいことから、 Ｖthc ＝ＶｔE ＋√（ＷD ＫD ／ＷE ＫE ）｜ＶｔD ｜ ・・・（２） で与えられる。ここで、添字は各ＦＥＴを表している。
この論理しきい値は、エンハンスメント型ＦＥＴのしき
い値温度変動の影響を直接受ける。従来のＦＥＴのしき
い値電圧の温度変動は、約１．０ｍＶ程度あり、例えば
ＬＳＩとしての温度規格を２００℃とすると２００ｍＶ
程度の温度余裕度が必要となる。ＤＣＦＬ回路の場合、
論理振幅は電源電圧に比例することから、この変動分を
考慮すると電源電圧は小さくすることができなくなる。
【０００７】本発明の目的は、ＤＣＦＬ回路の温度マー
ジンを十分に確保でき、また電源電圧をＭＥＳＦＥＴの
ショットキ障壁高さ以下に設定しても雑音余裕度を減ら
すことなく、低消費電力化が可能な論理回路を提供する
ことにある。
ジンを十分に確保でき、また電源電圧をＭＥＳＦＥＴの
ショットキ障壁高さ以下に設定しても雑音余裕度を減ら
すことなく、低消費電力化が可能な論理回路を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明の論理回路は、ド
レイン電極が第１の電源端子に接続され、ゲート及びソ
ース電極が出力端子に接続された第１のディプレーショ
ン型電界効果トランジスタと、ドレイン電極が前記出力
端子に接続され、ゲート電極が入力端子に接続され、ソ
ース電極が第２の電源端子に接続されたエンハンスメン
ト型電界効果トランジスタとから成るＤＣＦＬ回路と、
前記エンハンスメント型電界効果トランジスタに並列に
接続された電流補正用の第２のディプレーション型電界
効果トランジスタとを有し、前記エンハンスメント型電
界効果トランジスタの電流変化分を、前記第２のディプ
レーション型電界効果トランジスタで補うことを特徴と
する。
レイン電極が第１の電源端子に接続され、ゲート及びソ
ース電極が出力端子に接続された第１のディプレーショ
ン型電界効果トランジスタと、ドレイン電極が前記出力
端子に接続され、ゲート電極が入力端子に接続され、ソ
ース電極が第２の電源端子に接続されたエンハンスメン
ト型電界効果トランジスタとから成るＤＣＦＬ回路と、
前記エンハンスメント型電界効果トランジスタに並列に
接続された電流補正用の第２のディプレーション型電界
効果トランジスタとを有し、前記エンハンスメント型電
界効果トランジスタの電流変化分を、前記第２のディプ
レーション型電界効果トランジスタで補うことを特徴と
する。
【０００９】
【作用】本発明による論理回路においては、環境温度の
変化によるＤＣＦＬ回路駆動ＥＦＥＴの電流変化分をＥ
ＦＥＴに並列に接続した電流補正用ＤＦＥＴで補うこと
で論理しきい値の変化を抑制することが可能となる。
変化によるＤＣＦＬ回路駆動ＥＦＥＴの電流変化分をＥ
ＦＥＴに並列に接続した電流補正用ＤＦＥＴで補うこと
で論理しきい値の変化を抑制することが可能となる。
【００１０】また本発明の論理回路では、ＤＣＦＬ回路
の出力をゲート入力とし、ドレイン電極を高電位の電源
に接続し、ソース電極を電流補正用ＤＦＥＴのドレイン
電極に接続したＦＥＴを付加している。このＦＥＴはＤ
ＣＦＬ回路の出力がハイレベル時に、電流補正用ＤＦＥ
Ｔに流れる電流を抑制する働きをする。
の出力をゲート入力とし、ドレイン電極を高電位の電源
に接続し、ソース電極を電流補正用ＤＦＥＴのドレイン
電極に接続したＦＥＴを付加している。このＦＥＴはＤ
ＣＦＬ回路の出力がハイレベル時に、電流補正用ＤＦＥ
Ｔに流れる電流を抑制する働きをする。
【００１１】また本発明の論理回路では、ＤＣＦＬ回路
負荷ＤＦＥＴのゲート・ソース間電圧を、直列に接続し
たＤＦＥＴで制御することで、環境温度の変化による負
荷ＦＥＴの電流変化を抑制することが可能となる。
負荷ＤＦＥＴのゲート・ソース間電圧を、直列に接続し
たＤＦＥＴで制御することで、環境温度の変化による負
荷ＦＥＴの電流変化を抑制することが可能となる。
【００１２】
【実施例】以下に本発明の実施例を図によって説明す
る。
る。
【００１３】図１は本発明による論理回路の第１の実施
例を示した図である。本実施例では、ＤＣＦＬ回路の出
力端子１１に電流補正用ディプレーション型ＦＥＴ３の
ドレイン電極が接続され、ゲート電極は入力端子１０
に、ソース電極が節点２１に接続されている。また、Ｆ
ＥＴ４のドレイン電極は節点２１に、ゲート電極は制御
端子３１に、ソース電極は電源端子１０１に接続されて
おり、その他の構成は、図４に示したＤＣＦＬ論理回路
の構成と同様であり、同一の要素には同一の番号を付し
て示す。
例を示した図である。本実施例では、ＤＣＦＬ回路の出
力端子１１に電流補正用ディプレーション型ＦＥＴ３の
ドレイン電極が接続され、ゲート電極は入力端子１０
に、ソース電極が節点２１に接続されている。また、Ｆ
ＥＴ４のドレイン電極は節点２１に、ゲート電極は制御
端子３１に、ソース電極は電源端子１０１に接続されて
おり、その他の構成は、図４に示したＤＣＦＬ論理回路
の構成と同様であり、同一の要素には同一の番号を付し
て示す。
【００１４】本実施例による論理回路において、環境温
度が低い場合、ＦＥＴ４の制御端子３１にソース電極に
対して適当に高い電圧を印加し、環境温度が高い場合に
は制御端子に低い電圧を印加するように設定する。各々
の温度に対する動作を、次に説明する。環境温度が低い
場合、ＦＥＴ２のしきい値電圧は正側にシフトする。こ
の時、入力端子１０にソース電極に対して徐々に高い電
圧を印加していくと、ＦＥＴ２に電流が流れ出す入力電
圧は、常温の時に比較して高くなる。一方、電流補正用
ＤＦＥＴ３は、しきい値電圧が負であるためにＦＥＴ２
よりも低い入力電圧から電流が流れている。ＦＥＴ３を
流れる電流は、ＦＥＴ４の制御端子３１の入力電圧を環
境温度に従って変化させることで制御でき、結果的に回
路の論理しきい値を補正回路がない場合に比較して負側
にシフトさせることが可能となる。環境温度が高い場合
には、ＦＥＴ２のしきい値電圧が負側にシフトしている
ために、ＦＥＴ２に流れる電流は常温時に比較してより
低い電圧から流れるようになる。この場合、ＦＥＴ４の
制御端子の電圧を常温時に比較して低く設定し、補正用
ＤＦＥＴの電流を小さくすることで、論理しきい値が負
側に変化することを抑制することが可能となる。また、
ＮＯＲ回路の場合には、駆動ＥＦＥＴの数に合わせて電
流補正用ＤＦＥＴを付加する一方、制御用ＦＥＴ４の数
はインバータの時と同様に１個のままに設計する。この
理由は、本発明の回路では、補正用ＤＦＥＴに常時電流
が流れるために、設計によっては回路のハイレベルが低
下する可能性があるからである。この理由から、本発明
の回路の電源電圧は、ショットキ障壁以上が適してい
る。
度が低い場合、ＦＥＴ４の制御端子３１にソース電極に
対して適当に高い電圧を印加し、環境温度が高い場合に
は制御端子に低い電圧を印加するように設定する。各々
の温度に対する動作を、次に説明する。環境温度が低い
場合、ＦＥＴ２のしきい値電圧は正側にシフトする。こ
の時、入力端子１０にソース電極に対して徐々に高い電
圧を印加していくと、ＦＥＴ２に電流が流れ出す入力電
圧は、常温の時に比較して高くなる。一方、電流補正用
ＤＦＥＴ３は、しきい値電圧が負であるためにＦＥＴ２
よりも低い入力電圧から電流が流れている。ＦＥＴ３を
流れる電流は、ＦＥＴ４の制御端子３１の入力電圧を環
境温度に従って変化させることで制御でき、結果的に回
路の論理しきい値を補正回路がない場合に比較して負側
にシフトさせることが可能となる。環境温度が高い場合
には、ＦＥＴ２のしきい値電圧が負側にシフトしている
ために、ＦＥＴ２に流れる電流は常温時に比較してより
低い電圧から流れるようになる。この場合、ＦＥＴ４の
制御端子の電圧を常温時に比較して低く設定し、補正用
ＤＦＥＴの電流を小さくすることで、論理しきい値が負
側に変化することを抑制することが可能となる。また、
ＮＯＲ回路の場合には、駆動ＥＦＥＴの数に合わせて電
流補正用ＤＦＥＴを付加する一方、制御用ＦＥＴ４の数
はインバータの時と同様に１個のままに設計する。この
理由は、本発明の回路では、補正用ＤＦＥＴに常時電流
が流れるために、設計によっては回路のハイレベルが低
下する可能性があるからである。この理由から、本発明
の回路の電源電圧は、ショットキ障壁以上が適してい
る。
【００１５】図２は、本発明の第２の実施例を示す。本
実施例の論理回路は、図２に示したように、ＦＥＴ５の
ドレイン電極が電源端子１００に接続され、ゲート電極
がＤＣＦＬ回路の出力端子１１に接続され、ソース電極
が節点２１に接続された構成を有しており、その他の構
成は図１に示した回路と同一である。この回路は、第１
の実施例と同様の温度補償効果が期待できることに加
え、ＤＣＦＬ回路の出力がハイレベルの場合ＦＥＴ５の
ソース電位すなわち節点２１が高い電位になることで、
電流補正用ＤＦＥＴ３に流れる電流を抑制することが可
能である。従って、第１の実施例で述べたハイレベル低
下の問題を回避することができる。
実施例の論理回路は、図２に示したように、ＦＥＴ５の
ドレイン電極が電源端子１００に接続され、ゲート電極
がＤＣＦＬ回路の出力端子１１に接続され、ソース電極
が節点２１に接続された構成を有しており、その他の構
成は図１に示した回路と同一である。この回路は、第１
の実施例と同様の温度補償効果が期待できることに加
え、ＤＣＦＬ回路の出力がハイレベルの場合ＦＥＴ５の
ソース電位すなわち節点２１が高い電位になることで、
電流補正用ＤＦＥＴ３に流れる電流を抑制することが可
能である。従って、第１の実施例で述べたハイレベル低
下の問題を回避することができる。
【００１６】図３は、本発明の第３の実施例を示す。本
実施例の論理回路は、図３に示したようにディプレーシ
ョン型負荷ＦＥＴ１のドレイン電極が電源端子１００に
接続され、ゲート電極が出力端子１１に、ソース電極が
節点２２に接続されている。ディプレーション型ＦＥＴ
６のドレイン電極は節点２２に、ゲート電極は制御端子
３１に、ソース電極は出力端子３１に接続され、エンハ
ンスメント型ＦＥＴ２のドレイン電極は出力端子１１
に、ゲート電極は入力端子１０に、ソース電極は電源端
子１０１に接続されている。環境温度が低い場合には、
制御端子の電位を低く、温度が高い場合には高く設定す
る。低温時には、駆動ＥＦＥＴのしきい値電圧が正側に
シフトするため、回路の論理しきい値は正側にシフトし
ようとするが、ＦＥＴ６により負荷ＦＥＴの電流を小さ
くすることで、しきい値の変化を補正することが可能と
なる。高温時には、逆にしきい値の負側への変化を抑制
するため、ＦＥＴ６により負荷ＦＥＴの電流を増大させ
るように制御電圧を設定する。
実施例の論理回路は、図３に示したようにディプレーシ
ョン型負荷ＦＥＴ１のドレイン電極が電源端子１００に
接続され、ゲート電極が出力端子１１に、ソース電極が
節点２２に接続されている。ディプレーション型ＦＥＴ
６のドレイン電極は節点２２に、ゲート電極は制御端子
３１に、ソース電極は出力端子３１に接続され、エンハ
ンスメント型ＦＥＴ２のドレイン電極は出力端子１１
に、ゲート電極は入力端子１０に、ソース電極は電源端
子１０１に接続されている。環境温度が低い場合には、
制御端子の電位を低く、温度が高い場合には高く設定す
る。低温時には、駆動ＥＦＥＴのしきい値電圧が正側に
シフトするため、回路の論理しきい値は正側にシフトし
ようとするが、ＦＥＴ６により負荷ＦＥＴの電流を小さ
くすることで、しきい値の変化を補正することが可能と
なる。高温時には、逆にしきい値の負側への変化を抑制
するため、ＦＥＴ６により負荷ＦＥＴの電流を増大させ
るように制御電圧を設定する。
【００１７】本発明の半導体装置をＤＣＦＬ回路の基本
素子として用いることにより、温度変化に対しても十分
に回路の雑音余裕度を確保することができ、結果として
電源電圧を小さくでき、低消費電力化が可能となる。
素子として用いることにより、温度変化に対しても十分
に回路の雑音余裕度を確保することができ、結果として
電源電圧を小さくでき、低消費電力化が可能となる。
【００１８】
【発明の効果】本発明による論理回路においては、環境
温度の変化によるＤＣＦＬ回路駆動ＥＦＥＴの電流変化
分を並列に接続したＤＦＥＴで補うことで、またはＤＣ
ＦＬ回路負荷ＤＦＥＴのゲート・ソース間電圧を直列に
接続したＤＦＥＴで制御することで環境温度の変化によ
る負荷ＦＥＴの電流変化分を補い、論理しきい値の変化
を抑制することが可能となる。
温度の変化によるＤＣＦＬ回路駆動ＥＦＥＴの電流変化
分を並列に接続したＤＦＥＴで補うことで、またはＤＣ
ＦＬ回路負荷ＤＦＥＴのゲート・ソース間電圧を直列に
接続したＤＦＥＴで制御することで環境温度の変化によ
る負荷ＦＥＴの電流変化分を補い、論理しきい値の変化
を抑制することが可能となる。
【００１９】本発明の半導体装置をＤＣＦＬ回路の基本
素子として用いることにより、温度変化に対しても十分
に回路の雑音余裕度を確保することができ、結果として
電源電圧を小さくでき、現在のＬＳＩの消費電力を動作
速度を維持したままで、ほぼ１／１０程度に低減するこ
とが可能になり、将来のＥＷＳや超高速コンピュータに
本発明を用いれば飛躍的な性能向上が期待できる。
素子として用いることにより、温度変化に対しても十分
に回路の雑音余裕度を確保することができ、結果として
電源電圧を小さくでき、現在のＬＳＩの消費電力を動作
速度を維持したままで、ほぼ１／１０程度に低減するこ
とが可能になり、将来のＥＷＳや超高速コンピュータに
本発明を用いれば飛躍的な性能向上が期待できる。
【図１】第１の実施例を示す回路図である。
【図２】第２の実施例を示す回路図である。
【図３】第３の実施例を示す回路図である。
【図４】従来例を説明するための回路図である。
１，３，５，６ ディプレーション型ＦＥＴ ２，４ エンハンスメント型ＭＥＳＦＥＴ １０ 入力端子 １１ 出力端子 １００，１０１ 電源端子 ２１，２２ 節点 ３１ 制御端子
Claims (6)
- 【請求項１】ドレイン電極が第１の電源端子に接続さ
れ、ゲート及びソース電極が出力端子に接続された第１
のディプレーション型電界効果トランジスタと、ドレイ
ン電極が前記出力端子に接続され、ゲート電極が入力端
子に接続され、ソース電極が第２の電源端子に接続され
たエンハンスメント型電界効果トランジスタとから成る
ＤＣＦＬ回路と、 前記エンハンスメント型電界効果トランジスタに並列に
接続された電流補正用の第２のディプレーション型電界
効果トランジスタとを有し、 前記エンハンスメント型電界効果トランジスタの電流変
化分を、前記第２のディプレーション型電界効果トラン
ジスタで補うことを特徴とする論理回路。 - 【請求項２】前記ＤＣＦＬ回路の出力をゲート入力と
し、前記ＤＣＦＬ回路の出力がハイレベル時に、前記電
流補正用の第２のディプレーション型電界効果トランジ
スタに流れる電流を抑制する働きをする電界効果トラン
ジスタを、さらに有することを特徴とする請求項１記載
の論理回路。 - 【請求項３】ドレイン電極が第１の電源端子に接続さ
れ、ゲート及びソース電極が出力端子に接続された第１
のディプレーション型電界効果トランジスタと、ドレイ
ン電極が前記出力端子に接続され、ゲート電極が入力端
子に接続され、ソース電極が第２の電源端子に接続され
たエンハンスメント型電界効果トランジスタとから成る
ＤＣＦＬ回路を有する論理回路において、 前記第１のディプレーション型電界効果トランジスタの
ゲート・ソース間に直列に接続され、ゲート・ソース間
電圧を制御する第２のディプレーション型電界効果トラ
ンジスタをさらに有することを特徴とする論理回路。 - 【請求項４】ドレイン電極が第１の電源端子に接続さ
れ、ゲート及びソース電極が出力端子に接続された第１
のディプレーション型電界効果トランジスタと、ドレイ
ン電極が前記出力端子に接続され、ゲート電極が入力端
子に接続され、ソース電極が第２の電源端子に接続され
たエンハンスメント型電界効果トランジスタとから成る
インバータ回路と、 ドレイン電極が前記出力端子に接続され、ゲート電極が
前記入力端子に接続され、ソース電極が第１の節点に接
続された第２のディプレーション型電界効果トランジス
タと、 ドレイン電極が前記第１の節点に接続され、ゲート電極
が制御端子に接続され、ソース電極が第３の電源端子に
接続された電界効果トランジスタとを有することを特徴
とする論理回路。 - 【請求項５】ドレイン電極が第１の電源端子に接続さ
れ、ゲート及びソース電極が出力端子に接続された第１
のディプレーション型電界効果トランジスタと、ドレイ
ン電極が前記出力端子に接続され、ゲート電極が入力端
子に接続され、ソース電極が第２の電源端子に接続され
たエンハンスメント型電界効果トランジスタとから成る
インバータ回路と、 ドレイン電極が第３の電源端子に接続され、ゲート電極
が前記出力端子に接続され、ソース電極が第１の節点に
接続された第１の電界効果トランジスタと、 ドレイン電極が前記出力端子に接続され、ゲート電極が
前記入力端子に接続され、ソース電極が前記第１の節点
に接続された第２のディプレーション型電界効果トラン
ジスタと、 ドレイン電極が前記第１の節点に接続され、ゲート電極
が制御端子に接続され、ソース電極が第４の電源端子に
接続された第２の電界効果トランジスタとを有すること
を特徴とする論理回路。 - 【請求項６】ドレイン電極が第１の電源端子に接続さ
れ、ゲート電極が出力端子に接続され、ソース電極が第
１の節点に接続された第１のディプレーション型電界効
果トランジスタと、 ドレイン電極が前記節点に接続され、ゲート電極が制御
端子に接続され、ソース電極が前記出力端子に接続され
た第２のディプレーション型電界効果トランジスタと、 ドレイン電極が前記出力端子に接続され、ゲート電極が
入力端子に接続され、ソース電極が第２の電源端子に接
続されたエンハンスメント型電界効果トランジスタとを
有することを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000900A JPH06204853A (ja) | 1993-01-07 | 1993-01-07 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000900A JPH06204853A (ja) | 1993-01-07 | 1993-01-07 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204853A true JPH06204853A (ja) | 1994-07-22 |
Family
ID=11486564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000900A Pending JPH06204853A (ja) | 1993-01-07 | 1993-01-07 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06204853A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT392982B (de) * | 1989-04-24 | 1991-07-25 | Boehler Gmbh | Martensitaushaertbarer stahl |
| JPH08204542A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 論理回路 |
| US5696453A (en) * | 1994-12-21 | 1997-12-09 | Nec Corporation | GaAs logic circuit with temperature compensation circuitry |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772429A (en) * | 1980-10-22 | 1982-05-06 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS5948142B2 (ja) * | 1979-06-12 | 1984-11-24 | デイナミ−ト・ノ−ベル・アクチエンゲゼルシヤフト | ヴイツテンのｄｍｔ法における酸化用触媒を回収しかつ再利用するための方法 |
-
1993
- 1993-01-07 JP JP5000900A patent/JPH06204853A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948142B2 (ja) * | 1979-06-12 | 1984-11-24 | デイナミ−ト・ノ−ベル・アクチエンゲゼルシヤフト | ヴイツテンのｄｍｔ法における酸化用触媒を回収しかつ再利用するための方法 |
| JPS5772429A (en) * | 1980-10-22 | 1982-05-06 | Toshiba Corp | Semiconductor integrated circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT392982B (de) * | 1989-04-24 | 1991-07-25 | Boehler Gmbh | Martensitaushaertbarer stahl |
| US5696453A (en) * | 1994-12-21 | 1997-12-09 | Nec Corporation | GaAs logic circuit with temperature compensation circuitry |
| JPH08204542A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 論理回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4042839A (en) | Low power dissipation combined enhancement depletion switching driver circuit | |
| US5825695A (en) | Semiconductor device for reference voltage | |
| US4491747A (en) | Logic circuit using depletion mode field effect switching transistors | |
| JPH0681029B2 (ja) | 出力回路装置 | |
| US5057722A (en) | Delay circuit having stable delay time | |
| US5148244A (en) | Enhancement-fet and depletion-fet with different gate length formed in compound semiconductor substrate | |
| JP2559032B2 (ja) | 差動増幅回路 | |
| US4661726A (en) | Utilizing a depletion mode FET operating in the triode region and a depletion mode FET operating in the saturation region | |
| EP0110916B1 (en) | Current-driven enfet logic circuits | |
| JPH09261038A (ja) | 論理回路 | |
| JP2636766B2 (ja) | 論理回路 | |
| US5994944A (en) | Level converting circuit having a high switching speed | |
| JPH01817A (ja) | 論理回路 | |
| JP2715951B2 (ja) | 論理回路 | |
| JP2871309B2 (ja) | 電源電圧検知回路 | |
| JPH0548431A (ja) | 論理回路 | |
| JP2982291B2 (ja) | 電界効果トランジスタ論理回路 | |
| JP2800711B2 (ja) | 論理回路 | |
| JPH11150449A (ja) | ヒステリシス入力回路 | |
| JPH1031889A (ja) | アドレスデコーダ | |
| JPS6341451B2 (ja) | ||
| JPS61186018A (ja) | 電界効果トランジスタ論理回路 | |
| JP2001016078A (ja) | 多結晶シリコン回路 | |
| JP2655913B2 (ja) | Ｆｅｔ半導体集積回路 | |
| JPS6356016A (ja) | 論理回路 |