JPH01817A - 論理回路 - Google Patents
論理回路Info
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- JPH01817A JPH01817A JP63-42119A JP4211988A JPH01817A JP H01817 A JPH01817 A JP H01817A JP 4211988 A JP4211988 A JP 4211988A JP H01817 A JPH01817 A JP H01817A
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- gate
- voltage
- field effect
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
少ない数の能動素子で構成され、３値対２値の論理動作
が可能な論理回路に関し、 通常形式のトランジスタを用い、しかも、ＲＨＥＴを用
いた場合と同様、用いる素子数が極めて少なく、従って
、高速化された３値対２値の論理動作が可能な論理回路
の提供を目的とし、第一の電源と、該第一の電源より低
い電圧を有する第二の電源と１．出力端子と、該第一の
電源及び該出力端子間に設けられた負荷手段と、該出力
端子及び該第二の電源間に直列に設けられた第一及び第
二の電界効果型トランジスタと、該出力端子に接続され
た第一の電界効果型トランジスタのゲートに接続された
所定の定電圧端子と、該第二の電界効果型トランジスタ
のゲー１に接続された入力端子（ＶＩＮ）とを備えてな
り、前記第二の電源に接続された第二の電界効果型トラ
ンジスタはゲート・ソース間に整流特性をもつ接合を有
してなるよう構成する。
が可能な論理回路に関し、 通常形式のトランジスタを用い、しかも、ＲＨＥＴを用
いた場合と同様、用いる素子数が極めて少なく、従って
、高速化された３値対２値の論理動作が可能な論理回路
の提供を目的とし、第一の電源と、該第一の電源より低
い電圧を有する第二の電源と１．出力端子と、該第一の
電源及び該出力端子間に設けられた負荷手段と、該出力
端子及び該第二の電源間に直列に設けられた第一及び第
二の電界効果型トランジスタと、該出力端子に接続され
た第一の電界効果型トランジスタのゲートに接続された
所定の定電圧端子と、該第二の電界効果型トランジスタ
のゲー１に接続された入力端子（ＶＩＮ）とを備えてな
り、前記第二の電源に接続された第二の電界効果型トラ
ンジスタはゲート・ソース間に整流特性をもつ接合を有
してなるよう構成する。
本発明は、少ない数の能動素子で構成され、３値対２値
の論理動作が可能な論理回路に関する。
の論理動作が可能な論理回路に関する。
現在、多用されている論理回路は、“０”及び“１”の
２値論理に関するものが大部分であり、基本ゲートとし
ては、インバータ、ノア（ＮＯＲ）回路、ナンド（ＮＡ
ＮＤ）回路などが用いられ、このようなゲートを多数組
み合わせて所望の機能を実現するようにしている。
２値論理に関するものが大部分であり、基本ゲートとし
ては、インバータ、ノア（ＮＯＲ）回路、ナンド（ＮＡ
ＮＤ）回路などが用いられ、このようなゲートを多数組
み合わせて所望の機能を実現するようにしている。
第１１図は従来の一般的なエクスクル−シブ・ノア回路
を表す要部回路図である。
を表す要部回路図である。
図に於いて、Ａ及びＢは入力端、Ｃは出力端、ｖｎｏは
正側電源電圧をそれぞれ示している。
正側電源電圧をそれぞれ示している。
図から判るように、この回路に於いては、能動素子とし
て８個の電界効果型トランジスタを必要としている。
て８個の電界効果型トランジスタを必要としている。
ところで、高速の論理回路を実現する為には、基本ゲー
トを高速にしたり、或いは、基本ゲートを多機能化し、
その数を低減することが必要である。
トを高速にしたり、或いは、基本ゲートを多機能化し、
その数を低減することが必要である。
近年、その目的に沿う素子として、共鳴トンネリング・
トランジスタ（ｒｅｓｏｎａｎｔ−ｔｕｎｎｅｌｉｎｇ
ｔｒａｎｓｉｓｔｏｒ：ＲＨＥＴ）が開発されてい
る。
トランジスタ（ｒｅｓｏｎａｎｔ−ｔｕｎｎｅｌｉｎｇ
ｔｒａｎｓｉｓｔｏｒ：ＲＨＥＴ）が開発されてい
る。
第１２図はＲＨＥＴを用いたエクスクル−シブ・ノア回
路を表す要部回路図であり、第１１図に於いて用いた記
号と同記号は同部分を示すか或いは同じ意味を持つもの
とする。
路を表す要部回路図であり、第１１図に於いて用いた記
号と同記号は同部分を示すか或いは同じ意味を持つもの
とする。
ＲＨＥＴに於けるゲート電圧対ドレイン電流はＮ字型特
性、即ち、微分負特性を示し、その特性を利用すると種
々の回路を構成することができるものであり、図示のエ
クスクル−シブ・ノア回路では、僅かに１個のＲＨＥＴ
を用いているのみであり、高速論理回路として期待され
ているものの一つである（要すれば、「第１８回 半導
体素子材料コンファレンス アブストラクト ｐＰ、３
４７〜３５０Ｊ 、参照）。
性、即ち、微分負特性を示し、その特性を利用すると種
々の回路を構成することができるものであり、図示のエ
クスクル−シブ・ノア回路では、僅かに１個のＲＨＥＴ
を用いているのみであり、高速論理回路として期待され
ているものの一つである（要すれば、「第１８回 半導
体素子材料コンファレンス アブストラクト ｐＰ、３
４７〜３５０Ｊ 、参照）。
第１２図に見られるようなＲＨＥＴを用いた論理回路は
、用いる素子数が少ないこと、高速であることなどの点
で大変価れたものであるが、現時点では、ＲＨＥＴを製
造することは然程簡単ではなく、従って、集積回路化も
困難な状況にある。
、用いる素子数が少ないこと、高速であることなどの点
で大変価れたものであるが、現時点では、ＲＨＥＴを製
造することは然程簡単ではなく、従って、集積回路化も
困難な状況にある。
本発明は、通常形式のトランジスタを用い、しかも、Ｒ
ＨＥＴを用いた場合と同様、用いる素子数が極めて少な
く、従って、高速化された３値対２値の論理動作が可能
な論理回路を提供しようとする。
ＨＥＴを用いた場合と同様、用いる素子数が極めて少な
く、従って、高速化された３値対２値の論理動作が可能
な論理回路を提供しようとする。
本発明では、ショットキ・ゲート或いはｐｎ接合ゲート
などゲート・ソース間に整流性を有する電界効果型トラ
ンジスタを能動素子として用いることが基本になってい
る。即ち、該電界効果型トランジスタを例えばデュアル
・ゲートにするか、該電界効果型トランジスタの２個を
直列的に接続するなどして負の相互コンダクタンスをも
っ４端子回路を構成するものである。
などゲート・ソース間に整流性を有する電界効果型トラ
ンジスタを能動素子として用いることが基本になってい
る。即ち、該電界効果型トランジスタを例えばデュアル
・ゲートにするか、該電界効果型トランジスタの２個を
直列的に接続するなどして負の相互コンダクタンスをも
っ４端子回路を構成するものである。
第１図は本発明に用いるデュアル・ゲート電界効果型ト
ランジスタの要部回路図を表している。
ランジスタの要部回路図を表している。
尚、ここで対象にしている電界効果型トランジスタは高
電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏ
ｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉ ｓ ｔ ｏ
ｒ ： ＨＥＭＴ）である。
電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏ
ｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉ ｓ ｔ ｏ
ｒ ： ＨＥＭＴ）である。
図に於いて、Ｓはソース、Ｄはドレイン、Ｇ１は第１ゲ
ート、Ｇ２は第２ゲートをそれぞれ示している。
ート、Ｇ２は第２ゲートをそれぞれ示している。
第２図は第１図に見られるデュアル・ゲートＨＥＭＴの
静特性を説明する為の線図である。
静特性を説明する為の線図である。
図では、横軸に第１ゲートＧ１に印加される電圧■Ｇｌ
を、縦軸にドレイン・ソース間電流ｒｏｓをそれぞれ採
ってあり、また、第２ゲートＧ２に印加される電圧ＶＧ
２をパラメータとしてあり、それをＯＣＶ）、０．２
（Ｖ）、０．４ （Ｖ）、０゜６ 〔■〕と変化させた
場合についての特性線を示しである。尚、このときのド
レイン・ソース間電圧■。、は１ 〔ｖ〕とした。
を、縦軸にドレイン・ソース間電流ｒｏｓをそれぞれ採
ってあり、また、第２ゲートＧ２に印加される電圧ＶＧ
２をパラメータとしてあり、それをＯＣＶ）、０．２
（Ｖ）、０．４ （Ｖ）、０゜６ 〔■〕と変化させた
場合についての特性線を示しである。尚、このときのド
レイン・ソース間電圧■。、は１ 〔ｖ〕とした。
第３図は同じく第１図に見られるデュアル・ゲート）（
ＥＭＴの静特性を説明する為の線図であり、第２図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとする。
ＥＭＴの静特性を説明する為の線図であり、第２図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとする。
このデータは、第２図の場合とは反対に、横軸に第２ゲ
ー）Ｇ２に印加される電圧ＶＧ２を採ると共に第１ゲー
ト０．１に印加される電圧ＶＣ＋をパラメータとして得
たものであり、その電圧Ｖ。、は、第２図の場合と同様
、Ｏ（Ｖ） 、０．２ （Ｖ）、０．４ （Ｖ） 、０
．６ （Ｖ）である。
ー）Ｇ２に印加される電圧ＶＧ２を採ると共に第１ゲー
ト０．１に印加される電圧ＶＣ＋をパラメータとして得
たものであり、その電圧Ｖ。、は、第２図の場合と同様
、Ｏ（Ｖ） 、０．２ （Ｖ）、０．４ （Ｖ） 、０
．６ （Ｖ）である。
第２図及び第３図から明らかなように、第２ゲートＧ２
に於ける順方向電圧を増加すると、順方向電流とソース
砥抗の存在とに依り、ゲートＧ１に於ける実効的なゲー
ト電圧が低下し、第３図に見られるような負の相互コン
ダクタンスが現れるものである。
に於ける順方向電圧を増加すると、順方向電流とソース
砥抗の存在とに依り、ゲートＧ１に於ける実効的なゲー
ト電圧が低下し、第３図に見られるような負の相互コン
ダクタンスが現れるものである。
第３図から明らかなように、このデュアル・ゲートＨＥ
ＭＴは一定のゲート電圧に対してのみオン状態となるス
イッチング特性を有しているから、この特性を利用すれ
ば、少ない素子数で論理回路を構成することができる。
ＭＴは一定のゲート電圧に対してのみオン状態となるス
イッチング特性を有しているから、この特性を利用すれ
ば、少ない素子数で論理回路を構成することができる。
第１図に見られるデュアル・ゲー）ＨＥＭＴは等励時に
は第４図に見られるように２個のＨＥＭＴを直列的に接
続したものとして表され、従って、本発明の論理回路は
、デュアル・ゲートでなくても、通常の電界効果型トラ
ンジスタを２個用いれば構成することができる。勿論、
その場合も、ゲートはショットキ・ゲート或いはｐｎ接
合ゲートなど整流性をもつものであることが必要である
。
は第４図に見られるように２個のＨＥＭＴを直列的に接
続したものとして表され、従って、本発明の論理回路は
、デュアル・ゲートでなくても、通常の電界効果型トラ
ンジスタを２個用いれば構成することができる。勿論、
その場合も、ゲートはショットキ・ゲート或いはｐｎ接
合ゲートなど整流性をもつものであることが必要である
。
そこで、本発明に依る論理回路に於いては、第一の電源
と、該第一の電源より低い電圧を有する第二の電源と、
出力端子と、該第一の電源及び該出力端子間に設けられ
た負荷手段と、該出力端子及び該第二の電源間に直列に
設けられた第一及び第二の電界効果型トランジスタと、
該出力端子に接続された第一の電界効果型トランジスタ
のゲートに接続された所定の定電圧端子と、該第二の電
界効果型トランジスタのゲートに接続された入力端子（
ＶＩＮ）とを備えてなり、前記第二の電源に接続された
第二の電界効果型トランジスタはゲート・ソース間に整
流特性をもつ接合を有するよう構成した。
と、該第一の電源より低い電圧を有する第二の電源と、
出力端子と、該第一の電源及び該出力端子間に設けられ
た負荷手段と、該出力端子及び該第二の電源間に直列に
設けられた第一及び第二の電界効果型トランジスタと、
該出力端子に接続された第一の電界効果型トランジスタ
のゲートに接続された所定の定電圧端子と、該第二の電
界効果型トランジスタのゲートに接続された入力端子（
ＶＩＮ）とを備えてなり、前記第二の電源に接続された
第二の電界効果型トランジスタはゲート・ソース間に整
流特性をもつ接合を有するよう構成した。
前記手段を採ることに依り、１個乃至２個の通常の電界
効果型トランジスタを用いるのみで、３値対２値の論理
動作可能な基本ゲートが容易に得られ、従って、エクス
クル−シブ・ノア回路なども同じ数の能動素子で構成で
きるものであり、そのように能動素子の数が少ないこと
から回路は高速化され、また、その能動素子が通常のも
ので良いことから製造は容易であり、何らの困難もなく
集積回路化することが可能である。
効果型トランジスタを用いるのみで、３値対２値の論理
動作可能な基本ゲートが容易に得られ、従って、エクス
クル−シブ・ノア回路なども同じ数の能動素子で構成で
きるものであり、そのように能動素子の数が少ないこと
から回路は高速化され、また、その能動素子が通常のも
ので良いことから製造は容易であり、何らの困難もなく
集積回路化することが可能である。
第５図は本発明一実施例の基本ゲートである論理回路の
要部回路図を表し、第１図、第１１図及び第１２図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとする。
要部回路図を表し、第１図、第１１図及び第１２図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとする。
図に於いて、ＶＩＮは入力電圧、Ｖ ＲＥＦはリファレ
ンス電圧、ＶＯＬＩ〒は出力電圧をそれぞれ示している
。
ンス電圧、ＶＯＬＩ〒は出力電圧をそれぞれ示している
。
第６図は他の実施例の基本ゲートである論理回路の要部
回路図を表し、第５図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。
回路図を表し、第５図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。
図に於いて、Ｑｌ及びＱ２は通常のＨＥＭＴ。
Ｒｓはソース抵抗、Ｉｃはゲート電流、ＶＣＳはゲート
・ソース間電圧をそれぞれ示している。
・ソース間電圧をそれぞれ示している。
この実施例は、第５図に見られる実施例に於ける能動素
子がデュアル・ゲートＨＥＭＴであるのに対し、通常の
ＨＥＭＴを二つ用いて構成されている。
子がデュアル・ゲートＨＥＭＴであるのに対し、通常の
ＨＥＭＴを二つ用いて構成されている。
次に、実施例の具体的な動作について解説するが、理解
を容易にする為、第６図を参照して説明する。
を容易にする為、第６図を参照して説明する。
正側電源電圧ｖａｎを例えば１．５ （Ｖ） 、リファ
レンス電圧Ｖ ＲｔＦを０． ４ ｆ：Ｖ）とし、入力
電圧ＶＩＮをＯ（Ｖ） 〜１．５ （Ｖ）の範囲で変動
させる。
レンス電圧Ｖ ＲｔＦを０． ４ ｆ：Ｖ）とし、入力
電圧ＶＩＮをＯ（Ｖ） 〜１．５ （Ｖ）の範囲で変動
させる。
今、入力電圧ＶＩＮが０ （Ｖ） （７）とき、ＨＥＭ
Ｔ・Ｑｌはオフ状態であるから、出力電圧■ｏｕＴはハ
イ・レベルになっている。次に、入力電圧ＶＩＮを上昇
させて、それがＨＥＭＴ−Ｑｌの閾値電圧（例えば０．
１ （Ｖ））以上になると、ＨＥＭＴ・Ｑｌはオン状
態になる。従って、リファレンス電圧Ｖ ＲＥＦが印加
されているＨ ＥＭＴ−Ｑ ２のソース電圧が０〔Ｖ〕
近くに低下し、それに伴いゲート・ソース間電圧ＶＧＳ
は閾値電圧以上になるから、オン状態となる。その結果
、出力電圧Ｖ。ＬＩＴはロー・レベルに移行する。更に
入力電圧ＶＩＮを上昇させ、それがＨＥＭＴ−Ｑｌのゲ
ート電極とチャネル領域との間に生成されているショッ
トキ接合のオン電圧を越えた場合、ＨＥＭＴ−Ｑｌのゲ
ート接合がオンとなり、ゲートからソースに向かってゲ
ート電流■、が流れる。一般に電界効果型トランジスタ
には寄生的にソース抵抗Ｒ８が存在することから、前記
のようなゲート電流１ｃが流れるとそこに電圧降下を生
じ、ＨＥＭＴ−Ｑ２のソース電位が上昇してオフ状態に
なる。その結果、出力電圧■。ＬＩＴは再びハイ・レベ
ルに移行するものである。
Ｔ・Ｑｌはオフ状態であるから、出力電圧■ｏｕＴはハ
イ・レベルになっている。次に、入力電圧ＶＩＮを上昇
させて、それがＨＥＭＴ−Ｑｌの閾値電圧（例えば０．
１ （Ｖ））以上になると、ＨＥＭＴ・Ｑｌはオン状
態になる。従って、リファレンス電圧Ｖ ＲＥＦが印加
されているＨ ＥＭＴ−Ｑ ２のソース電圧が０〔Ｖ〕
近くに低下し、それに伴いゲート・ソース間電圧ＶＧＳ
は閾値電圧以上になるから、オン状態となる。その結果
、出力電圧Ｖ。ＬＩＴはロー・レベルに移行する。更に
入力電圧ＶＩＮを上昇させ、それがＨＥＭＴ−Ｑｌのゲ
ート電極とチャネル領域との間に生成されているショッ
トキ接合のオン電圧を越えた場合、ＨＥＭＴ−Ｑｌのゲ
ート接合がオンとなり、ゲートからソースに向かってゲ
ート電流■、が流れる。一般に電界効果型トランジスタ
には寄生的にソース抵抗Ｒ８が存在することから、前記
のようなゲート電流１ｃが流れるとそこに電圧降下を生
じ、ＨＥＭＴ−Ｑ２のソース電位が上昇してオフ状態に
なる。その結果、出力電圧■。ＬＩＴは再びハイ・レベ
ルに移行するものである。
このように、本発明の論理回路に於いては、入力電圧Ｖ
ＩＮがロー・レベルから中間レベルを介してハイ・レベ
ルへ変化するのに対応し、出力電圧■。Ｕｔはハイ・レ
ベルからロー・レベルへ、ソシて、再びハイ・レベルへ
と変化する。
ＩＮがロー・レベルから中間レベルを介してハイ・レベ
ルへ変化するのに対応し、出力電圧■。Ｕｔはハイ・レ
ベルからロー・レベルへ、ソシて、再びハイ・レベルへ
と変化する。
このような動作を保証する為には、リファレンス電圧Ｖ
ＩＩｔＦの値を、 （１） ＨＥＭＴ−Ｑｌのゲート接合がオフの場合に
於けるＨＥＭＴ−Ｑ２のゲート・ソース間電圧ｖｅｓｔ
がその閾値電圧より大であるように、（２） ＨＥＭ
Ｔ−Ｑｌのゲート接合がオンの場合に於けるＨＥＭＴ−
Ｑ２のゲート・ソース間電圧ＶＧ＊ｔがその閾値電圧よ
り小さくなるように、設定することが必要である。
ＩＩｔＦの値を、 （１） ＨＥＭＴ−Ｑｌのゲート接合がオフの場合に
於けるＨＥＭＴ−Ｑ２のゲート・ソース間電圧ｖｅｓｔ
がその閾値電圧より大であるように、（２） ＨＥＭ
Ｔ−Ｑｌのゲート接合がオンの場合に於けるＨＥＭＴ−
Ｑ２のゲート・ソース間電圧ＶＧ＊ｔがその閾値電圧よ
り小さくなるように、設定することが必要である。
第７図は第５図及び第６図に見られる実施例に於ける入
力電圧ＶＩＮ対出力電圧Ｖ。、ＪＴの関係を表す線図で
ある。
力電圧ＶＩＮ対出力電圧Ｖ。、ＪＴの関係を表す線図で
ある。
図では、横軸に入力電圧ＶＩＮを、縦軸に出力電圧Ｖ。
ｌＪ？をそれぞれ採っである。尚、このデータを得た際
のリファレンス電圧ｖＲｔＦは０．４ （Ｖ）である。
のリファレンス電圧ｖＲｔＦは０．４ （Ｖ）である。
第７図から明らかであるが、第５図及び第６図に見られ
る論理回路は、３値の入力電圧ＶＩＮに対して２値の出
力電圧Ｖ。Ｕアが出力され、従って、３値対２値の論理
動作が可能であり、その関係を纏めると次表の通りであ
る。
る論理回路は、３値の入力電圧ＶＩＮに対して２値の出
力電圧Ｖ。Ｕアが出力され、従って、３値対２値の論理
動作が可能であり、その関係を纏めると次表の通りであ
る。
ここで、”Ｌ”はロー・レベル、ＦＩ′はハイ・レベル
ＩＩＭ”はＬ”レベルと″Ｈ″レベルの中間のレベル
を示している。尚、この場合に於けるリファレンス電圧
Ｖ ＲＥ、としては、入力電圧ＶＩＮがＬ”レベルから
“Ｍ”レベルとなる１ｌｔＬｌ閾値近傍に採ると良く、
前記諸データを得た実験では、前記した０、４ （Ｖｌ
がそれに相当した。
ＩＩＭ”はＬ”レベルと″Ｈ″レベルの中間のレベル
を示している。尚、この場合に於けるリファレンス電圧
Ｖ ＲＥ、としては、入力電圧ＶＩＮがＬ”レベルから
“Ｍ”レベルとなる１ｌｔＬｌ閾値近傍に採ると良く、
前記諸データを得た実験では、前記した０、４ （Ｖｌ
がそれに相当した。
第８図は第５図に見られる基本ゲートを用いて構成した
エクスクル−シブ・ノア回路に関する実施例の要部回路
図を表し、第５図及び第６図、第゛１１図及び第１２図
に於いて用いた記号と同記号は同部分を示すか或いは同
じ意味を持つものとする。
エクスクル−シブ・ノア回路に関する実施例の要部回路
図を表し、第５図及び第６図、第゛１１図及び第１２図
に於いて用いた記号と同記号は同部分を示すか或いは同
じ意味を持つものとする。
この実施例に於ける論理動作、即ち、入力対出力の関係
を纏めると次表の通りである。
を纏めると次表の通りである。
この実施例に依れば、第１１図及び第１２図について説
明した回路の機能と同じ機能、即ち、エクスクル−シブ
・ノア機能を１個のデュアル・ゲートＨＥＭＴ或いは２
個のＨＥＭＴで実現しているものである。
明した回路の機能と同じ機能、即ち、エクスクル−シブ
・ノア機能を１個のデュアル・ゲートＨＥＭＴ或いは２
個のＨＥＭＴで実現しているものである。
第９図は基本ゲートをＨＥＭＴで構成した場合の具体的
構造を表す要部切断側面図であり、そして、第１０図は
第９図に見られる基本ゲートを等価的に表した要部回路
図であり、第１図、第５図、第６図、第８図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとづる。
構造を表す要部切断側面図であり、そして、第１０図は
第９図に見られる基本ゲートを等価的に表した要部回路
図であり、第１図、第５図、第６図、第８図に於いて用
いた記号と同記号は同部分を示すか或いは同じ意味を持
つものとづる。
図に於いて、■は半絶縁性Ｇ ａ Ａ Ｓ基板、２１Ｊ
ｉ型Ｇ ａ Ａ、 ｓチャネル層、３はｎ型Ａ ｌ！
Ｇ ａ Ａ ｓ電子供給層、４はｎ型Ｇ ａ ｉ’、
４ｉ −、’ｉ ＞クク！−層１． 、’ｉは絶縁分離
領域、６はドレイン電極、６Ａは合金化領域、７はソー
ス兼ドレイン電極、７八は合呑。
ｉ型Ｇ ａ Ａ、 ｓチャネル層、３はｎ型Ａ ｌ！
Ｇ ａ Ａ ｓ電子供給層、４はｎ型Ｇ ａ ｉ’、
４ｉ −、’ｉ ＞クク！−層１． 、’ｉは絶縁分離
領域、６はドレイン電極、６Ａは合金化領域、７はソー
ス兼ドレイン電極、７八は合呑。
化領域、８はソース電極、８Ａは合金化領域、９はゲー
ト電極、１０は二次元電子ガス層、Ｑ１０は負荷側トラ
ンジスタ、ＱＤは駆動側トランジスタをそれぞれ示して
いる。尚、駆動側トランジスタＱＤはエンハンスメント
型であり、また、負荷側トランジスタＱＬはデプレショ
ン型であって、トランジスタとは言うものの、抵抗とし
ての役割を果たすものであることは勿論である。
ト電極、１０は二次元電子ガス層、Ｑ１０は負荷側トラ
ンジスタ、ＱＤは駆動側トランジスタをそれぞれ示して
いる。尚、駆動側トランジスタＱＤはエンハンスメント
型であり、また、負荷側トランジスタＱＬはデプレショ
ン型であって、トランジスタとは言うものの、抵抗とし
ての役割を果たすものであることは勿論である。
図示の半導体装置を製造するには、デュアル・ゲートの
形成を必要とする点を除けば、一般のＨＥＭＴを製造す
る場合の技術と全く変わりないそれを適用することで容
易に目的を達成することができ、また、デュアル・ゲー
トの形成も、マスク・パターンが変わるだけで技術的に
は何らの困難性もない。
形成を必要とする点を除けば、一般のＨＥＭＴを製造す
る場合の技術と全く変わりないそれを適用することで容
易に目的を達成することができ、また、デュアル・ゲー
トの形成も、マスク・パターンが変わるだけで技術的に
は何らの困難性もない。
本発明に依る論理回路に於いては、ゲート・ソース間に
整流特性をもった電界効果型トランジスタを能動素子と
し、そして、うち２端子がゲートであって且つ負の相互
コンダクタンスを有する４端子回路で構成するようにし
ている。
整流特性をもった電界効果型トランジスタを能動素子と
し、そして、うち２端子がゲートであって且つ負の相互
コンダクタンスを有する４端子回路で構成するようにし
ている。
このような構成にすることで、１個乃至２個の通常の電
界効果型トランジスタを用いるのみで、３値対２値の論
理動作可能な基本ゲートが容易に得られ、従って、エク
スクル−シブ・ノア回路なども同じ数の能動素子で構成
できるものであり、そのように能動素子の数が少ないこ
とから回路は高速化され、また、その能動素子が通常の
もので良いことから製造は容易であり、ＲＨＥＴを用い
る場合のような困難もなく集積回路化することが可能で
ある。
界効果型トランジスタを用いるのみで、３値対２値の論
理動作可能な基本ゲートが容易に得られ、従って、エク
スクル−シブ・ノア回路なども同じ数の能動素子で構成
できるものであり、そのように能動素子の数が少ないこ
とから回路は高速化され、また、その能動素子が通常の
もので良いことから製造は容易であり、ＲＨＥＴを用い
る場合のような困難もなく集積回路化することが可能で
ある。
第１図は本発明に用いるデュアル・ゲート電界効果型ト
ランジスタの要部回路図、第２図及び第３図は第１図に
見られるデュアル・ゲー１−ＨＥＭＴの静特性を説明す
る為の線図、第４図はデュアル・ゲー１−ＨＥＭＴの等
価的な回路図、第５図は本発明一実施例の基本ゲートで
ある論理回路の要部回路図、第６図は他の実施例の基本
ゲートである論理回路の要部回路図、第７図は第５図及
び第６図に見られる実施例の入力電圧Ｖい対出力電圧Ｖ
ＯＬＩＴの関係を説明する線図、第８図は第５図に見ら
れる基本ゲートを用いて構成したエクスクル−シブ・ノ
ア回路の要部回路図、第９図は基本ゲートをＨＥＭＴで
構成した場合の具体的構造を示す要部切断側面図、第１
０図は第９図に見られる基本ゲートを等価的に示した要
部回路図、第１１図及び第１２図は従来技術に依るエク
スクル−シブ・ノア回路の要部回路図をそれぞれ表して
いる。 図に於いて、Ｓはソース、Ｄはドレイン、Ｇ１は第１ゲ
ート、Ｇ２は第２ゲート、ＶＩＮは入力電圧、Ｖ ＲＥ
Ｆはリファレンス電圧、■。０．は出力電圧をそれぞれ
示している。 第１図 ｖＧｌ 第２図 第３図 第４図 第５図 第６図 ＩＮ 入力電圧対出力電圧の関％を表わす線図第７図 一実施例の要部回路図 第８図 第１０図 一般ｅ’ＡＨエクスクルーシフ゛・ノア回路の要部回路
図 鋼１１図 第１２図
ランジスタの要部回路図、第２図及び第３図は第１図に
見られるデュアル・ゲー１−ＨＥＭＴの静特性を説明す
る為の線図、第４図はデュアル・ゲー１−ＨＥＭＴの等
価的な回路図、第５図は本発明一実施例の基本ゲートで
ある論理回路の要部回路図、第６図は他の実施例の基本
ゲートである論理回路の要部回路図、第７図は第５図及
び第６図に見られる実施例の入力電圧Ｖい対出力電圧Ｖ
ＯＬＩＴの関係を説明する線図、第８図は第５図に見ら
れる基本ゲートを用いて構成したエクスクル−シブ・ノ
ア回路の要部回路図、第９図は基本ゲートをＨＥＭＴで
構成した場合の具体的構造を示す要部切断側面図、第１
０図は第９図に見られる基本ゲートを等価的に示した要
部回路図、第１１図及び第１２図は従来技術に依るエク
スクル−シブ・ノア回路の要部回路図をそれぞれ表して
いる。 図に於いて、Ｓはソース、Ｄはドレイン、Ｇ１は第１ゲ
ート、Ｇ２は第２ゲート、ＶＩＮは入力電圧、Ｖ ＲＥ
Ｆはリファレンス電圧、■。０．は出力電圧をそれぞれ
示している。 第１図 ｖＧｌ 第２図 第３図 第４図 第５図 第６図 ＩＮ 入力電圧対出力電圧の関％を表わす線図第７図 一実施例の要部回路図 第８図 第１０図 一般ｅ’ＡＨエクスクルーシフ゛・ノア回路の要部回路
図 鋼１１図 第１２図
Claims (1)
- 【特許請求の範囲】 １、第一の電源（Ｖ＿Ｄ＿Ｄ）と、 該第一の電源より低い電圧を有する第二の電源（Ｖ＿Ｓ
＿Ｓ）と、 出力端子（Ｖ＿Ｏ＿Ｕ＿Ｔ）と、 該第一の電源及び該出力端子間に設けられた負荷手段と
、 該出力端子及び該第二の電源間に直列に設けられた第一
及び第二の電界効果型トランジスタと、 該出力端子に接続された第一の電界効果型トランジスタ
のゲートに接続された所定の定電圧端子と、 該第二の電界効果型トランジスタのゲートに接続された
入力端子（Ｖ＿Ｉ＿Ｎ）とを備えてなり、前記第二の電
源に接続された第二の電界効果型トランジスタはゲート
・ソース間に整流特性をもつ接合を有してなること を特徴とする論理回路。 ２、前記定電圧端子の電圧値は、前記第二の電界効果型
トランジスタがオン状態で且つそのゲート接合がオフ状
態であるとき、前記第一の電界効果型トランジスタのゲ
ート・ソース間電圧が該第一の電界効果型トランジスタ
の閾値電圧より大であり、 該第二の電界効果型トランジスタのゲート接合がオン状
態であるとき、該第一の電界効果型トランジスタのゲー
ト・ソース間電圧が該第一の電界効果型トランジスタの
閾値電圧より小であることを特徴とする請求項１記載の
論理回路。 ３、前記入力端子には、前記第二の電界効果型トランジ
スタのゲート・ソース間電圧が該第二の電界効果型トラ
ンジスタの閾値電圧より低いレベルから該第二の電界効
果型トランジスタのゲート接合がオンになる電圧より高
いレベルになる範囲で変動する入力電圧が印加されるこ
とを特徴とする請求項１記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042119A JPS64817A (en) | 1987-03-11 | 1988-02-26 | Logic circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5395287 | 1987-03-11 | ||
| JP62-53952 | 1987-03-11 | ||
| JP63042119A JPS64817A (en) | 1987-03-11 | 1988-02-26 | Logic circuit |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH01817A true JPH01817A (ja) | 1989-01-05 |
| JPS64817A JPS64817A (en) | 1989-01-05 |
| JPH0543216B2 JPH0543216B2 (ja) | 1993-07-01 |
Family
ID=12957054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63042119A Granted JPS64817A (en) | 1987-03-11 | 1988-02-26 | Logic circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4900953A (ja) |
| EP (1) | EP0282249B1 (ja) |
| JP (1) | JPS64817A (ja) |
| KR (1) | KR900008803B1 (ja) |
| DE (1) | DE3875985T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5147470A (en) * | 1990-12-25 | 1992-09-15 | Hitachi Metals, Ltd. | High strength lead frame material and method of producing the same |
| EP0596691A3 (en) * | 1992-11-04 | 1994-07-27 | Texas Instruments Inc | Multi-function resonant tunneling logic gate and method of performing binary and multi-valued logic |
| JP2002217416A (ja) * | 2001-01-16 | 2002-08-02 | Hitachi Ltd | 半導体装置 |
| US7180762B2 (en) * | 2004-08-23 | 2007-02-20 | International Rectifier Corporation | Cascoded rectifier |
| US7408399B2 (en) * | 2005-06-27 | 2008-08-05 | International Rectifier Corporation | Active driving of normally on, normally off cascoded configuration devices through asymmetrical CMOS |
| DE102013114547B4 (de) | 2013-01-18 | 2020-01-16 | Schott Ag | TO-Gehäuse |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4048518A (en) * | 1976-02-10 | 1977-09-13 | Intel Corporation | MOS buffer circuit |
| JPS58114528A (ja) * | 1981-12-26 | 1983-07-07 | Toshiba Corp | ＧａＡｓ論理集積回路 |
| US4743782A (en) * | 1984-11-09 | 1988-05-10 | Honeywell Inc. | GaAs level-shift logic interface circuit |
| JPS6297427A (ja) * | 1985-08-09 | 1987-05-06 | Sumitomo Electric Ind Ltd | 半導体装置 |
-
1988
- 1988-02-26 JP JP63042119A patent/JPS64817A/ja active Granted
- 1988-03-02 US US07/163,508 patent/US4900953A/en not_active Expired - Lifetime
- 1988-03-04 KR KR8802254A patent/KR900008803B1/ko not_active Expired
- 1988-03-07 EP EP88301948A patent/EP0282249B1/en not_active Expired - Lifetime
- 1988-03-07 DE DE8888301948T patent/DE3875985T2/de not_active Expired - Fee Related
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