JPH06204866A - 復号器 - Google Patents

Abstract

(57)【要約】 【目的】 Ｄ／Ａ変換起動用のクロック信号の周期が短
くなっても、消費電力が小さく、素子寸法が小さな回路
でＤ／Ａ変換器を構成でき、低消費電力でチップサイズ
の小さな復号器を提供する。 【構成】 パルス発生器１０から基準クロック信号φ0
が出力されると、そのφ0 が分周器２０によってｍ分周
され、クロック信号φa ，φb が出力される。パルス幅
伸長回路６０では、φa ，φb に基づき、Ｄ／Ａ変換起
動用のクロック信号φA を出力すると共に、Ｄ／Ａ変換
時の周期のみ他の期間より長いクロック信号φB を出力
する。Ｄ／Ａ変換器３０は、φA に基づき入力ディジタ
ル信号Ｄiをアナログ信号に変換する。スイッチドキャ
パシタフィルタ４０は、φB に基づき、Ｄ／Ａ変換器出
力の高周波成分を除去し、それがバッファアンプ５０で
増幅されてアナログ信号Ａo が出力される。Ｄ／Ａ変換
器３０は、φA の周期が短くなっても、消費電力が小さ
く、素子寸法が小さな回路素子で構成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号をディ
ジタル／アナログ変換器（以下、Ｄ／Ａ変換器という）
でアナログ信号に変換し、そのアナログ信号から高周波
成分を除去（補間）して出力する復号器に関するもので
ある。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば実開昭６４−２８０３０号公報に記載されるもの
があり、以下その構成を図を用いて説明する。図２は、
前記文献に記載された従来の復号器の一構成例を示すブ
ロック図である。この復号器は、周波数ｆ0 の基準クロ
ック信号φ0 を出力するパルス発生器１０と、外部より
設定される分周比１／ｍで該基準クロック信号φ0 を分
周して周波数ｆdaの第１のクロック信号φa と周波数ｎ
・ｆda（但し、ｎ；１以上の任意の整数）の第２のクロ
ック信号φb を出力する分周器２０とを備え、該分周器
２０の出力側に、Ｄ／Ａ変換器３０及びスイッチドキャ
パシタフィルタ（以下、ＳＣＦという）４０が接続され
ている。

【０００３】Ｄ／Ａ変換器３０は、Ｄ／Ａ変換起動用の
第１のクロック信号φa に基づき、入力されるディジタ
ル信号Ｄi をアナログ信号に変換してＳＣＦ４０へ出力
する回路である。ＳＣＦ４０は、第２のクロック信号φ
b によってカットオフ周波数が決定され、Ｄ／Ａ変換器
３０の出力信号Ｓ３０から高周波成分を除去（補間）す
る回路であり、その出力側に該ＳＣＦ４０の出力を増幅
してアナログ信号Ａ0を出力するバッファアンプ５０が
接続されている。この復号器では、カットオフ周波数が
外部より与えられる第２のクロック信号φb に応じて決
定されるＳＣＦ４０を用い、Ｄ／Ａ変換器３０の変換速
度に応じて該ＳＣＦ４０に与える第２のクロック信号φ
b の周波数ｎ・ｆdaを可変する構成になっている。

【０００４】次に、図２の復号器の動作を説明する。パ
ルス発生器１０から周波数ｆ0 の基準クロック信号φ0
が出力されると、該クロック信号φ0 が分周器２０でｍ
分周され、該分周器２０から周波数ｆdaの第１のクロッ
ク信号φa が出力されると共に、該周波数ｆdaをｎ倍し
た周波数ｎ・ｆdaの第２のクロック信号φb が出力され
る。Ｄ／Ａ変換器３０では、周波数ｆ0 がｍ分周された
周波数ｆdaのＤ／Ａ変換起動用の第１のクロック信号φ
a により、１／ｆdaの時間間隔で入力されるディジタル
信号Ｄi をアナログ信号に変換し、それをＳＣＦ４０へ
送る。

【０００５】ＳＣＦ４０では、周波数ｎ・ｆdaの第２の
クロック信号φb により動作し、Ｄ／Ａ変換器３０の出
力信号Ｓ３０に含まれる高周波成分を除去し、歪のない
アナログ信号を出力する。このアナログ信号は、バッフ
ァアンプ５０で増幅され、アナログ信号Ａ0 として外部
へ出力される。図２の復号器では、通常、周波数ｎ・ｆ
daのｎの値を固定しておき、分周数ｍの値を可変するこ
とにより、異なるＤ／Ａ変換周期（１／ｆda）に対して
も、常に周波数ｆdaとＳＣＦ４０のカットオフ周波数と
の関係が一定となるように動作する。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
復号器では、Ｄ／Ａ変換周期１／ｆdaを短くして高速に
動作させる場合、ＳＣＦ４０に供給するクロック信号φ
b も同時に高速となるので、Ｄ／Ａ変換器３０のセット
リング時間ｔｓを短くしないと、該Ｄ／Ａ変換器３０の
出力信号Ｓ３０が正常に該ＳＣＦ４０へ入力されなくな
る。この状態を図３及び図４を用いて説明する。

【０００７】図３は、例えばＭＯＳトランジスタ集積回
路（以下、ＭＯＳＩＣという）で一般的に使用される電
荷再分配形Ｄ／Ａ変換器３０（図では２ビットのＤ／Ａ
変換器を示す）と、ＳＣＦ４０の入力部分を示す回路図
である。図３に示すＤ／Ａ変換器３０は、クロック信号
φa によりオン，オフ動作するアナログスイッチ３１
と、入力されるディジタル信号Ｄi によりオン，オフ動
作するアナログスイッチ３２，３３とを備え、該アナロ
グスイッチ３１がオペアンプ３６の＋側入力端子に接続
されると共に、該アナログスイッチ３２，３３がコンデ
ンサ３４，３５を介して該オペアンプ３６の＋側入力端
子に接続されている。オペアンプ３６の−側入力端子
は、該出力端子に接続されている。ＳＣＦ４０の入力部
には、クロック信号φb によりオン，オフ動作するアナ
ログスイッチ４１と、反転クロック信号φb ／によりオ
ン，オフ動作するアナログスイッチ４３と、該アナログ
スイッチ４１と４３間に接続されたコンデンサ４２と
を、備えている。アナログスイッチ３１〜３３，４１，
４３は、例えばＭＯＳＩＣの場合、Ｐチャネル形ＭＯＳ
トランジスタとＮチャネル形ＭＯＳトランジスタの並列
回路で実現される。

【０００８】図４は、図３の動作を説明するためのタイ
ムチャートである。クロック信号φa は論理“１”のと
きアナログスイッチ３１を接地電位Ｖss（＝０Ｖ）側へ
接続する。信号φ1 ，φ2 は入力されるディジタル信号
Ｄi により決定されるそれぞれ別の信号であり、それが
論理“１”のときアナログスイッチ３２，３３を基準電
位ＶR 側に、論理“０”のとき接地電位Ｖss側へ接続す
る機能を有している。クロック信号φb ，φb ／は、Ｓ
ＣＦ４０内の入力部のアナログスイッチ４１，４３を制
御し、該クロック信号φb が論理“１”のとき、アナロ
グスイッチ４１をＤ／Ａ変換器３０の出力側へ、アナロ
グスイッチ４３を接地電位Ｖss側へそれぞれ接続し、該
クロック信号φb が論理“０”のとき、アナログスイッ
チ４１を接地電位Ｖss側へ、アナログスイッチ４３をＳ
ＣＦ内部回路へそれぞれ接続する。図４のタイムチャー
トでは、クロック信号φb がクロック信号φa の６倍と
なっている。

【０００９】図３のＤ／Ａ変換器３０では、ＳＣＦ入力
部のアナログスイッチ４１が接地電位Ｖss側へ接続され
ている期間に、アナログスイッチ３１，３２，３３を接
地電位Ｖss側に接続して、コンデンサ３４，３５に充電
されている電荷を放電させる。そして、ＳＣＦ入力部の
アナログスイッチ４１がＤ／Ａ変換器３０の出力側に接
続されている期間に、アナログスイッチ３１をオフして
アナログスイッチ３２，３３によってオペアンプ３６か
ら所望の出力信号Ｓ３０を出力する。

【００１０】Ｄ／Ａ変換器３０から出力される出力信号
Ｓ３０のセットリング時間ｔｓは、アナログスイッチ３
２，３３のオン抵抗及びコンデンサ３４，３５で決まる
時定数と、オペアンプ３６の帯域とで決まる。リセット
時間ｔｒは、アナログスイッチ３１のオン抵抗及びコン
デンサ３４，３５で決まる時定数と、オペアンプ３６の
帯域とで決まる。これらのセットリング時間ｔｓ及びリ
セット時間ｔｒは、ＳＣＦ４０に供給されるクロック信
号φb の半周期の中で完結するように設定する。これら
の時間ｔｓ，ｔｒがクロック信号φb の半周期で完結し
ない場合、ＳＣＦ４０は正しいＤ／Ａ変換器３０の出力
信号Ｓ３０をサンプリングできなくなり、波形歪が発生
する。

【００１１】このことから、従来の復号器において、Ｄ
／Ａ変換器３０の変換速度は、想定されるＤ／Ａ変換起
動用タイミングパルスであるクロック信号φa の最高の
周波数条件のもとで、該Ｄ／Ａ変換器３０を設計する必
要がある。そのため、Ｄ／Ａ変換器３０に使われるオペ
アンプ３６としては、消費電流の大きい高速動作用を使
用し、またアナログスイッチ３１，３２，３３について
は、スイッチ導通時のオン抵抗を小さくするために、素
子サイズの大きなものが使用される。しかし、復号器の
ＩＣ化を考えた場合、高速用のオペアンプ３６を使用す
ることはＩＣの低消費電力化に逆行し、小さなオン抵抗
のアナログスイッチ３１，３２，３３を使用すること
は、ＩＣのチップサイズの増加になるという欠点があ
る。本発明は、前記従来技術が持っていた課題として、
復号器の高速化においてＤ／Ａ変換器の消費電力が増加
し、ＩＣ化の際のチップサイズの増加という点について
解決し、消費電力が小さくチップサイズの小さな復号器
を提供するものである。

【００１２】

【課題を解決するための手段】本発明は、前記課題を解
決するために、基準クロック信号を分周して相互に関連
した周波数の第１及び第２のクロック信号を出力する分
周器と、前記第１のクロック信号で起動されディジタル
信号をＤ／Ａ変換してアナログ信号を出力するＤ／Ａ変
換器と、前記第２のクロック信号に基づき前記アナログ
信号を補間するスイッチドキャパシタフィルタとを備え
た復号器において、前記分周器の出力に基づき、前記Ｄ
／Ａ変換時のみ他の期間より周期の長いクロック信号を
出力するパルス幅伸長回路を設けている。そして、前記
パルス幅伸長回路のクロック信号により、前記スイッチ
ドキャパシタフィルタを駆動する構成にしている。

【００１３】

【作用】本発明によれば、以上のように復号器を構成し
たので、パルス幅伸長回路は分周器の出力に基づき、Ｄ
／Ａ変換起動用のクロック信号とＳＣＦ用クロック信号
を出力する。Ｄ／Ａ変換器はＤ／Ａ変換起動用のクロッ
ク信号に基づき、入力されるディジタル信号をアナログ
信号に変換し、ＳＣＦへ出力する。ＳＣＦでは、パルス
幅伸長回路から供給されるクロック信号に基づき、Ｄ／
Ａ変換器から出力されたアナログ信号の高周波成分を除
去する。ここで、パルス幅伸長回路からＳＣＦへ供給さ
れるクロック信号は、Ｄ／Ａ変換時の周期のみ他の期間
より長くなっている。そのため、Ｄ／Ａ変換起動用のク
ロック信号の周期が短くなっても、Ｄ／Ａ変換器を消費
電力が小さく寸法の小さな回路素子で構成できる。これ
により、復号器の低消費電力化及びチップサイズの小型
化が図れる。従って、前記課題を解決できるのである。

【００１４】

【実施例】図１は、本発明の実施例を示す復号器の構成
ブロック図であり、従来の図２及び図３中の要素と共通
の要素には共通の符号が付されている。この復号器で
は、従来の図２のパルス発生器１０、分周器２０、Ｄ／
Ａ変換器３０、ＳＣＦ４０、及びバッファアンプ５０を
備える他に、新たにパルス幅伸長回路６０が接続されて
いる。パルス幅伸長回路６０は、分周器２０から出力さ
れる周波数ｆdaの第１のクロック信号φa と、そのｎ倍
の周波数ｎ・ｆdaの第２のクロック信号φb とを入力
し、Ｄ／Ａ変換器３０に与えるＤ／Ａ変換起動用のクロ
ック信号φA と、ＳＣＦ４０の入力部をスイッチングす
るクロック信号φB とを出力する回路である。

【００１５】図５は、図１中のパルス幅伸長回路６０の
構成例を示す回路図である。このパルス幅伸長回路６０
は、遅延型フリップフロップ（以下、Ｄ−ＦＦという）
６１と２入力ＡＮＤゲート６２とで構成されている。Ｄ
−ＦＦ６１は、論理“１”が入力されるデータ入力端子
Ｄ、分周器２０からの第２のクロック信号φb を入力す
る反転クロック端子ＣＫ／、該分周器２０からの第１の
クロック信号φa を入力するリセット端子Ｒ、同相出力
端子Ｑ、及びＤ／Ａ変換起動用のクロック信号φA を出
力する逆相出力端子Ｑ／を有している。第２のクロック
信号φb とＤ−ＦＦ６１の同相出力端子Ｑの信号とは２
入力ＡＮＤゲート６２に入力され、該ＡＮＤゲート６２
からＳＣＦ用クロック信号φB を出力するようになって
いる。

【００１６】Ｄ／Ａ変換起動用のクロック信号φA は、
図３に示すＤ／Ａ変換器３０内のアナログスイッチ３１
をオン，オフ制御し、入力ディジタル信号Ｄi から作ら
れた信号φ11，φ12によってアナログスイッチ３２，３
３がオン，オフ制御される。さらに、ＳＣＦ用クロック
信号φB により、図３に示すＳＣＦ４０内の入力部のア
ナログスイッチ４１がオン，オフ制御され、該クロック
信号φB の反転クロック信号φB ／によってアナログス
イッチ４３がオン，オフ制御されるようになっている。

【００１７】図６は、図１の復号器及び図５のパルス幅
伸長回路のタイムチャートであり、この図を参照しつつ
図１及び図５の動作を説明する。図１のパルス発生器１
０から周波数ｆ0 の基準クロック信号φ0 が発生する
と、その基準クロック信号φ0 が分周器２０でｍ分周さ
れ、該分周器２０から周波数ｆdaの第１のクロック信号
φa が出力されると共に、該クロック信号φa をｎ倍し
た周波数ｎ・ｆdaの第２のクロック信号φb が出力さ
れ、それらのクロック信号φa ，φb がパルス幅伸長回
路６０に与えられる。

【００１８】図５のパルス幅伸長回路６０において、Ｄ
−ＦＦ６１は、反転クロック端子ＣＫ／に入力されるク
ロック信号φb の立下りで、データ入力端子Ｄの信号
“１”を取込み、それを同相出力端子Ｑへ同相で出力
し、その逆相信号を逆相出力端子Ｑ／から出力する。こ
のＤ−ＦＦ６１では、リセット端子Ｒに入力されるクロ
ック信号φa が“１”の状態でリセットされて同相出力
端子Ｑを“０”とし、逆相出力端子Ｑ／を“１”とす
る。この逆相出力端子Ｑ／から出力されるクロック信号
φA により、図３に示すＤ／Ａ変換器３０内のアナログ
スイッチ３１がオン，オフ動作する。

【００１９】図５のＤ−ＦＦ６１の同相出力端子Ｑの信
号と、分周器２０からのクロック信号φb とは、ＡＮＤ
ゲート６２で論理積がとられ、該ＡＮＤゲート６２から
出力されるクロック信号φB により、図３に示すＳＣＦ
４０内の入力部のアナログスイッチ４１がオン，オフ動
作する。また、このクロック信号φB の反転信号φB／
により、ＳＣＦ４０内の入力部のアナログスイッチ４３
がオン，オフ動作する。図６のタイムチャートに示され
るように、Ｄ／Ａ変換起動用のクロック信号φA は、Ｄ
−ＦＦ６１のリセット端子Ｒに入力されるクロック信号
φa の“１”の幅が、該Ｄ−ＦＦ６１の反転クロック端
子ＣＫ／に入力されるクロック信号φbの１／２の周期
の長さに対して、該クロック信号φb の１周期分とな
る。また、ＳＣＦ４０用クロック信号φB は、Ｄ−ＦＦ
６１の反転クロック端子ＣＫ／に入力されるクロック信
号φb が、全て同一周期のクロック信号であるのに対
し、該Ｄ−ＦＦ６１のリセット端子Ｒに入力されるクロ
ック信号φa の“１”の時間の次の時間のクロック信号
φb の“１”が除去された“０”の期間が他の期間より
長いクロック信号となる。

【００２０】図３に示すＤ／Ａ変換器３０及びＳＣＦ４
０内の入力部は従来と同様の動作を行う。即ち、Ｄ／Ａ
変換器３０は、ＳＣＦ入力部のスイッチ４１がクロック
信号φB によって接地電位Ｖss側へ接続されている期間
に、クロック信号φA で制御されるアナログスイッチ３
１と、信号φ11，φ12で制御されるアナログスイッチ３
２，３３とを接地電位Ｖss側に接続し、コンデンサ３
４，３５に充電されている電荷を放電させる。次に、ク
ロック信号φB によって制御されるアナログスイッチ４
１がＤ／Ａ変換器３０の出力側に接続されている期間
に、該Ｄ／Ａ変換器３０ではアナログスイッチ３１をオ
フし、アナログスイッチ３２，３３によって所望の出力
信号Ｓ３０をオペアンプ３６から出力する。

【００２１】ここで、図３のＤ／Ａ変換器３０内のアナ
ログスイッチ３１のオン時間は、従来の２倍となり、該
Ｄ／Ａ変換器３０のリセット時間ＴＲの許容値も、従来
の２倍となる。また、Ｄ／Ａ変換器３０のセットリング
時間ＴＳの許容値も、従来の２倍となる。ＳＣＦ４０用
のクロック信号φB の繰返し回数は、Ｄ／Ａ変換起動用
のクロック信号φA の１周期内に５回となり、周波数が
従来の５／６となるが、ＳＣＦ４０内の入力部を構成す
るコンデンサ４２の値を変更することにより、従来と同
じ周波数特性となる。このようにクロック信号φA ，φ
B が供給されたＤ／Ａ変換器３０及びＳＣＦ４０では、
該Ｄ／Ａ変換器３０によって入力ディジタル信号Ｄi が
アナログ信号に変換され、その出力信号Ｓ３０が該ＳＣ
Ｆ４０で高周波成分を除去された後、バッファアンプ５
０で増幅され、歪のないアナログ信号Ａo が出力され
る。

【００２２】以上のように、本実施例では次のような利
点を有する。本実施例では、ＳＣＦ４０に与えるクロッ
ク信号φB の周期を、Ｄ／Ａ変換時のみ他の期間より長
くなるように制御するパルス幅伸長回路６０を設けたの
で、Ｄ／Ａ変換のセットリング時間ＴＳ及びリセット時
間ＴＲを従来に比べて長くすることができる。そのた
め、復号器を高速動作させる場合でも、Ｄ／Ａ変換器３
０に使うオペアンプ３６は消費電力の小さいものでもよ
い。その上、Ｄ／Ａ変換器３０に使うアナログスイッチ
３１，３２，３３も、オン抵抗を下げる必要がないの
で、素子サイズの小さなものを使用できる。従って、Ｉ
Ｃ化においては、低消費電力で、チップサイズの小さい
復号器を提供できる。なお、本発明は上記実施例に限定
されず、パルス幅伸長回路６０を、図５以外の回路で構
成したり、あるいは該パルス幅伸長回路６０から出力さ
れるクロック信号φA ，φB のパルス幅や周期を、図示
以外のものに変更する等、種々の変形が可能である。

【００２３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、パルス幅伸長回路を設け、ＳＣＦに供給するクロ
ック信号の周期をＤ／Ａ変換時のみ他の期間より長くす
るようにしたので、Ｄ／Ａ変換器のセットリング時間及
びリセット時間を長くとることができる。そのため、復
号器を高速動作させる場合でも、Ｄ／Ａ変換器の構成素
子は消費電力の小さいものでもよく、さらに該Ｄ／Ａ変
換器を構成するスイッチング素子もオン抵抗を下げる必
要がないので、素子寸法を小さくできる。従って、集積
回路化においては、低消費電力で、チップサイズの小さ
い復号器を提供できる。

【図面の簡単な説明】

【図１】本発明の実施例を示す復号器の構成ブロック図
である。

【図２】従来の復号器の構成ブロック図である。

【図３】図２のＤ／Ａ変換器及びＳＣＦの構成例を示す
回路図である。

【図４】図３の動作を示すタイムチャートである。

【図５】図１中のパルス幅伸長回路の構成例を示す回路
図である。

【図６】図１及び図５の動作を示すタイムチャートであ
る。

【符号の説明】

１０ パルス発生器 ２０ 分周器 ３０ Ｄ／Ａ変換器 ４０ ＳＣＦ（スイッチドキャパシタフィ
ルタ） ６０ パルス幅伸長回路 φa ，φb 第１，第２のクロック信号 φA ，φB クロック信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 基準クロック信号を分周して相互に関連
   した周波数の第１及び第２のクロック信号を出力する分
   周器と、 前記第１のクロック信号で起動されディジタル信号をデ
   ィジタル／アナログ変換してアナログ信号を出力するデ
   ィジタル／アナログ変換器と、 前記第２のクロック信号に基づき前記アナログ信号を補
   間するスイッチドキャパシタフィルタとを、備えた復号
   器において、 前記分周器の出力に基づき、前記ディジタル／アナログ
   変換時のみ他の期間より周期の長いクロック信号を出力
   するパルス幅伸長回路を設け、 前記パルス幅伸長回路のクロック信号によって前記スイ
   ッチドキャパシタフィルタを駆動する構成にしたことを
   特徴とする復号器。