JPH0620486A

JPH0620486A - 記憶装置

Info

Publication number: JPH0620486A
Application number: JP4200242A
Authority: JP
Inventors: Kikuzo Sawada; 喜久三澤田
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1992-07-03
Filing date: 1992-07-03
Publication date: 1994-01-28

Abstract

(57)【要約】【目的】書き換え可能回数を低減することなく、しか
も短い試験時間で書き換え可能回数を予測することがで
きる記憶装置を提供する。【構成】本発明の記憶装置は、不揮発性で且つ電気的
書き換えにより劣化する第１の記憶素子を有する記憶手
段と、前記記憶手段の第１の記憶素子と同様又は類似の
工程で形成された第２の記憶素子ＭＲ１〜ＭＲ４と、前
記第２の記憶素子の記憶能力を劣化させる電圧印加手段
と、前記第２の記憶素子の劣化の度合いを検出する検出
手段とを具備する。第１の記憶素子の他に第２の記憶素
子を設けたことにより、第１の記憶素子の残存の書き換
え可能回数を低減することなく、書き換え可能回数を予
測することができる。また、第２の記憶素子は第１の記
憶素子の記憶容量に比べて遙に少ない容量でよいので、
試験時間が短くなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に書き換えがで
きかつ不揮発性を有する記憶装置に関するものである。

【０００２】

【従来の技術】

文献１；ＲＥＬＩＡＢＩＬＩＴＹＡＳＰＥＣＴＯＦ
ＡＦＬＯＡＴＩＮＧＧＡＴＥＥＥＰＲＯＭ１９８
１ＩＥＥＥ／ＰＲＯＣ。ＩＲＰＳＰ１１ーＰ１６文献２；Ａ９０ｎｓＯｎｅーＭｉｌｌｉｏｎＥｒａ
ｓｅ／ＰｒｏｇｒａｍＣｙｃｌｅ１ーＭｂｉｔＦｌ
ａｓｈＭｅｍｏｒｙＩＥＥＥＪｏｕｒｎａｌｏｆ
ＳｏｌｉｄーＳｔａｔｅＣｉｒｃｕｉｔ１９８９Ｏ
ＣＴ、ｖｏｌ２４、Ｎｏ５文献３；ＥＥＰＲＯＭの技術動向１９９０年５月１０日電波新聞特集

【０００３】電気的に書き換えが可能でかつ装置の電源
を切っても記憶情報が失われないという不揮発性を有す
る半導体記憶装置（以下、ＥＥＰＲＯＭと記す）が近
年、多く発表されている。電源を切っても記憶情報を失
わないための記憶保持の手段及び材料としては、上記文
献にも示すように、シリコン基板上に形成した薄い酸化
膜上に読みだし時には電気的に絶縁されたポリシリコン
層（以下フローティングゲートと記す）を形成し、この
フローティングゲートに書き込み時に電子ないし正孔を
注入することにより、電荷を蓄積させる方法が例えばあ
る。

【０００４】情報を読みだす方法としてはフローティン
グゲートの上部に絶縁膜を介して設けたポリシリコン電
極に電圧を印加することにより、シリコン基板表面に前
記薄い酸化膜に隣接して形成されているソース電極及び
ドレイン電極間に電流が流れるか否かで判別する。フロ
ーティングゲートに電子が多く蓄積されている場合は電
流は流れないが、そうでない場合はドレインーソース間
に電流が流れる。

【０００５】情報を書き込む方法としては、例えば文献
１に示す様に前記ポリシリコン電極に正の高電圧（例え
ば１５〜２０Ｖ）を印加しドレイン電極を接地する事に
より、薄い酸化膜の両端に高電界を発生させ、間接トン
ネリングの原理によりフローティングゲートに電子の注
入を行なう方法がある。また、フローティングゲートか
ら電子を引き抜く方法としては、例えばドレイン端子に
高電圧を印可し、ポリシリ電極を接地する事により、電
子をドレイン端子に放出する方法がある。

【０００６】情報を書き込む別の方法として、文献２に
示す様にポリシリコン電極に正の高電圧（例えば１０Ｖ
程度）を印加しドレイン電極にも正の電圧（例えば５Ｖ
ー１０ｖ）を印加することによりチャンエルホットエレ
クトロン注入の機構により、フローティングゲートに電
子の注入を行なう方法がある。この方法の場合、電子の
引き抜きには文献１と同様、間接トンネリングの原理を
使用するがソース端子に高電圧を印加する事により、フ
ローティングゲートからソース端子へと電子を引き抜
く。

【０００７】上述した様な方法で電気的な書き換えを行
なうわけであるが、注入の際に薄い酸化膜内を電子や正
孔が通過する事により、酸化膜質が劣化し、フローティ
ングゲートに蓄えられた電荷が書き込み時以外の時に逃
げてしまう事が、上記文献にも示す様に、一般的に知ら
れている。この劣化は書き換えを行なう事により起きる
ものであり、ＥＥＰＲＯＭの記憶素子（以下メモリセ
ル）の書き換え可能回数を制限するものである。一般的
には書き換え可能回数は一素子当たり１万回から１００
万回である。書き換えに要する時間は、トンネル注入の
場合１ミリ秒から１０ミリ秒、ホットエレクトロン注入
の場合、１マイクロ秒から１００マイクロ秒程度であ
る。

【０００８】劣化の程度は薄い酸化膜の膜質に大きく依
存し、製造工程でのバラツキも比較的大きい。また、劣
化は書き換える事により、初めて顕在化するものであ
り、書き換える前にこの劣化の程度を正確に予測し、書
き換え可能回数を推定することはできない。

【０００９】

【発明が解決しようとする課題】そこで、従来のＥＥＰ
ＲＯＭでは、メモリセルの書き換え可能回数を保証する
為に、実際に製品が出荷される前に、製品１個毎に書き
換え試験を行ない、劣化の程度をみると共に、劣化不良
品の排除を行なっている。これに関しては、例えば文献
３に記載されている。この時、書き換え試験はユーザー
が実際に記憶情報を格納するメモリセルに対して行なっ
ており、例えば数百回から数千回の書き換えを行なって
いる。

【００１０】しかるに、ＥＥＰＲＯＭの記憶容量が増大
するにつれ、このユーザーが使用可能なメモリセル全て
において書き換え試験を行なう事は、出荷試験時間の増
大となり、ひいては、製品価格を高くすることになる。
たとえば、文献２に示すように１メガビットのＥＥＰＲ
ＯＭを１０００回消去するためには、約９００秒かかっ
てしまう。また、有限な書き換え回数をもつ、メモリセ
ルに出荷試験時に書き換え試験を行なうことは、それだ
け残存の書き換え可能回数を少なくすることに他ならな
い。

【００１１】本発明は上記事情に基づいてなされたもの
であり、書き換え可能回数を低減することなく、しかも
短い試験時間で書き換え可能回数を予測することができ
る記憶装置を提供することを目的とするものである。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
めの本発明は、不揮発性で且つ電気的書換えにより劣化
する第１の記憶素子を有する記憶手段と、前記記憶手段
の第１の記憶素子と同様又は類似の工程で形成された第
２の記憶素子と、前記第２の記憶素子の記憶能力を劣化
させる電圧印加手段と、前記第２の記憶素子の劣化の度
合いを検出する検出手段とを具備することを特徴とする
ものである。

【００１３】

【作用】本発明は前記の構成によって、第１の記憶素子
の他に、第１の記憶素子と同様又は類似の工程で形成さ
れた第２の記憶素子を設け、実際にユーザが使用する第
１の記憶素子の代わりに、第２の記憶素子の記憶能力を
電圧印加手段によって劣化させ、検出手段によって第２
の記憶素子の劣化の程度を検出する。第１の記憶素子と
第２の記憶素子とは同様又は類似の工程で形成されるの
で、第１の記憶素子の形成工程における種々のばらつき
が第２の記憶素子においても同様に観測される。したが
って、検出手段の結果に基づいて第１の記憶素子の書き
込み可能回数を予測することができる。

【００１４】

【実施例】以下に本発明の一実施例を図１乃至図１０を
参照して説明する。図１及び図２は本発明の一実施例で
あるＥＥＰＲＯＭの回路図である。図１及び図２に示す
本実施例のＥＥＰＲＯＭは、第１のメモリセルを含む記
憶部分ＭＡを有する記憶手段（図１に示す）の他に、図
２に示すように、検出手段の要部をなす検出回路ＳＮ１
と、電圧印加手段の要部をなす書き込み回路ＷＲ１と、
書き込み時及び検出時のゲート電圧を制御するゲート電
圧制御回路ＳＬ１と、書き込み時及び検出時のソース電
圧を制御するソース電圧制御回路ＳＣと、第２のメモリ
セルを含む記憶部分ＭＢの動作状態（読み出し・プログ
ラム・消去）を選択する選択回路ＳＬ２と、書き込み回
路ＷＲ１とゲート電圧制御回路ＳＬ１とソース電圧制御
回路ＳＣと選択回路ＳＬ２とに各々高電圧を供給する高
電圧制御回路ＨＶＣ２とを具備する。尚、Ｐ１〜Ｐ６は
アドレス入力端子、Ｐ７は制御信号入力端子、Ｐ８はデ
ータ出力端子、Ｐ９はデータ入力端子、Ｐ１０は高電圧
入力端子である。本実施例のＥＥＰＲＯＭは、外部より
アドレス及びデータを入力することにより、アドレスに
よって決定されるところのメモリセルにデータを書き込
むことができ、また、書き込んだデータをデータ出力端
子より、読みだす事ができる。

【００１５】アドレス入力端子Ｐ１，Ｐ２，Ｐ３，Ｐ
４，Ｐ５及びＰ６はアドレスバッファＡ１、Ａ２、Ａ
３、Ａ４、Ａ５及びＡ６に接続されている。アドレスバ
ッファＡ１〜Ａ６の出力１０１１，１２，１３，１４，
１５はデコーダ回路ＤＣ１及びＤＣ２に接続されてい
る。デコーダ回路ＤＣ１は１２，１３，１４，１５の入
力信号により、１本の出力信号を選択状態とし、他の出
力信号を非選択状態とする。また、制御信号３３によ
り、出力信号全てを非選択状態にできる。デコーダ回路
ＤＣ１の出力（ワード線）ＷＬ１，ＷＬ２，・・・，Ｗ
ＬＭは計１６本ある。ＷＬ１，ＷＬ２，・・・，ＷＬＭ
は各々メモリセルの制御ゲートに接続されている。

【００１６】ＥＥＰＲＯＭの記憶部分ＭＡは、第１の記
憶素子であるメモリセルＭＣ０１，ＭＣ０２，・・・，
ＭＣ０Ｎ、メモリセルＭＣ１１，ＭＣ１２，・・・，Ｍ
Ｃ１Ｎ、メモリセルＭＣＭ１，ＭＣＭ２，・・・，ＭＣ
ＭＮより構成されている。メモリセル１個の構造例を図
３に示す。図３（ａ）は、半導体ＭＯＳ型のメモリセル
を示す図であり、ドレイン１００、制御ゲート１０１、
ソース１０２、フローティングゲート１０３、半導体基
板１０４より成っている。図３（ａ）のＡーＡ’の面で
の断面図が図３（ｂ）である。１０４は例えば半導体Ｐ
形基板であり、１００および１０２は基板表面部分にＮ
形不純物層を形成したものであり、１０１および１０３
はＰ形のポリシリコンである。半導体Ｐ形基板１０４と
Ｐ形のポリシリコン１０３の間に、また、１００と１０
２の間に、薄い絶縁膜（例えば５０〜１５０オングスト
ローム）１０５があり、例えばシリコン熱酸化膜や窒化
膜で形成されている。１０３と１０１の間に層間絶縁膜
１０６があり１０３と１０１を電気的に分離している。
層間絶縁膜１０６も１０５と同様に例えばシリコン熱酸
化膜や窒化膜で形成されている。

【００１７】図１のワード線ＷＬ１は図３の１０１に電
気的に接続されており、図３の１００は図１のビット線
ＢＬ１に、１０２はソース線ＡＧに接続されている。図
１でビット線ＢＬ１にはメモリセルＭＣ０１，ＭＣ１
１，・・・，ＭＣＭ１のドレインが接続されており、ビ
ット線ＢＬ２にはメモリセルＭＣ０２，ＭＣ１２，・・
・，ＭＣＭ２のドレインが接続されており、同様にビッ
ト線ＢＬＮはメモリセルＭＣ０Ｎ，ＭＣ１Ｎ，・・・，
ＭＣＭＮのドレインが接続されている。ソース線ＡＧは
ＭＡに含まれるメモリセルのソースが接続されている。

【００１８】図１のデコーダ回路ＤＣ２はビット線選択
用のデコーダであり、１０，１１を入力とし、２０，２
１，２２，２３の４本を出力としている。制御入力３３
により、デコーダ回路ＤＣ２の出力全てを非選択（例え
ば全てロー（Ｌ））にできる。マルチプレクサＭＸ１は
２０，２１，２２，２３を制御入力とし、ビット線ＢＬ
１，ＢＬ２，・・・，ＢＬＮの内１本の電気信号をデー
タ線ＤＬに接続する。センスアンプＳＡ１はＤＬを入力
とし、読みだし時において、ＤＬの信号を増幅し、３５
に出力する。出力バッファＤＯ１は出力負荷を駆動する
ために３５を入力とし、データ出力端子Ｐ８を出力とし
ている。データ書き込み回路ＤＩ１は書き込み時にデー
タ入力端子Ｐ９より、データ（通常“１”ないし
“０”）を受け取り、データに対応した出力信号をデー
タ線ＤＬに出力する。ＡＣはソース線ＡＧの電圧を制御
する回路で、読みだし時と、書き込み時のプログラムモ
ードにおいてソース線ＡＧを接地電位にし、書き込み時
の消去モードにおいてソース線ＡＧに所定の電圧を印加
できる回路である。回路ＡＣは３１，３３を制御入力と
し、ＶＰＰＥ１を高電圧入力としている。

【００１９】制御信号入力端子Ｐ７は制御信号バッファ
Ｂ１に接続され、Ｂ１の出力１６は制御デコード回路Ｃ
Ｃ１に接続される。制御デコード回路ＣＣ１は１６の信
号を解読し、ＥＥＰＲＯＭ内部の制御信号を作り出す。
制御デコード回路ＣＣ１の出力信号３０はＥＥＰＲＯＭ
の記憶部分ＭＡと記憶部分ＭＢのどちらかを選択する選
択信号であり、３１はＭＡのメモリセルに対する読みだ
し／書き込みの切り換え信号であり、３２はＭＢの素子
に対する読みだし／書き込みの切り換え信号であり、３
３は書き込み時に於ける、プログラムモード／消去モー
ドの切り換え信号である。３０はＨＶＣ１，ＨＶＣ２
に、３１はＳＡ１，ＤＩ１，ＤＯ１，ＡＣに、３２はＳ
Ｎ１，ＷＲ１，ＤＯ１，ＳＣに、３３はＨＶＣ１，ＨＶ
Ｃ２，ＡＣ，ＳＣ，ＤＣ１，ＳＬ１，ＤＣ２，ＳＬ２に
接続されている。ＨＶＣ１は高電圧制御回路で制御入力
３０，３１，３３に対応して、出力ＶＰＰ１，ＶＰＰＥ
１の電圧を制御する。

【００２０】記憶部分ＭＢは第２の記憶素子であるメモ
リセルＭＲ１，ＭＲ２，ＭＲ３，ＭＲ４より構成され、
その構造はＭＣ０１と同様に、図３（ａ）、（ｂ）に示
す構造になっている。ＳＬ１はＭＢ内のメモリセルの制
御ゲート電圧を制御する回路であり、高電圧信号ＶＰＰ
２及び制御信号３３を入力とし、ＭＲ１，ＭＲ２，ＭＲ
３，ＭＲ４の制御ゲートに接続されるＧ１を出力とす
る、例えば、図４に示す回路である。図４乃至図９にお
いて、ＴＰ２０，ＴＰ２１，ＴＰ２３，・・・，ＴＰｘ
ｘ（ｘｘは任意の数字）は全てＰチャンネルエンハンス
メントＭＯＳトランジスタであり、ＴＮ２０，ＴＮ２
１，ＴＮ２２，・・・，ＴＮｘｘは全てＮチャンネルエ
ンハンスメントＭＯＳトランジスタである。また、図４
乃至図９において、ＩＶｘｘは論理反転回路、ＩＮＲｘ
ｘは論理和の反転回路、ＩＮＤｘｘは論理積の反転回路
である。図４の２００に図１及び図２の３３が、図４の
２０６に図１及び図２のＶＰＰ２が、図４の２０５に図
２のＧ１が接続される。記憶部分ＭＢのＤ１はＭＲ１，
ＭＲ３のドレインに、Ｄ２はＭＲ２，ＭＲ４のドレイン
に、ＳはＭＲ１，ＭＲ２，ＭＲ３，ＭＲ４のソースに各
々接続されている。

【００２１】選択回路ＳＬ２はＤ１，Ｄ２とＤＢを電気
的に接続するか否かを選択する回路であり、制御信号３
２，３３及び高電圧ＶＰＰ２を制御入力としており、例
えば、図５の回路である。図５の３００に図１及び図２
の３２が、図５の３０１に図１及び図２の３３が、図５
の３０４，３０５，３０６，３０７に各々図１及び図２
のＶＰＰ２，ＤＢ，Ｄ１，Ｄ２が接続される。

【００２２】図２の検出回路ＳＮ１はＤＢを入力とし、
ＤＢの信号の高低を３５に出力し、例えば図６に示す回
路で構成されている。図６の４０１が図１及び図２の制
御信号３２に、図６の４０４，４０５が各々図１及び図
２のＤＢ，３５に接続される。

【００２３】図２の書き込み回路ＷＲ１はデータ入力端
子Ｐ９よりＭＢへの書き込み情報を受け、書き込み電圧
に変換し、ＤＢに出力する回路であり、３２がＷＲ１の
制御入力となっている。書き込み回路ＷＲ１の回路は、
例えば図７に示すものである。図７の５０１が図１及び
図２のＰ９に図７の５００が図１及び図２の制御信号３
２に、図７の５０２及び５０４が図１及び図２のＶＰＰ
２及びＤＢに接続される。

【００２４】図２のソース電圧制御回路ＳＣは記憶部分
ＭＢのメモリセルのソース電圧を制御するものであり、
３３を制御入力とし、ＶＰＰ２及びＳが接続されてお
り、例えば、図８に示す回路である。図８の６０１が図
１及び図２の３２に、図８の６０２が図１及び図２の３
３に、図８の６０４及び６０５が各々図１及び図２のＶ
ＰＰＥ２及びＳに接続されている。

【００２５】図２の高電圧制御回路ＨＶＣ２は記憶部分
ＭＢの書き込み用高電圧を制御する為の回路で、高電圧
入力端子Ｐ１０を入力とし、ＶＰＰ２及びＶＰＰＥ２を
出力とし、３０，３２，３３を制御入力とした、例え
ば、図９に示す回路である。図９の７０１は図１及び図
２の３０に、図９の７０２は図１及び図２の３２に、図
９の７０３は図１及び図２の３３に、図９の７０６，７
０４，７０５は各々図１及び図２のＰ１０，ＶＰＰ２，
ＶＰＰＥ２に接続される。

【００２６】

【表１】

【００２７】次に、本実施例の動作を以下に述べる。ま
ず、記憶部分ＭＡ及びＭＢのメモリセルの動作状態と各
端子の電圧例を表１に示す。読みだし時においては、ソ
ース端子を接地し、ドレイン端子に１〜２Ｖ、制御ゲー
トに５Ｖの電圧を印加する。フローティングゲートの電
荷の蓄積量に応じてメモリセルのしきい値は異なるが、
プログラム後でしきい値が６〜９Ｖの場合、読みだし時
にメモリセルはオンせず、ドレインーソース間に電流は
流れない。しかし、消去後でしきい値が１〜３Ｖの場
合、メモリセルはオンし、ドレインーソース間に電流
（例えば３０〜１００マイクロアンペア）が流れる。こ
の電流量の大小あるいは、電流が流れることによるビッ
ト線電圧の変動を検出する事により、しきい値電圧に対
応した記憶情報を読みだすことができる。

【００２８】書き込み時はプログラムモードと消去モー
ドがある。プログラムモードの場合、例えばドレインに
６〜９Ｖ、制御ゲートに１０〜２０Ｖ、ソースを０Ｖ
（接地）する事により、メモリセルのゲート下に導電チ
ャンネルができ、チャンネル内の高エネルギーをもつ電
子が、薄い酸化膜のエネルギー障壁を越えて、フローテ
ィングゲートに注入される（チャンネルホットエレクト
ロン注入と呼ぶ）。フローティングゲートに電子が蓄積
されることにより、制御ゲートからみたしきい値が高く
なる。消去モードは、たとえばソースに１０〜２０Ｖ、
制御ゲートに０Ｖを印加する事により、フローティング
ゲートとソース間にトンネル現象を起こせるだけの電界
を誘起させ、フロティングゲートから電子を引き抜く。
この時、酸化膜内を電子及び正孔が通過する為、酸化膜
中に存在する捕獲準位に電子や正孔が捕獲される。

【００２９】繰り返し書き換える事により、この捕獲さ
れた電子や正孔がしきい値に影響を及ぼし、しきい値の
高低の差を小さくしていく、また、この捕獲準位の存在
の為、酸化膜の極部に過度の高電界がかかり、酸化膜を
局所的に破壊し、その絶縁性を低下させる。これについ
ては、文献１に更に詳しく述べられている。従ってメモ
リセルのしきい値は書き換えに伴い、例えば図１０に示
すような特性を示す。図１０は横軸に書き換え回数、縦
軸にしきい値を猫画したものである。

【００３０】次に、記憶部分ＭＢのメモリセルを書き換
える動作を述べる。プログラムモードでは初めにＰ１０
に高電圧例えば１０〜２０Ｖを印加し、制御信号入力端
子Ｐ７より記憶部分ＭＢに対するプログラム命令を入れ
ると同時にデータ入力端子Ｐ９に書き込みデータを入力
する。制御信号デコード回路ＣＣ１で命令をデコード
し、３０をハイ（Ｈ）、３１をＨ、３２をロー（Ｌ）、
３３をＨにする。３０のＨにより、高電圧制御回路ＨＶ
Ｃ１は非選択となり、高電圧制御回路ＨＶＣ２が選択と
なる。図９に高電圧制御回路ＨＶＣ２の具体例がある
が、７０１（＝３０）にＨ、７０２（＝３２）にＬ、７
０３（＝３３）にＨが入力されると、７０４（＝ＶＰＰ
２）に高電圧、７０５（＝ＶＰＰＥ２）に０Ｖが出力さ
れる。図９で７０７は電源電圧（例えば５Ｖ）、７０８
は接地電圧（０Ｖ）である。

【００３１】

【表２】

【００３２】表２に図９の論理状態図を理解を容易にす
るため示す。３３がＨになることにより、ゲート電圧制
御回路ＳＬ１の出力Ｇ１は、図４に示す様に高電圧（例
えば１０〜２０Ｖ）になる。図４で２０１は電源電圧、
２０２は接地電位である。また、３２がＬになることに
より、検出回路ＳＮ１は図６に示す様に、入力ＤＢが検
出できなくなるので、非選択状態となり、書き込み回路
ＷＲ１が選択状態となる。書き込み回路ＷＲ１は、図７
に示す様に、５００（＝３２）がＨのときは、出力５０
４（＝ＤＢ）はハイインピーダンスであり、５００がＬ
のときには、５０１（＝Ｐ９）がＨの時は５０４はＬ、
５０１がＬの時は５０４は５０２（＝ＶＰＰ２）の電圧
を分割した所定の電圧（例えば６〜９Ｖ）になる。図
６、図７で４０２及び４０９は電源電圧、４０３及び５
０３は接地電圧である。また、３３がＨになることによ
り、選択回路ＳＬ２につながる信号ＤＢとＤ１，Ｄ２は
図５に示すように導通状態となり、Ｄ１，Ｄ２には、所
定の電圧（６〜９Ｖ）が印加される事になる。以上の動
作により、記憶部分ＭＢのメモリセルＭＲ１，ＭＲ２，
ＭＲ３，ＭＲ４をプログラムできる。

【００３３】記憶部分ＭＢの消去モードにおいては、高
電圧入力端子Ｐ１０に高電圧例えば１０〜２０Ｖを印加
し、制御信号入力端子Ｐ７より記憶部分ＭＢに対する消
去命令を入力する。制御信号デコード回路ＣＣ１で命令
をデコードし、３０をＨ、３１をＨ、３２をＬ、３３を
Ｌにする。この時、高電圧制御回路ＨＶＣ２は、７０１
（＝３０）にＨ、７０２（＝３２）にＬ、７０３（＝３
３）にＬが入力されるので、７０４（＝ＶＰＰ２）が０
Ｖ、７０５（＝ＶＰＰＥ２）が高電圧（例えば１０〜２
０Ｖ）となる。また、ソース電圧制御回路ＳＣでは、図
８で６０１（＝３２）がＬ、６０２（＝３３）がＬであ
るので、６０５（＝Ｓ）が６０４（＝ＶＰＰＥ２）と導
通し高電圧になる。図８において６０６は電源電圧、６
０３は接地電圧である。ゲート電圧制御回路ＳＬ１にお
いては、２００（＝３３）がＬであるので、２０５（＝
Ｇ１）は０Ｖとなる。選択回路ＳＬ２では、３００（＝
３２）がＬ、３０１（＝３３）がＬであるのでＴＮ３３
及びＴＮ３４がオフとなり、３０５（＝ＤＢ）と３０６
（＝Ｄ１）、３０７（Ｄ２）は非導通となる。従って以
上の動作により、記憶部分ＭＢのメモリセルＭＲ１，Ｍ
Ｒ２，ＭＲ３，ＭＲ４を消去できる。

【００３４】次に、記憶部分ＭＢのメモリセルのしきい
値を検出するためには、Ｐ７に記憶部分ＭＢに対す検出
命令を入力する。制御信号デコード回路ＣＣ１で命令を
デコードし、３０をＨ、３２をＨ、３３をＨとする。こ
れにより、高電圧制御回路ＨＶＣ２の出力ＶＰＰ２は電
源電圧レベルになる。また、ソース電圧制御回路ＳＣは
図８でＴＮ６４がオンとなる為、Ｓは０Ｖとなる。ゲー
ト電圧制御回路ＳＬ１の出力Ｇ１はＨ（電源電圧レベ
ル）となり、選択回路ＳＬ２のＴＮ３３，ＴＮ３４がオ
ンとなり、ＤＢとＤ１，Ｄ２が導通する。書き込み回路
ＷＲ１は５００（＝３２）がＨのため、非選択である。
検出回路ＳＮ１は４０１（＝３２）がＨとなるため、４
０４には、ＴＰ４１とＴＮ４４のオン抵抗の比でほぼ決
められる所の電圧（例えば１. ５Ｖ）になる。

【００３５】メモリセルのしきい値が、Ｇ１の電圧より
低い場合、メモリセルはオンし、４０２（電源電圧）か
ら、ＴＰ４１、ＴＮ４３を経由し、Ｄ１、Ｄ２を通っ
て、Ｓに電流経路が生じる。電流経路が生じると、４０
４の電圧は多少下がり（例えば１. ０Ｖ）、その電位差
をＴＰ４３，ＴＮ４２により増幅検出することができ
る。すなわち、メモリセルがオン状態になると、４０５
（＝３５）はＬ、メモリセルがオフ状態では４０５はＨ
となる。この４０５の信号が出力バッファＤＯ１を通じ
て、データ出力端子Ｐ８に出力される。更に、メモリセ
ルのしきい値の劣化による減小を、電源電圧を可変にす
ることにより、Ｇ１の電圧を制御し検知する。

【００３６】同様に記憶部分ＭＡに対する読みだしと書
き込みを行なえる事が、容易に理解できよう。

【００３７】図１及び図２においては記憶部分ＭＡのメ
モリセルと記憶部分ＭＢのメモリセルは同一工程で形成
され、同一形状をしている。従って、形成時の工程バラ
ツキによる、書き換え可能回数への影響は、ほとんど同
じである。すなわち、記憶部分ＭＢのメモリセルの劣化
具合をみる事により、記憶部分ＭＡのそれが、予測可能
である。また、記憶部分ＭＢに対するプログラム時と消
去時の高電圧を記憶部分ＭＡのそれよりも高くなるよう
に設定する事により、記憶部分ＭＡのメモリセルより記
憶部分ＭＢのメモリセルの書き換えによる劣化を加速す
る事ができる。また、記憶部分ＭＡのメモリセル数よ
り、記憶部分ＭＢのメモリセル数が少ない事により、劣
化の加速による効果とあいまって書き換え可能回数を保
証するための試験時間を大幅に短縮できる。

【００３８】上記の本実施例の記憶部分ＭＡのメモリセ
ル数は、特に限定されるものではなく、１００，０００
〜１００，０００，０００個でもよい。本実施例では記
憶部分ＭＢが１個の場合について述べているが、これは
複数でもよい。また、アドレス端子数、制御信号端子
数、データ出力端子数、データ入力端子数も本実施例の
主旨に寄れば、容易に拡張できることが理解できよう。
また、本実施例では、高電圧入力端子を設け、ＥＥＰＲ
ＯＭ外部より高電圧を入力しているが、この端子を設け
ることなく、ＥＥＰＲＯＭ内部で電源電圧より、昇圧し
た高電圧を用いても全く同様な効果を得ることができ
る。更に、本実施例においては、薄い絶縁膜とフローテ
ィングゲートを有するメモリセル構造についての適用例
となっているが、本発明の主旨によれば、記憶素子は、
電気的に書き換えができて、かつ、書き換えることによ
り劣化する性質であればよいことが理解できよう。例え
ば、薄い酸化膜とフローティングゲートのかわりに、窒
化膜の使用ができるし、さらに、半導体記憶素子に限定
されるものではなく、強誘電膜の使用も可能である。加
えて、メモリセルの書き換えの為に高電圧を必要とする
ＥＥＰＲＯＭでなくてもよい。さらに、本発明の主旨を
有するＥＥＰＲＯＭを他の装置内部に混合させた場合に
おいても、本発明の効用は失われない。

【００３９】

【発明の効果】以上説明したように本発明によれば、書
き換え回数が有限な記憶装置の書き換え可能回数を保証
するため、書き換え保証専用の第２の記憶素子を用意し
たため、ユーザ側で使用する第１の記憶素子を劣化させ
ずにすむという効用がある。また、本発明によれば、消
去時のトンネル現象を起こさせる電圧を大きくして劣化
を促進させることにより、より短時間で効率的な試験を
可能ならしめ、ひいては試験コストの大幅な低減を実現
できる。更に、書き換え保証専用の第２の記憶素子を用
意したことにより、例えば記憶容量が１メガビットのＥ
ＥＰＲＯＭに本発明を適用し、第２の記憶素子として１
０バイト分を設けた場合、従来であれば、消去を１００
０回繰り返す（消去の前にはプログラムが必要だがこの
時間はいま考慮しない）のに必要な時間は約９００秒に
もなるが、本発明の記憶装置では、約１０秒ですむ。こ
の結果、テストコストを１秒につき例えば０. ５円とす
ると、本発明では実に４４０円のコスト低減が実現でき
る。

【図面の簡単な説明】

【図１】本発明の一実施例であるＥＥＰＲＯＭを示す回
路図である。

【図２】本発明の一実施例であるＥＥＰＲＯＭを示す回
路図である。

【図３】（ａ）は半導体ＭＯＳ型のメモリセルを示す図
であり、（ｂ）は（ａ）のＡ−Ａ’の面での断面図であ
る。

【図４】本実施例のゲート電圧制御回路の回路図であ
る。

【図５】本実施例の選択回路の回路図である。

【図６】本実施例の検出回路の回路図である。

【図７】本実施例の書き込み回路の回路図である。

【図８】本実施例のソース電圧制御回路の回路図であ
る。

【図９】本実施例の高電圧制御回路の回路図である。

【図１０】本発明の実施例に示すメモリセルのしきい値
の書き換え回数に対する特性図である。

【符号の説明】

ＭＣ０１〜ＭＣＭＮ第１のメモリセルＭＲ１〜ＭＲ４第２のメモリセルＭＡ記憶部分ＭＢ記憶部分ＳＬ１ゲート電圧制御回路ＳＣソース電圧制御回路ＳＬ２選択回路ＳＮ１検出回路ＷＲ１書き込み回路ＨＶＣ２高電圧制御回路ＣＣ１制御デコード回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/115

Claims

【特許請求の範囲】

【請求項１】不揮発性で且つ電気的書換えにより劣化
する第１の記憶素子を有する記憶手段と、前記記憶手段
の第１の記憶素子と同様又は類似の工程で形成された第
２の記憶素子と、前記第２の記憶素子の記憶能力を劣化
させる電圧印加手段と、前記第２の記憶素子の劣化の度
合いを検出する検出手段とを具備することを特徴とする
記憶装置。
【請求項２】前記第１及び第２の記憶素子は半導体記
憶素子である請求項１記載の記憶装置。
【請求項３】前記記憶手段、前記第２の記憶素子、前
記電圧印加手段及び前記検出手段は、同一の半導体基板
上に１チップとして構成されている請求項２記載の記憶
装置。
【請求項４】前記記憶手段は前記第１の記憶素子に対
して選択的に書き込み及び読み出しができる回路を備え
るものである請求項１，２又は３記載の記憶装置。
【請求項５】前記第１の記憶素子と前記第２の記憶素
子とは構造的に類似しているものである請求項１，２，
３又は４記載の記憶装置。
【請求項６】前記第２の記憶素子は前記第１の記憶素
子の一部として形成されている請求項１，２，３又は４
記載の記憶装置。
【請求項７】前記電圧印加手段は、前記第２の記憶素
子に繰り返し書き込みを行うことにより前記第２の記憶
手段の記憶能力を劣化させるものである請求項１，２，
３，４，５又は６記載の記憶装置。
【請求項８】前記電圧印加手段は前記第２の記憶素子
に供給する書き込み電圧が前記第１の記憶素子への書き
込み電圧に比べ、記憶素子の記憶能力の劣化を促進する
電圧値である請求項１，２，３，４，５，６又は７記載
の記憶装置。
【請求項９】前記検出手段は、前記第２の記憶素子の
しきい値電圧の変化を検出することにより前記第２の記
憶素子の劣化を検出するものである請求項１，２，３，
４，５，６，７又は８記載の記憶装置。