JPH06204881A - Unipolar code/bipolar code conversion circuit - Google Patents
Unipolar code/bipolar code conversion circuitInfo
- Publication number
- JPH06204881A JPH06204881A JP5000908A JP90893A JPH06204881A JP H06204881 A JPH06204881 A JP H06204881A JP 5000908 A JP5000908 A JP 5000908A JP 90893 A JP90893 A JP 90893A JP H06204881 A JPH06204881 A JP H06204881A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- circuit
- differential amplifier
- output
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 54
- 238000001514 detection method Methods 0.000 claims abstract description 42
- 239000003990 capacitor Substances 0.000 claims abstract description 25
- 230000000903 blocking effect Effects 0.000 claims description 16
- 230000008878 coupling Effects 0.000 claims description 11
- 238000010168 coupling process Methods 0.000 claims description 11
- 238000005859 coupling reaction Methods 0.000 claims description 11
- 230000003321 amplification Effects 0.000 claims 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims 2
- 230000035945 sensitivity Effects 0.000 abstract description 4
- 230000003287 optical effect Effects 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000008033 biological extinction Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Landscapes
- Optical Communication System (AREA)
- Amplifiers (AREA)
- Dc Digital Transmission (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、光加入者伝送システ
ム，光ＬＡＮ，光インターコネクション装置等の、ベー
スバンド・バーストディジタル信号伝送系の受信器の自
動識別レベル制御に用いる単極性符号・双極性符号変換
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a unipolar code / bipolar used for automatic discrimination level control of a receiver of a baseband burst digital signal transmission system such as an optical subscriber transmission system, an optical LAN, an optical interconnection device and the like. The present invention relates to a sex code conversion circuit.
【０００２】[0002]
【従来の技術】バーストデータ用のディジタル光信号受
信器において、バースト内の１ビット目から自動識別レ
ベル制御（ＡＴＣ：オートマチック・スレシュホルド・
コントロール）を行うＡＴＣ回路として、差動入出力ト
ランスインピーダンスアンプを２つのゲインに切り換え
て使う単極性符号・双極性符号変換回路があり、米国特
許第５０２５４５６号明細書で述べられている。単極性
符号・双極性符号変換回路の動作を図３を用いて簡単に
説明する。2. Description of the Related Art In a digital optical signal receiver for burst data, automatic identification level control (ATC: automatic threshold level) is started from the first bit in a burst.
As an ATC circuit for performing control, there is a unipolar code / bipolar code conversion circuit that switches a differential input / output transimpedance amplifier to two gains, and is described in US Pat. No. 5,025,456. The operation of the unipolar code / bipolar code conversion circuit will be briefly described with reference to FIG.
【０００３】図３は、単極性符号・双極性符号変換回路
の入出力波形の関係を示す波形説明図である。差動アン
プ１の逆相出力を、差動アンプ１の正相入力に帰還抵抗
３を介して帰還し、差動アンプ１の正相出力を、差動ア
ンプ１の逆相入力にピーク値検出回路２を経て帰還抵抗
４を介して帰還して、単極性符号・双極性符号変換回路
５０を構成する。図中、１３１は正相入力端子、１３２
は正相出力端子、１３３は逆相出力端子である。変換回
路５０は２つのモードで動作する。無信号もしくは
“Ｌ”レベル信号（入力ディジタル信号のうち最も低い
入力レベル）の連続後、すなわち、ピーク値検出回路が
リセットされている状態で、“Ｈ”レベルの信号が入力
すると、ビットの立ち上がりにおいて、単極性符号・双
極性符号変換回路５０はピーク値検出回路２を短絡した
のと等価となり、差動トランスインピーダンスゲイン
は、帰還抵抗３，４の値をともにＲF とすると、ＲF に
ほぼ等しい。このモードをコールド・モードと称する。
ビットの立ち下がり以降においては、ピーク値検出回路
２がビットのピーク値を保持しており、差動アンプ１の
逆相入力端子には定電圧源が接続されているのと等価で
あるから、単極性符号・双極性符号変換回路５０の差動
トランスインピーダンスゲインは、ほぼ２ＲF となる。
このモードをウォーム・モードと称する。FIG. 3 is a waveform explanatory view showing the relationship between the input and output waveforms of the unipolar code / bipolar code conversion circuit. The negative phase output of the differential amplifier 1 is fed back to the positive phase input of the differential amplifier 1 via the feedback resistor 3, and the positive phase output of the differential amplifier 1 is detected as the peak value in the negative phase input of the differential amplifier 1. The signal is fed back through the circuit 2 through the feedback resistor 4 to form the unipolar code / bipolar code conversion circuit 50. In the figure, 131 is a positive phase input terminal, 132
Is a positive phase output terminal, and 133 is a negative phase output terminal. The conversion circuit 50 operates in two modes. When no signal or "L" level signal (lowest input level among the input digital signals) continues, that is, when the "H" level signal is input while the peak value detection circuit is reset, the bit rises. in unipolar code-bipolar code conversion circuit 50 becomes as equivalent to short-circuit the peak value detection circuit 2, a differential transimpedance gain, when the value of the feedback resistor 3, 4 together with R F, the R F Almost equal. This mode is called the cold mode.
After the falling edge of the bit, the peak value detection circuit 2 holds the peak value of the bit, which is equivalent to a constant voltage source being connected to the negative phase input terminal of the differential amplifier 1. differential transimpedance gain unipolar code-bipolar code conversion circuit 50 is substantially 2R F.
This mode is called the warm mode.
【０００４】この２モードの切り換え動作により、入力
電源の振幅がｉINのとき、単極性符号・双極性符号変換
回路５０の出力電圧波形５２は、無信号連続時の出力電
圧を中心に、“Ｈ”レベルの信号に対し正方向にｉINＲ
F 、“Ｌ”レベルの信号に対して負方向にｉINＲF だけ
振れる波形となる。ここで識別レベルｄを無信号連続時
の値よりもわずかに大きな値とすることにより、単極性
符号・双極性符号変換回路５０の出力電圧パルスは、常
にパルス振幅のほぼ中央で識別レベルを横切ることな
く、単極性符号・双極性符号変換回路５０は自動識別レ
ベル制御回路として動作している。Due to the switching operation between the two modes, when the amplitude of the input power supply is i IN , the output voltage waveform 52 of the unipolar code / bipolar code conversion circuit 50 is centered on the output voltage when there is no signal continuous. I IN R in the positive direction for H ”level signals
The waveform has a waveform that is shifted in the negative direction by i IN R F with respect to the F and “L” level signals. Here, by setting the discrimination level d to a value slightly larger than the value when there is no signal, the output voltage pulse of the unipolar code / bipolar code conversion circuit 50 always crosses the discrimination level at approximately the center of the pulse amplitude. Without this, the unipolar code / bipolar code conversion circuit 50 operates as an automatic discrimination level control circuit.
【０００５】次に、図４を用いて従来の単極性符号・双
極性符号変換回路の一例を示す。Next, an example of a conventional unipolar code / bipolar code conversion circuit will be described with reference to FIG.
【０００６】この変換回路は微少な入力信号を扱うＤＣ
結合アンプ系のため、回路のバイアス電圧のオフセット
量の低減が課題となる。正相出力と逆相出力との出力オ
フセット量を最小にするためには、差動アンプとピーク
値検出回路の直流特性を等しくすればよいことが知られ
ており、同様に米国特許第５０２５４５６号明細書で述
べられている。さらに、周囲温度，電源電圧の変動にか
かわらず、差動アンプとピーク値検出回路の直流特性を
等しく保つ目的で、図４に示すように、差動アンプ１
を、エミッタ結合増幅回路１１０と、ダーリントン接続
された２つのトランジスタ１１５，１１６および１１
７，１１８の２対のエミッタフォロワ出力段１３０，１
４０とで構成し、ピーク値検出回路２を、差動アンプ１
を構成するエミッタ結合増幅回路１１０と直流動作点の
等しいエミッタ結合増幅回路１２０と、エミッタ結合増
幅回路の正相出力にベースを、ピーク値を保持するホー
ルドコンデンサにエミッタを接続した電流ブロック用ト
ランジスタ１２５と、電流ブロック用トランジスタ１２
５のエミッタにベースを、エミッタ結合増幅回路１２０
の逆相入力にエミッタを接続したバッファ用トランジス
タ１２６とで構成する回路が考案されており、第６回光
通信システムシンポジウムで述べられている。This conversion circuit is a DC which handles a minute input signal.
Since this is a combined amplifier system, reduction of the offset amount of the bias voltage of the circuit becomes an issue. It is known that the direct current characteristics of the differential amplifier and the peak value detection circuit may be made equal in order to minimize the output offset amount between the positive phase output and the negative phase output. Similarly, US Pat. No. 5,025,456 is disclosed. Described in the specification. Further, in order to keep the DC characteristics of the differential amplifier and the peak value detection circuit equal regardless of fluctuations in ambient temperature and power supply voltage, as shown in FIG.
To the emitter-coupled amplifier circuit 110 and the two transistors 115, 116 and 11 connected in Darlington.
7,118 two pairs of emitter follower output stages 130,1
And a peak value detection circuit 2 and a differential amplifier 1
Of the emitter coupling amplifier circuit 110, which has the same DC operating point as that of the emitter coupling amplifier circuit 110, and a current blocking transistor 125 in which the base is connected to the positive phase output of the emitter coupling amplifier circuit and the emitter is connected to a hold capacitor that holds the peak value. And the current blocking transistor 12
5 is a base for the emitter, and an emitter coupling amplifier circuit 120
A circuit composed of a buffer transistor 126 whose emitter is connected to the negative phase input of the above has been devised, and is described at the 6th optical communication system symposium.
【０００７】この変換回路をＴＤＭＡシステムの受信器
の自動識別レベル制御に用いる場合には、バースト間の
ガードタイム内にピーク値検出回路のホールドコンデン
サに充電された電荷を過不足なく放電する必要がある。
放電時間を低減して所要ガードタイムを低減するため、
従来、ジャーナル・オブ・ライトウェーブ・テクノロジ
（Ｊｏｕｒｎａｌ ｏｆ Ｌｉｇｈｔｗａｖｅ Ｔｅｃ
ｈｎｏｌｏｇｙ）第１０巻，第２号，２４４頁に述べら
れているように、ホールドコンデンサ１２９と並列に定
電流源１５０を配することによって電荷の放電速度を高
めていた。When this conversion circuit is used for automatic discrimination level control of the receiver of the TDMA system, it is necessary to discharge the charge charged in the hold capacitor of the peak value detection circuit within the guard time between bursts without excess or deficiency. is there.
In order to reduce the discharge time and the required guard time,
Previously, Journal of Lightwave Technology (Journal of Lightwave Tec)
Hnology) Vol. 10, No. 2, p. 244, the constant current source 150 is arranged in parallel with the hold capacitor 129 to increase the discharge speed of electric charges.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、従来の
単極性符号・双極性符号変換回路では以下の問題点があ
った。However, the conventional unipolar code / bipolar code conversion circuit has the following problems.
【０００９】周囲温度，電源電圧の変動にかかわらず差
動アンプとピーク検出回路の直流特性を等しくする目的
で、差動アンプの出力段を、第１段目１１５，１１７お
よび第２段目１１６，１１８の２つのトランジスタから
なるダーリントン対で構成しているため、出力段第１段
目１１５，１１７のトランジスタのエミッタとグランド
との寄生容量によって差動アンプがピーク検出回路と同
等の動作をし、単極性符号・双極性符号変換回路の動作
速度が低下するという問題点があった。In order to equalize the DC characteristics of the differential amplifier and the peak detection circuit regardless of changes in the ambient temperature and the power supply voltage, the output stages of the differential amplifier are the first stage 115, 117 and the second stage 116. , 118 of the Darlington pair composed of two transistors, the differential amplifier performs the same operation as the peak detection circuit due to the parasitic capacitance between the emitters of the transistors of the first stage 115, 117 of the output stage and the ground. However, there is a problem that the operation speed of the unipolar code / bipolar code conversion circuit is reduced.
【００１０】図２および図４を用いて、従来の単極性符
号・双極性符号変換回路をＴＤＭＡシステムの受信器の
自動識別レベル制御に用いた場合の問題点を示す。図２
は、単極性符号・双極性符号変換回路の入出力波形とピ
ーク値検出を示す波形説明図である。なお図２におい
て、（Ａ）は入力電流、（Ｂ）はピーク値検出回路出力
電圧とＡＴＣ回路正相出力電圧を示している。波形
（Ｂ）のうち、ａ）は強制リセットなし（ピーク値検出
回路リーク速度低）、ｂ）は強制リセットなし（ピーク
値検出回路リーク速度高）の場合をそれぞれ示してい
る。なお波形（Ｂ）において、実線はＡＴＣ回路正相出
力波形を、破線はピーク値検出回路出力波形を、一点鎖
線は識別レベルをそれぞれ示している。With reference to FIGS. 2 and 4, there will be shown problems when the conventional unipolar code / bipolar code conversion circuit is used for automatic discrimination level control of a receiver of a TDMA system. Figure 2
FIG. 4 is a waveform explanatory diagram showing an input / output waveform and a peak value detection of a unipolar code / bipolar code conversion circuit. In FIG. 2, (A) shows an input current, and (B) shows a peak value detection circuit output voltage and an ATC circuit positive phase output voltage. In the waveform (B), a) shows the case without forced reset (low peak value detection circuit leak speed), and b) shows the case without forced reset (high peak value detection circuit leak speed). In the waveform (B), the solid line indicates the ATC circuit positive phase output waveform, the broken line indicates the peak value detection circuit output waveform, and the alternate long and short dash line indicates the discrimination level.
【００１１】ＴＤＭＡシステムの受信器の自動識別レベ
ル制御回路として用いた場合、図２（Ａ）に示すよう
に、大入力パワーレベルのバースト１の直後に小入力パ
ワーレベルのバースト２が単極性符号・双極性符号変換
回路に入力する場合がある。この場合、図２（Ｂ），
ａ）に示すように、バースト２の入力時にピーク値検出
回路が、バースト１に対応したピーク値を保持している
と、バースト２の“Ｈ”レベルに対応するパルスが識別
レベルに達しない。したがって、バースト間の所要ガー
ドタイムを低減するためには、バースト終了後、できる
だけ短時間でピーク値検出回路をリセットし、単極性符
号・双極性符号変換回路をコールド・モードへ回帰させ
る必要がある。従来の単極性符号・双極性符号変換回路
では、ピーク値検出回路のリセットに、図４に示すよう
に一定電流を常に供給する定電流源１５０を用いてピー
ク値検出回路２のリーク速度を増すことによって、リセ
ット時間の低減を行っていた。しかしながら、定電流源
を用いてコールド・モードへ回帰するまでの時間の短縮
を行っているため、図２（Ｂ），ｂ）に示すように、バ
ースト内の“Ｌ”レベル連続時において、放電完了にと
もなう単極性符号・双極性符号変換回路のコールド・モ
ードへの回帰が容易に生じていた。バースト内でコール
ド・モードへの回帰が起こると、次の“Ｈ”レベル入力
信号の立ち上がりが識別レベルを交差する位相がウォー
ムモード時のそれよりも進むため、識別回路出力の位相
マージンが減少する。また、入力信号が光である場合に
は、入力信号の消光比が不良の場合に“Ｌ”を“Ｈ”と
誤る確率が増加するため、適用する光送信器の消光比に
著しい制約を及ぼすという問題点があった。When used as an automatic discrimination level control circuit of a receiver of a TDMA system, as shown in FIG. 2A, immediately after burst 1 of large input power level, burst 2 of small input power level is unipolar code. -It may be input to the bipolar code conversion circuit. In this case, FIG.
As shown in a), if the peak value detection circuit holds the peak value corresponding to burst 1 when burst 2 is input, the pulse corresponding to the "H" level of burst 2 does not reach the discrimination level. Therefore, in order to reduce the required guard time between bursts, it is necessary to reset the peak value detection circuit and return the unipolar code / bipolar code conversion circuit to the cold mode as soon as possible after the burst ends. . In the conventional unipolar code / bipolar code conversion circuit, the peak value detection circuit is reset by using the constant current source 150 that constantly supplies a constant current as shown in FIG. 4 to increase the leak speed of the peak value detection circuit 2. Therefore, the reset time is reduced. However, since the time required to return to the cold mode is shortened by using the constant current source, as shown in FIGS. 2 (B) and 2 (b), the discharge occurs during the continuous “L” level in the burst. With the completion, the unipolar code / bipolar code conversion circuit was easily returned to the cold mode. When a return to cold mode occurs in a burst, the phase at which the rising edge of the next "H" level input signal crosses the discrimination level leads the phase in warm mode, thereby reducing the phase margin of the discrimination circuit output. . Further, when the input signal is optical, the probability of erroneously changing “L” to “H” increases when the extinction ratio of the input signal is poor, which significantly restricts the extinction ratio of the applied optical transmitter. There was a problem.
【００１２】本発明の目的は、出力オフセット変動によ
る受信感度の電源電圧・周囲温度依存性が少なくかつ広
帯域なディジタル受信器を構成するための自動識別レベ
ル制御用単極性符号・双極性符号変換回路を提供するこ
とにある。An object of the present invention is to provide a unipolar code / bipolar code conversion circuit for automatic discrimination level control for constructing a digital receiver which has a wide band with less dependency of receiving sensitivity due to output offset variation on power supply voltage / ambient temperature. To provide.
【００１３】本発明の他の目的は、ＴＤＭＡシステムの
伝送信号における同一バースト内の“Ｌ”レベル連続に
制約を与えることなく高速かつ安定なリセットを実現で
きる単極性符号・双極性符号変換回路を提供することに
ある。Another object of the present invention is to provide a unipolar code / bipolar code conversion circuit which can realize a fast and stable reset without restricting "L" level continuity in the same burst in a transmission signal of a TDMA system. To provide.
【００１４】[0014]
【課題を解決するための手段】本発明は、差動アンプの
逆相出力を帰還抵抗を介して前記差動アンプの正相入力
に帰還し、前記差動アンプの正相出力をピーク値検出回
路を経て前記差動アンプの逆相入力に帰還抵抗を介して
帰還して構成し、前記差動アンプが、エミッタ結合増幅
回路と、ダーリントン接続された第１段目および第２段
目の２つのトランジスタ２対のエミッタフォロワ出力段
とで構成され、前記ピーク値検出回路が、前記差動アン
プを構成するエミッタ結合増幅回路と直流動作点の等し
いエミッタ結合増幅回路と、前記エミッタ結合増幅回路
の正相出力にベースを、ピーク値を保持するホールドコ
ンデンサにエミッタを接続した電流ブロック用トランジ
スタと、前記電流ブロック用トランジスタのエミッタに
ベースを、前記エミッタ結合増幅回路の逆相入力にエミ
ッタを接続したバッファ用トランジスタとで構成された
単極性符号・双極性符号変換回路において、前記差動ア
ンプのエミッタフォロワ出力段を構成する、ダーリント
ン接続されたトランジスタ対のうち、少なくともエミッ
タ結合増幅回路に直結された第１段目のトランジスタの
ベース・エミッタ間に、並列にコンデンサが挿入されて
いることを特徴とする。According to the present invention, a negative phase output of a differential amplifier is fed back to a positive phase input of the differential amplifier via a feedback resistor, and a positive phase output of the differential amplifier is detected as a peak value. The differential amplifier is fed back to the negative phase input of the differential amplifier via a feedback resistor, and the differential amplifier is connected to the emitter-coupled amplifier circuit and the Darlington-connected first and second stages. And a pair of emitter follower output stages of two transistors, wherein the peak value detection circuit includes an emitter coupled amplifier circuit having the same DC operating point as that of the emitter coupled amplifier circuit constituting the differential amplifier, and the emitter coupled amplifier circuit. The base is connected to the positive phase output, the base is connected to the current blocking transistor in which the emitter is connected to the hold capacitor that holds the peak value, and the base is connected to the emitter of the current blocking transistor. In a unipolar code / bipolar code conversion circuit composed of a buffer transistor whose emitter is connected to the negative phase input of a differential amplifier circuit, a Darlington connection which forms an emitter follower output stage of the differential amplifier It is characterized in that a capacitor is inserted in parallel between at least the base and the emitter of the first-stage transistor which is directly connected to the emitter-coupled amplifier circuit among the transistor pair.
【００１５】また本発明は、差動アンプの逆相出力を帰
還抵抗を介して前記差動アンプの正相入力に帰還し、前
記差動アンプの正相出力をピーク値検出回路を経て前記
差動アンプの逆相入力に帰還抵抗を介して帰還して構成
し、前記差動アンプが、エミッタ結合増幅回路と、ダー
リントン接続された第１段目および第２段目の２つのト
ランジスタ２対のエミッタフォロワ出力段とで構成さ
れ、前記ピーク値検出回路が、前記差動アンプを構成す
るエミッタ結合増幅回路と直流動作点の等しいエミッタ
結合増幅回路と、前記エミッタ結合増幅回路の正相出力
にベースを、ピーク値を保持するホールドコンデンサに
エミッタを接続した電流ブロック用トランジスタと、前
記電流ブロック用トランジスタのエミッタにベースを、
前記エミッタ結合増幅回路の逆相入力にエミッタを接続
したバッファ用トランジスタとで構成された単極性符号
・双極性符号変換回路において、前記差動アンプの、前
記エミッタ結合増幅回路に直結された第１段目のトラン
ジスタのエミッタ出力段における正相出力と逆相出力の
平均値に等しい電圧を生成する基準電圧生成回路を有
し、前記ピーク値検出回路の前記電流ブロック用トラン
ジスタのエミッタと、前記基準電圧生成回路との間に、
外部入力でオン・オフ可能なスイッチ回路が挿入されて
いることを特徴とする。Further, according to the present invention, the negative phase output of the differential amplifier is fed back to the positive phase input of the differential amplifier via a feedback resistor, and the positive phase output of the differential amplifier is passed through a peak value detection circuit to obtain the difference. The differential amplifier is configured to be fed back to the negative phase input of the dynamic amplifier via a feedback resistor, and the differential amplifier is composed of an emitter-coupled amplifier circuit and two pairs of two transistors at the first stage and the second stage connected in Darlington. An emitter follower output stage, wherein the peak value detection circuit is based on an emitter coupled amplifier circuit forming the differential amplifier and an emitter coupled amplifier circuit having the same DC operating point and a positive phase output of the emitter coupled amplifier circuit. A current blocking transistor having an emitter connected to a hold capacitor for holding a peak value, and a base for the emitter of the current blocking transistor,
In a unipolar code / bipolar code conversion circuit composed of a buffer transistor having an emitter connected to a negative phase input of the emitter-coupled amplifier circuit, a first directly connected to the emitter-coupled amplifier circuit of the differential amplifier. An emitter of the transistor of the second stage has a reference voltage generating circuit that generates a voltage equal to the average value of the positive-phase output and the negative-phase output in the output stage, the emitter of the current blocking transistor of the peak value detection circuit, and the reference. Between the voltage generation circuit,
A switch circuit that can be turned on / off by an external input is inserted.
【００１６】[0016]
【作用】本発明では、単極性符号・双極性符号変換回路
内の差動アンプのエミッタフォロワ出力段を構成する、
ダーリントン接続されたトランジスタ対のうち、少なく
ともエミッタ結合増幅回路に直結された第１段目のトラ
ンジスタのベース・エミッタ間に、並列にコンデンサが
挿入されているから、トランジスタのエミッタとグラン
ドとの間の寄生容量の充放電にかかわる高周波電流はト
ランジスタに並列に接続されたコンデンサに流れるた
め、エミッタフォロワ出力段の動作速度低下による単極
性符号・双極性符号変換回路の動作速度低下が生じな
い。In the present invention, the emitter follower output stage of the differential amplifier in the unipolar code / bipolar code conversion circuit is constructed.
Since a capacitor is inserted in parallel between at least the base and emitter of the first-stage transistor directly connected to the emitter-coupled amplifier circuit in the Darlington-connected transistor pair, the transistor between the emitter of the transistor and the ground is connected. Since the high frequency current related to the charging and discharging of the parasitic capacitance flows through the capacitor connected in parallel with the transistor, the operating speed of the unipolar code / bipolar code conversion circuit does not decrease due to the operating speed decrease of the emitter follower output stage.
【００１７】本発明では、単極性符号・双極性符号変換
回路のリセットに関し、ピーク値検出回路のリーク速度
を、外部入力でスイッチ回路をオン・オフすることで切
換可能であるため、同一バースト内ではリーク速度を低
く、バースト間ではリーク速度を高くすることができ
る。さらに、周囲温度・電源電圧にかかわらず、ホール
ドコンデンサのリーク先の電位とリーク完了時の目標電
位が一致するため、スイッチ回路出力段のオン抵抗とホ
ールドコンデンサの容量の積である時定数で安定なリセ
ットが達成される。In the present invention, regarding the reset of the unipolar code / bipolar code conversion circuit, the leak speed of the peak value detection circuit can be switched by turning on / off the switch circuit by an external input, and therefore, within the same burst. Can reduce the leak rate and increase the leak rate between bursts. Furthermore, regardless of the ambient temperature and power supply voltage, the potential at the leak destination of the hold capacitor matches the target potential at the time of completion of leak, so the time constant is the product of the on resistance of the switch circuit output stage and the capacitance of the hold capacitor. Reset is achieved.
【００１８】[0018]
【実施例】以下、本発明の実施例を詳しく説明する。EXAMPLES Examples of the present invention will be described in detail below.
【００１９】図１は、本発明の実施例を示す回路図であ
る。差動アンプ１を、エミッタ結合増幅回路１１０と、
ダーリントン接続された２つのトランジスタ１１５，１
１６および１１７，１１８の２対のエミッタフォロワ出
力段を１３０，１４０とで構成し、ピーク値検出回路２
を、差動アンプ１を構成するエミッタ結合増幅回路１１
０と直流動作点の等しいエミッタ結合増幅回路１２０
と、エミッタ結合増幅回路１２０の正相出力にベース
を、ピーク値を保持するホールドコンデンサ１２９にエ
ミッタを接続した電流ブロック用トランジスタ１２５
と、電流ブロック用トランジスタ１２５のエミッタにベ
ースを、エミッタ結合増幅回路１２０の逆相入力にエミ
ッタを接続したバッファ用トランジスタ１２６とで構成
する本発明では、単極性符号・双極性符号変換回路内の
差動アンプのエミッタフォロワ出力段を構成している。
また、ダーリントン接続されたトランジスタ対のうち、
エミッタ結合増幅回路１１０に直結された第１段目のト
ランジスタ１１５，１１７のベース・エミッタ間に、並
列にコンデンサ１５５，１５７が挿入されている。FIG. 1 is a circuit diagram showing an embodiment of the present invention. The differential amplifier 1 includes an emitter coupling amplifier circuit 110,
Two transistors 115, 1 connected in Darlington
A pair of emitter follower output stages 16 and 117 and 118 are constituted by 130 and 140, and a peak value detection circuit 2
Is an emitter-coupled amplifier circuit 11 that constitutes the differential amplifier 1.
Emitter-coupled amplifier circuit 120 having the same DC operating point as 0
And a current blocking transistor 125 in which the base is connected to the positive-phase output of the emitter coupling amplifier circuit 120 and the emitter is connected to a hold capacitor 129 that holds the peak value.
In the present invention, a base is connected to the emitter of the current blocking transistor 125 and a buffer transistor 126 is connected to the negative phase input of the emitter coupling amplifier circuit 120. It constitutes the emitter follower output stage of the differential amplifier.
Also, of the transistor pairs connected in Darlington,
Capacitors 155 and 157 are inserted in parallel between the base and emitter of the first-stage transistors 115 and 117 directly connected to the emitter-coupled amplifier circuit 110.
【００２０】トランジスタ１１５，１１７のエミッタと
グランドとの間の寄生容量の充放電にかかわる高周波電
流はコンデンサ１５５，１５７に流れるため、エミッタ
フォロワ出力段の動作速度低下による単極性符号・双極
性符号変換回路の動作速度低下が生じない。また、コン
デンサ１５５，１５７を挿入しても、差動アンプ１，ピ
ーク値検出回路２の直流特性は変化しないから、周囲温
度，電源電圧の変動にかかわらず差動アンプとピーク値
検出回路の直流特性が等しく保たれている。したがっ
て、受信感度の電源電圧・周囲温度依存性が少なく、か
つ広帯域なディジタル受信器を構成するための自動識別
レベル制御用単極性符号・双極性符号変換回路が実現さ
れている。Since a high frequency current related to charging / discharging of the parasitic capacitance between the emitters of the transistors 115 and 117 and the ground flows in the capacitors 155 and 157, unipolar code / bipolar code conversion due to a reduction in the operating speed of the emitter follower output stage. The operation speed of the circuit does not decrease. Further, even if the capacitors 155 and 157 are inserted, the DC characteristics of the differential amplifier 1 and the peak value detection circuit 2 do not change. Therefore, the DC characteristics of the differential amplifier and the peak value detection circuit are maintained regardless of changes in ambient temperature and power supply voltage. The characteristics are kept the same. Therefore, a unipolar code / bipolar code conversion circuit for automatic discrimination level control for realizing a wide band digital receiver having less dependency of the receiving sensitivity on the power supply voltage / ambient temperature has been realized.
【００２１】次に、図１および図２を用いて基準電圧生
成回路５とスイッチ回路６の動作を示す。ただし、図２
（Ｂ）の波形のうち、ｃ）は強制リセットあり（基準電
圧＞目標電圧）、ｄ）は強制リセットあり（基準電圧＜
目標電圧）、ｅ）は強制リセットあり（基準電圧＝目標
電圧）の場合を、それぞれ示している。なお、波形
（Ｂ）において、前述したように実線は単極性符号・双
極性符号変換回路正相出力波形、破線はピーク値検出回
路出力波形、一点鎖線は識別レベルをそれぞれ示してい
る。Next, the operation of the reference voltage generating circuit 5 and the switch circuit 6 will be described with reference to FIGS. However, Figure 2
In the waveform of (B), c) is forcibly reset (reference voltage> target voltage), and d) is forcibly reset (reference voltage <
Target voltage) and e) indicate the cases where forced reset is performed (reference voltage = target voltage), respectively. In the waveform (B), as described above, the solid line indicates the unipolar code / bipolar code conversion circuit positive phase output waveform, the broken line indicates the peak value detection circuit output waveform, and the alternate long and short dash line indicates the discrimination level.
【００２２】基準電圧生成回路５では、抵抗分割回路１
１１によって、エミッタ結合増幅回路１１０の正相出力
と逆相出力の平均値が検出され、この平均値はトランジ
スタ１１３，１１４によってレベルシフトされ、トラン
ジスタ１１３のエミッタから出力されてインピーダンス
変換回路７に導かれる。スイッチ回路６の出力段はＪＦ
ＥＴ８であり、入力端子１３４への印加電圧が“Ｌ”の
とき導通、“Ｈ”のとき非導通となる。In the reference voltage generation circuit 5, the resistance division circuit 1
An average value of the positive-phase output and the negative-phase output of the emitter-coupled amplifier circuit 110 is detected by 11, and the average value is level-shifted by the transistors 113 and 114, output from the emitter of the transistor 113 and guided to the impedance conversion circuit 7. Get burned. The output stage of the switch circuit 6 is JF
ET8, which is conductive when the voltage applied to the input terminal 134 is "L" and non-conductive when the voltage is "H".
【００２３】ＴＤＭＡ伝送系においては、バースト終了
の時刻が既知となるため、ガードタイムの間に時間幅τ
のリセット信号を単極性符号・双極性符号変換回路の外
部から得てリセット信号入力端子１３４に印加すること
ができる。ただし、リセット信号のパルス幅τは、ＪＦ
ＥＴ８のオン抵抗とコンデンサ１２９の容量の積で決ま
る時定数よりも大きな値とする。本実施例では、時間幅
τの間だけ入力端子１３４への印加電圧が“Ｌ”とする
ことでＪＦＥＴ８を導通、他の間はリセット信号入力端
子１３４への印加電圧が“Ｈ”とすることでＪＦＥＴ８
を非導通としている。In the TDMA transmission system, since the burst end time is known, the time width τ between the guard times.
Can be obtained from outside the unipolar code / bipolar code conversion circuit and applied to the reset signal input terminal 134. However, the pulse width τ of the reset signal is JF
The value is larger than the time constant determined by the product of the on-resistance of ET8 and the capacitance of the capacitor 129. In this embodiment, the voltage applied to the input terminal 134 is "L" only during the time width τ to make the JFET 8 conductive, and the voltage applied to the reset signal input terminal 134 is "H" during the other time. And JFET8
Is non-conducting.
【００２４】図２（Ｂ），ｅ）に示すように、ピーク検
出回路のリーク速度を十分遅く設定しているため、バー
スト１のパルス列中での“Ｌ”レベル信号連続後にもピ
ーク値検出回路２はバースト１を構成するパルスのピー
ク値を保持しており、バースト１内で単極性符号・双極
性符号変換回路がコールド・モードに回帰する確率は少
ない。したがって、バースト内でのコールド・モード回
帰に伴う、識別回路出力の位相マージン減少、さらに、
適用する光送信器の消光比の制約の問題点が解消され
る。As shown in FIGS. 2B and 2E, since the leak speed of the peak detection circuit is set to be sufficiently slow, the peak value detection circuit even after the "L" level signal in the pulse train of burst 1 continues. 2 holds the peak value of the pulse forming the burst 1, and the probability that the unipolar code / bipolar code conversion circuit returns to the cold mode in the burst 1 is small. Therefore, the phase margin reduction of the discriminator output due to cold mode regression within the burst, and
The problem of the restriction of the extinction ratio of the applied optical transmitter is solved.
【００２５】バースト１の終了後、直ちに時間幅τのリ
セット信号を入力端子１３４に印加することにより、時
間τの間だけＪＦＥＴ８が導通状態となり、ピーク値検
出回路２においてピーク値に対応する電荷を保持してい
るコンデンサ１２９が基準電圧生成回路５に放電され
る。リセット信号のパルス幅τは、ＪＦＥＴ８のオン抵
抗とコンデンサ１２９の容量の積で決まる時定数よりも
大きな値であるから、時間τ内に放電は完了し、ピーク
値検出回路２がリセットされ、単極性符号・双極性符号
変換回路はコールド・モードに回帰する。Immediately after the end of burst 1, by immediately applying a reset signal having a time width τ to the input terminal 134, the JFET 8 becomes conductive only during the time τ, and the peak value detection circuit 2 generates a charge corresponding to the peak value. The held capacitor 129 is discharged to the reference voltage generation circuit 5. Since the pulse width τ of the reset signal is a value larger than the time constant determined by the product of the ON resistance of the JFET 8 and the capacitance of the capacitor 129, the discharge is completed within the time τ, the peak value detection circuit 2 is reset, and The polar code / bipolar code conversion circuit returns to the cold mode.
【００２６】ただし、リセット信号を用いた放電が完了
した際のピーク値検出回路２の出力電圧は基準電圧生成
回路の出力電圧と等しくなるが、この出力電圧は、無信
号入力の連続による自然放電によって放電が完了した場
合の電圧（放電目標電圧）と等しくなければならない。
基準電圧生成回路５の出力電圧が目標電圧よりも高い場
合には、図２（Ｂ），ｃ）に示すように、リセットが完
全に行われない。したがって、バースト２の“Ｈ”レベ
ルに対応するパルスが識別レベルに達しない。また、基
準電圧生成回路５の出力電圧が目標電圧よりも高い場合
には、図２（Ｂ），ｄ）に示すように放電過多となり、
バースト２の“Ｌ”レベルに対応するパルスが識別レベ
ルを超える場合も生じる。However, the output voltage of the peak value detection circuit 2 when the discharge using the reset signal is completed becomes equal to the output voltage of the reference voltage generation circuit, but this output voltage is a natural discharge due to continuous non-signal input. Must be equal to the voltage when the discharge is completed (discharge target voltage).
When the output voltage of the reference voltage generation circuit 5 is higher than the target voltage, the reset is not completely performed as shown in FIG. 2 (B), c). Therefore, the pulse corresponding to the "H" level of burst 2 does not reach the discrimination level. Further, when the output voltage of the reference voltage generation circuit 5 is higher than the target voltage, the discharge becomes excessive as shown in FIG.
It may happen that the pulse corresponding to the "L" level of burst 2 exceeds the discrimination level.
【００２７】しかるに、本実施例の回路では差動アンプ
１とピーク値検出回路２の直流特性が等しいため、抵抗
分圧回路１１１の出力電圧は入力信号の有無にかかわら
ず、無信号入力時のエミッタ結合増幅回路１２０の出力
電圧と等しい。さらに、トランジスタ１１３と１２５、
１１４と１２６の直流特性がそれぞれ等しく、かつトラ
ンジスタ１１４と１２６の駆動電流が等しいため、トラ
ンジスタ１１３と１２５のベース・エミッタ間電圧が等
しい。したがって、トランジスタ１１３のエミッタ出力
電圧が、無信号入力時のトランジスタ１２５のエミッタ
出力電圧、すなわち、放電目標電圧となる。トランジス
タ１１３のエミッタ出力電圧を入力信号としてインピー
ダンス変換回路７を動作させることにより、入力信号の
有無、さらに、周囲温度・電源電圧の変動にかかわら
ず、基準電圧生成回路５の出力電圧は目標電圧と等しく
保たれる。However, in the circuit of this embodiment, since the DC characteristics of the differential amplifier 1 and the peak value detection circuit 2 are equal, the output voltage of the resistance voltage dividing circuit 111 does not depend on the presence or absence of an input signal when no signal is input. It is equal to the output voltage of the emitter coupled amplifier circuit 120. In addition, transistors 113 and 125,
Since the direct current characteristics of 114 and 126 are equal and the drive currents of transistors 114 and 126 are equal, the base-emitter voltages of transistors 113 and 125 are equal. Therefore, the emitter output voltage of the transistor 113 becomes the emitter output voltage of the transistor 125 when no signal is input, that is, the discharge target voltage. By operating the impedance conversion circuit 7 by using the emitter output voltage of the transistor 113 as an input signal, the output voltage of the reference voltage generation circuit 5 becomes the target voltage regardless of the presence or absence of the input signal and the fluctuation of the ambient temperature and the power supply voltage. Kept equal.
【００２８】したがって、ＴＤＭＡシステムの伝送信号
における同一バースト内の“Ｌ”レベル連続時のコール
ド・モード回帰に伴う諸問題を生じさせずに、かつ高速
で周囲温度・電源電圧の変動に依存しない安定なリセッ
トが実現されている。Therefore, the TDMA system does not cause various problems associated with the cold mode regression when the "L" level continues in the same burst in the transmission signal, and is stable at a high speed and does not depend on the fluctuation of the ambient temperature and the power supply voltage. Reset has been realized.
【００２９】本実施例においては、スイッチ回路の出力
段にＪＦＥＴを用いているが、バイポーラトランジス
タ、ＭＯＳＦＥＴ等の他のスイッチング素子、あるいは
それらの素子の複合回路を用いてもよい。In this embodiment, the JFET is used for the output stage of the switch circuit, but other switching elements such as bipolar transistors and MOSFETs, or a composite circuit of those elements may be used.
【００３０】[0030]
【発明の効果】以上、説明したように、本発明によれ
ば、受信感度の電源電圧・周囲温度依存性が少なくかつ
広帯域なディジタル受信器を構成するための自動識別レ
ベル制御用単極性符号・双極性符号変換回路が構成可能
であり、さらに、この変換回路において、ＴＤＭＡシス
テムの伝送信号における同一バースト内の“Ｌ”レベル
連続に制約を与えることなく高速かつ安定なリセットを
実現することができるため、極めて有用である。As described above, according to the present invention, a unipolar code for automatic discrimination level control for constructing a digital receiver that has a wide band with less dependency of receiving sensitivity on the power supply voltage and ambient temperature. A bipolar code conversion circuit can be configured, and further, in this conversion circuit, high-speed and stable reset can be realized without restricting "L" level continuity in the same burst in the transmission signal of the TDMA system. Therefore, it is extremely useful.
【図１】本発明の実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】本発明の回路動作を示す波形説明図である。FIG. 2 is a waveform explanatory view showing the circuit operation of the present invention.
【図３】単極性符号・双極性符号変換回路の原理を示す
波形説明図である。FIG. 3 is a waveform explanatory diagram showing the principle of a unipolar code / bipolar code conversion circuit.
【図４】従来の単極性符号・双極性符号変換回路の回路
図である。FIG. 4 is a circuit diagram of a conventional unipolar code / bipolar code conversion circuit.
１ 差動アンプ ２ ピーク値検出回路 ３，４ 抵抗 ５ 基準電圧生成回路 ６ スイッチ回路 ７ インピーダンス変換回路 ８ ＪＦＥＴ ５０ 単極性符号・双極性符号変換回路 ５１ 入力電流 ５２ 出力電圧 １１０，１２０ エミッタ結合増幅回路 １１１ 抵抗分割回路 １１３，１１４，１１５，１１６，１１７，１１８，１
２５，１２６ トランジスタ １２９，１５５，１５７ コンデンサ １３０，１４０，１６０ ダーリントン対 １３１ 正相入力端子 １３２ 正相出力端子 １３３ 逆相出力端子 １３４ リセット信号入力端子 １５０ 定電流源1 differential amplifier 2 peak value detection circuit 3, 4 resistance 5 reference voltage generation circuit 6 switch circuit 7 impedance conversion circuit 8 JFET 50 unipolar code / bipolar code conversion circuit 51 input current 52 output voltage 110, 120 emitter coupled amplifier circuit 111 resistance division circuit 113, 114, 115, 116, 117, 118, 1
25,126 Transistor 129,155,157 Capacitor 130,140,160 Darlington pair 131 Positive phase input terminal 132 Positive phase output terminal 133 Reversed phase output terminal 134 Reset signal input terminal 150 Constant current source
Claims (4)
前記差動アンプの正相入力に帰還し、前記差動アンプの
正相出力をピーク値検出回路を経て前記差動アンプの逆
相入力に帰還抵抗を介して帰還して構成し、 前記差動アンプが、エミッタ結合増幅回路と、ダーリン
トン接続された第１段目および第２段目の２つのトラン
ジスタ２対のエミッタフォロワ出力段とで構成され、 前記ピーク値検出回路が、前記差動アンプを構成するエ
ミッタ結合増幅回路と直流動作点の等しいエミッタ結合
増幅回路と、前記エミッタ結合増幅回路の正相出力にベ
ースを、ピーク値を保持するホールドコンデンサにエミ
ッタを接続した電流ブロック用トランジスタと、前記電
流ブロック用トランジスタのエミッタにベースを、前記
エミッタ結合増幅回路の逆相入力にエミッタを接続した
バッファ用トランジスタとで構成された単極性符号・双
極性符号変換回路において、 前記差動アンプのエミッタフォロワ出力段を構成する、
ダーリントン接続されたトランジスタ対のうち、少なく
ともエミッタ結合増幅回路に直結された第１段目のトラ
ンジスタのベース・エミッタ間に、並列にコンデンサが
挿入されていることを特徴とする単極性符号・双極性符
号変換回路。1. A negative-phase output of a differential amplifier is fed back to a positive-phase input of the differential amplifier via a feedback resistor, and a positive-phase output of the differential amplifier is passed through a peak value detection circuit to obtain the differential-phase output of the differential amplifier. The differential amplifier is configured to be fed back via a feedback resistor, and the differential amplifier is an emitter-coupled amplifier circuit and an emitter follower output of two pairs of two transistors at the first stage and the second stage connected in Darlington. A peak value detection circuit, an emitter-coupled amplifier circuit having the same DC operating point as the emitter-coupled amplifier circuit that constitutes the differential amplifier, and a base at the positive-phase output of the emitter-coupled amplifier circuit. A current blocking transistor having an emitter connected to a hold capacitor for holding a value, a base for the emitter of the current blocking transistor, and a reverse phase of the emitter coupling amplifier circuit. In unipolar code-bipolar code conversion circuit constituted by the buffer transistor connected to the emitter to the force, it constitutes an emitter follower output stage of the differential amplifier,
Of the pair of transistors connected in Darlington, a capacitor is inserted in parallel between at least the base and the emitter of the first-stage transistor directly connected to the emitter-coupled amplifier circuit. Code conversion circuit.
前記差動アンプの正相入力に帰還し、前記差動アンプの
正相出力をピーク値検出回路を経て前記差動アンプの逆
相入力に帰還抵抗を介して帰還して構成し、 前記差動アンプが、エミッタ結合増幅回路と、ダーリン
トン接続された第１段目および第２段目の２つのトラン
ジスタ２対のエミッタフォロワ出力段とで構成され、 前記ピーク値検出回路が、前記差動アンプを構成するエ
ミッタ結合増幅回路と直流動作点の等しいエミッタ結合
増幅回路と、前記エミッタ結合増幅回路の正相出力にベ
ースを、ピーク値を保持するホールドコンデンサにエミ
ッタを接続した電流ブロック用トランジスタと、前記電
流ブロック用トランジスタのエミッタにベースを、前記
エミッタ結合増幅回路の逆相入力にエミッタを接続した
バッファ用トランジスタとで構成された単極性符号・双
極性符号変換回路において、 前記差動アンプの、前記エミッタ結合増幅回路に直結さ
れた第１段目のトランジスタのエミッタ出力段における
正相出力と逆相出力の平均値に等しい電圧を生成する基
準電圧生成回路を有し、 前記ピーク値検出回路の前記電流ブロック用トランジス
タのエミッタと、前記基準電圧生成回路との間に、外部
入力でオン・オフ可能なスイッチ回路が挿入されている
ことを特徴とする単極性符号・双極性符号変換回路。2. A negative-phase output of a differential amplifier is fed back to a positive-phase input of the differential amplifier via a feedback resistor, and a positive-phase output of the differential amplifier is passed through a peak value detection circuit to obtain a differential-phase output of the differential amplifier. The differential amplifier is configured to be fed back via a feedback resistor, and the differential amplifier is an emitter-coupled amplifier circuit and an emitter follower output of two pairs of two transistors at the first stage and the second stage connected in Darlington. A peak value detection circuit, an emitter-coupled amplifier circuit having the same DC operating point as the emitter-coupled amplifier circuit that constitutes the differential amplifier, and a base at the positive-phase output of the emitter-coupled amplifier circuit. A current blocking transistor having an emitter connected to a hold capacitor for holding a value, a base for the emitter of the current blocking transistor, and a reverse phase of the emitter coupling amplifier circuit. In a unipolar code / bipolar code conversion circuit composed of a buffer transistor in which an emitter is connected to a force, an emitter output stage of a first-stage transistor of the differential amplifier, which is directly connected to the emitter coupling amplification circuit. In the reference voltage generating circuit for generating a voltage equal to the average value of the positive phase output and the negative phase output in, between the emitter of the current blocking transistor of the peak value detection circuit, and the reference voltage generating circuit, A unipolar code / bipolar code conversion circuit in which a switch circuit that can be turned on / off by an external input is inserted.
前記差動アンプの正相入力に帰還し、前記差動アンプの
正相出力をピーク値検出回路を経て前記差動アンプの逆
相入力に帰還抵抗を介して帰還して構成し、 前記差動アンプが、エミッタ結合増幅回路と、ダーリン
トン接続された第１段目および第２段目の２つのトラン
ジスタ２対のエミッタフォロワ出力段とで構成され、 前記ピーク値検出回路が、前記差動アンプを構成するエ
ミッタ結合増幅回路と直流動作点の等しいエミッタ結合
増幅回路と、前記エミッタ結合増幅回路の正相出力にベ
ースを、ピーク値を保持するホールドコンデンサにエミ
ッタを接続した電流ブロック用トランジスタと、前記電
流ブロック用トランジスタのエミッタにベースを、前記
エミッタ結合増幅回路の逆相入力にエミッタを接続した
バッファ用トランジスタとで構成された単極性符号・双
極性符号変換回路において、 前記差動アンプのエミッタフォロワ出力段を構成する、
ダーリントン接続されたトランジスタ対のうち、少なく
ともエミッタ結合増幅回路に直結された第１段目のトラ
ンジスタのベース・エミッタ間に、並列にコンデンサが
挿入され、 前記差動アンプの、前記エミッタ結合増幅回路に直結さ
れた第１段目のトランジスタのエミッタ出力段における
正相出力と逆相出力の平均値に等しい電圧を生成する基
準電圧生成回路を有し、 前記ピーク値検出回路の前記電流ブロック用トランジス
タのエミッタと、前記基準電圧生成回路との間に、外部
入力でオン・オフ可能なスイッチ回路が挿入されている
ことを特徴とする単極性符号・双極性符号変換回路。3. A negative-phase output of a differential amplifier is fed back to a positive-phase input of the differential amplifier via a feedback resistor, and a positive-phase output of the differential amplifier is passed through a peak value detection circuit to output the differential amplifier. The differential amplifier is configured to be fed back via a feedback resistor, and the differential amplifier is an emitter-coupled amplifier circuit and an emitter follower output of two pairs of two transistors at the first stage and the second stage connected in Darlington. A peak value detection circuit, an emitter-coupled amplifier circuit having the same DC operating point as the emitter-coupled amplifier circuit that constitutes the differential amplifier, and a base at the positive-phase output of the emitter-coupled amplifier circuit. A current blocking transistor having an emitter connected to a hold capacitor for holding a value, a base for the emitter of the current blocking transistor, and a reverse phase of the emitter coupling amplifier circuit. In unipolar code-bipolar code conversion circuit constituted by the buffer transistor connected to the emitter to the force, it constitutes an emitter follower output stage of the differential amplifier,
In the Darlington-connected transistor pair, a capacitor is inserted in parallel between at least the base and emitter of the first-stage transistor that is directly connected to the emitter-coupled amplifier circuit, and the capacitor is inserted in the emitter-coupled amplifier circuit of the differential amplifier. A direct voltage generating circuit that generates a voltage equal to the average value of the positive-phase output and the negative-phase output in the emitter output stage of the first-stage transistor that is directly connected is provided. A unipolar code / bipolar code conversion circuit, wherein a switch circuit that can be turned on / off by an external input is inserted between the emitter and the reference voltage generation circuit.
性符号変換回路において、 前記基準電圧生成回路が、前記差動アンプを構成する前
記エミッタ結合増幅回路の正相出力と逆相出力の平均値
を抵抗分割で得る抵抗分圧回路と、前記抵抗分圧回路出
力に第１段目のトランジスタのベースが接続された２段
のトランジスタからなるダーリントン対と、前記ダーリ
ントン対の第１段目のトランジスタのエミッタ出力に接
続されたインピーダンス変換回路とを含んで構成される
ことを特徴とする単極性符号・双極性符号変換回路。4. The unipolar code / bipolar code conversion circuit according to claim 2, wherein the reference voltage generation circuit outputs a positive phase output and a negative phase output of the emitter-coupled amplification circuit which constitutes the differential amplifier. A resistance voltage dividing circuit for obtaining the average value of R1 by resistance division, a Darlington pair consisting of two-stage transistors in which the base of the first-stage transistor is connected to the output of the resistance dividing circuit, and the first stage of the Darlington pair. A unipolar code / bipolar code conversion circuit comprising an impedance conversion circuit connected to the emitter output of the eye transistor.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000908A JPH0810808B2 (en) | 1993-01-07 | 1993-01-07 | Unipolar code / bipolar code conversion circuit |
| US08/172,083 US5463345A (en) | 1993-01-07 | 1993-12-21 | Circuit for converting unipolar input to bipolar output |
| AU53020/94A AU672839B2 (en) | 1993-01-07 | 1994-01-04 | Circuit for converting unipolar input to bipolar output |
| DE69423987T DE69423987D1 (en) | 1993-01-07 | 1994-01-06 | Circuit arrangement for converting a monopolar input signal into a bipolar output signal |
| EP94300077A EP0606161B1 (en) | 1993-01-07 | 1994-01-06 | Circuit for converting unipolar input to bipolar output |
| EP98201948A EP0877515A3 (en) | 1993-01-07 | 1994-01-06 | Circuit for converting unipolar input to bipolar output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000908A JPH0810808B2 (en) | 1993-01-07 | 1993-01-07 | Unipolar code / bipolar code conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204881A true JPH06204881A (en) | 1994-07-22 |
| JPH0810808B2 JPH0810808B2 (en) | 1996-01-31 |
Family
ID=11486781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000908A Expired - Fee Related JPH0810808B2 (en) | 1993-01-07 | 1993-01-07 | Unipolar code / bipolar code conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810808B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232917A (en) * | 1992-11-13 | 1994-08-19 | American Teleph & Telegr Co <Att> | Digital data receiver |
| JPH06232916A (en) * | 1992-11-13 | 1994-08-19 | American Teleph & Telegr Co <Att> | Digital data receiver |
| JP2014093720A (en) * | 2012-11-06 | 2014-05-19 | Nippon Telegr & Teleph Corp <Ntt> | High frequency amplifier |
-
1993
- 1993-01-07 JP JP5000908A patent/JPH0810808B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06232917A (en) * | 1992-11-13 | 1994-08-19 | American Teleph & Telegr Co <Att> | Digital data receiver |
| JPH06232916A (en) * | 1992-11-13 | 1994-08-19 | American Teleph & Telegr Co <Att> | Digital data receiver |
| JP2014093720A (en) * | 2012-11-06 | 2014-05-19 | Nippon Telegr & Teleph Corp <Ntt> | High frequency amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0810808B2 (en) | 1996-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6181454B1 (en) | Adaptive threshold controlled decision circuit immune to ringing components of digital signals | |
| EP0606161B1 (en) | Circuit for converting unipolar input to bipolar output | |
| US5430765A (en) | Digital data receiver having DC offset cancelling preamplifier and dual-mode transimpedance amplifier | |
| JPH0265409A (en) | Voltage clamp differential single end comparator | |
| US2860195A (en) | Semi-conductor amplifier circuit | |
| US5977828A (en) | Multiple-tail transconductance switchable gain amplifer | |
| US4837523A (en) | High slew rate linear amplifier | |
| US4728815A (en) | Data shaping circuit | |
| US5852637A (en) | Serial multi-GB/s data receiver | |
| US4032838A (en) | Device for generating variable output voltage | |
| US4567384A (en) | Voltage offset producing circuit for use with a line receiver or the like | |
| KR100381410B1 (en) | Burst mode type optical receiver by using multi-stage feedback | |
| KR20020053034A (en) | A track and hold amplifier | |
| JPH06204881A (en) | Unipolar code/bipolar code conversion circuit | |
| JP4072232B2 (en) | Optical receiver circuit | |
| US5216238A (en) | Infrared ray receiving circuit | |
| EP0589164B1 (en) | Data slicer with hold | |
| US4568884A (en) | Circuit arrangement comprising an amplifier and an electronic selector switch | |
| JP3181458B2 (en) | Gain switching type optical receiving amplifier | |
| JPS62289003A (en) | Integrated circuit and method of designing the same | |
| US20080048753A1 (en) | Differential Reshaping Circuit | |
| US5258661A (en) | High noise tolerance receiver | |
| SU1580527A1 (en) | Amplifier | |
| US6400184B1 (en) | Transistor output circuit | |
| JP2794916B2 (en) | Amplifier circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |