JPH0620497A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0620497A JPH0620497A JP4175114A JP17511492A JPH0620497A JP H0620497 A JPH0620497 A JP H0620497A JP 4175114 A JP4175114 A JP 4175114A JP 17511492 A JP17511492 A JP 17511492A JP H0620497 A JPH0620497 A JP H0620497A
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- Japan
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- test mode
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 11
- 238000001514 detection method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
-
- G—PHYSICS
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-
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- General Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】通常の動作電圧より高い電圧を印加しないよう
にして信頼性の低下を防ぎ、かつ第２のテストモード信
号を、製造プロセスによる回路素子のパラメータの変動
の影響を受けず確実に能動レベルにする。 【構成】リセット信号発生回路に代え、リセット信号Ｒ
ＳＴのほかに、行アドレス制御信号ＲＡＳｂが能動レベ
ルの期間に、列アドレス制御信号ＣＡＳｂが能動レベル
から非能動レベル、更に能動レベルへと変化したことを
検出して能動レベルの制御信号ＣＡＳＸを発生する制御
信号発生回路３を設ける。テストモード信号発生回路２
を、テストモード信号ＴＳＴａ，制御信号ＣＡＳＸが能
動レベルのとき能動レベルとなるテストモード信号ＴＳ
Ｔｂを発生する回路とする。
にして信頼性の低下を防ぎ、かつ第２のテストモード信
号を、製造プロセスによる回路素子のパラメータの変動
の影響を受けず確実に能動レベルにする。 【構成】リセット信号発生回路に代え、リセット信号Ｒ
ＳＴのほかに、行アドレス制御信号ＲＡＳｂが能動レベ
ルの期間に、列アドレス制御信号ＣＡＳｂが能動レベル
から非能動レベル、更に能動レベルへと変化したことを
検出して能動レベルの制御信号ＣＡＳＸを発生する制御
信号発生回路３を設ける。テストモード信号発生回路２
を、テストモード信号ＴＳＴａ，制御信号ＣＡＳＸが能
動レベルのとき能動レベルとなるテストモード信号ＴＳ
Ｔｂを発生する回路とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にテストモードエントリ判定のためのテストモード信号
発生回路を備えた半導体メモリに関する。
にテストモードエントリ判定のためのテストモード信号
発生回路を備えた半導体メモリに関する。
【０００２】
【従来の技術】半導体メモリの発展は目ざましく、ＤＲ
ＡＭを例にとると３年で４倍の割合いで高集積化が行な
われている。メモリ容量の大容量化に伴い、テスト時間
の増加が生産上のネックポイントとなるため、１Ｍビッ
ト以上のＤＲＡＭには、パラレルテスト機能をデバイス
に内蔵させることによりテスト時間の短縮が計られてい
る。
ＡＭを例にとると３年で４倍の割合いで高集積化が行な
われている。メモリ容量の大容量化に伴い、テスト時間
の増加が生産上のネックポイントとなるため、１Ｍビッ
ト以上のＤＲＡＭには、パラレルテスト機能をデバイス
に内蔵させることによりテスト時間の短縮が計られてい
る。
【０００３】図４（Ａ），（Ｂ）にテストモードエント
リのためのテストモード信号発生回路を備えた半導体メ
モリの一例の回路図及びその各部信号のタイミング図を
示す。
リのためのテストモード信号発生回路を備えた半導体メ
モリの一例の回路図及びその各部信号のタイミング図を
示す。
【０００４】この半導体メモリは、論理ゲートＧ１，イ
ンバータＩＶ１及びフリップフロップＦＦ１を備え、行
アドレス制御信号ＲＡＳｂ（Ｒｏｗ Ａｄｄｒｅｓｓ
Ｓｔｒｏｂｅ，低レベル能動）が非能動レベルから能動
レベルへと変化するタイミングに列アドレス制御信号Ｃ
ＡＳ（Ｃｏｌｕｍｍ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ，
低レベル能動）及び書込み制御信号ＷＥｂ（Ｗｒｉｔｅ
Ｅｎａｂｌｅ，低レベル能動）が能動レベルであるこ
とを検出して能動レベル（高レベル）の第１のテストモ
ード信号ＴＳＴａを発生する第１のテストモード信号発
生回路と、電圧検出回路２２，フリップフロップＦＦ２
及び論理ゲートＧ２を備え、例えばアドレス信号のうち
の１ビット（Ａｊ）の入力端子ＴＡｊに通常の動作電圧
より高い電圧が印加されたことを検出しかつ第１のテス
トモード信号ＴＳＴａが能動レベルのとき能動レベル
（高レベル）の第２のテストモード信号を発生する第２
のテストモード信号発生回路２ｂと、行アドレス制御信
号ＲＡＳｂ及び列アドレス制御信号ＣＡＳｂが所定のレ
ベル関係を満足したときリセット信号ＲＳＴを発生し第
１及び第２のテストモード信号ＴＳＴａ，ＴＳＴｂを非
能動レベルとするリセット信号発生回路５とを有する構
成となっている。
ンバータＩＶ１及びフリップフロップＦＦ１を備え、行
アドレス制御信号ＲＡＳｂ（Ｒｏｗ Ａｄｄｒｅｓｓ
Ｓｔｒｏｂｅ，低レベル能動）が非能動レベルから能動
レベルへと変化するタイミングに列アドレス制御信号Ｃ
ＡＳ（Ｃｏｌｕｍｍ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ，
低レベル能動）及び書込み制御信号ＷＥｂ（Ｗｒｉｔｅ
Ｅｎａｂｌｅ，低レベル能動）が能動レベルであるこ
とを検出して能動レベル（高レベル）の第１のテストモ
ード信号ＴＳＴａを発生する第１のテストモード信号発
生回路と、電圧検出回路２２，フリップフロップＦＦ２
及び論理ゲートＧ２を備え、例えばアドレス信号のうち
の１ビット（Ａｊ）の入力端子ＴＡｊに通常の動作電圧
より高い電圧が印加されたことを検出しかつ第１のテス
トモード信号ＴＳＴａが能動レベルのとき能動レベル
（高レベル）の第２のテストモード信号を発生する第２
のテストモード信号発生回路２ｂと、行アドレス制御信
号ＲＡＳｂ及び列アドレス制御信号ＣＡＳｂが所定のレ
ベル関係を満足したときリセット信号ＲＳＴを発生し第
１及び第２のテストモード信号ＴＳＴａ，ＴＳＴｂを非
能動レベルとするリセット信号発生回路５とを有する構
成となっている。
【０００５】第１のテストモード信号ＴＳＴａの発生タ
イミングは、いわゆるＷＣＢＲ（Ｗｒｉｔｅ ＣＡＳ
Ｂｅｔｏｒｅ ＲＡＳ）としてＪＦＤＥＣ標準としてユ
ーザに開放されている。この公開テスト機能に加え、第
２のテストモード信号ＴＳＴｂ等による多くの非公開テ
スト機能が存在する。
イミングは、いわゆるＷＣＢＲ（Ｗｒｉｔｅ ＣＡＳ
Ｂｅｔｏｒｅ ＲＡＳ）としてＪＦＤＥＣ標準としてユ
ーザに開放されている。この公開テスト機能に加え、第
２のテストモード信号ＴＳＴｂ等による多くの非公開テ
スト機能が存在する。
【０００６】この第２のテストモード信号ＴＳＴｂは、
特定の端子（この例ではＴＡｊ）に通常の動作電圧（例
えば５Ｖ）より高い電圧（例えば１０Ｖ以上）を印加す
ることにより、能動レベルとなりうる。この高い電圧を
検出する電圧検知回路２２は、一例として図５に示すよ
うな構成となっている。いま、インバータＩＶ４の閾値
電圧をＶ１、各タイオード素子Ｄ１〜Ｄｍの順方向電圧
をＶ２とすると、入力端子ＴＡｊに（Ｖ１＋ｍ・Ｖ２）
より高い電圧を印加することによりインバータＩＶ４，
ＩＶ５の出力端のレベルは反転し行アドレス制御信号Ｒ
ＡＳｂの能動レベルへの変化に同期してフリップフロッ
プＦＦ２をセットする。そして第１のテストモード信号
ＴＳＴａが能動レベルであれば論理ゲートＧ２の出力端
から能動レベルの第２のテストモード信号ＴＳＴｂが出
力される。この入力端子ＴＡｊに印加する電圧は、例え
ばｍ＝７，Ｖ１＝３Ｖ，Ｖ２＝１Ｖとすると、１０Ｖよ
り高い電圧となる。
特定の端子（この例ではＴＡｊ）に通常の動作電圧（例
えば５Ｖ）より高い電圧（例えば１０Ｖ以上）を印加す
ることにより、能動レベルとなりうる。この高い電圧を
検出する電圧検知回路２２は、一例として図５に示すよ
うな構成となっている。いま、インバータＩＶ４の閾値
電圧をＶ１、各タイオード素子Ｄ１〜Ｄｍの順方向電圧
をＶ２とすると、入力端子ＴＡｊに（Ｖ１＋ｍ・Ｖ２）
より高い電圧を印加することによりインバータＩＶ４，
ＩＶ５の出力端のレベルは反転し行アドレス制御信号Ｒ
ＡＳｂの能動レベルへの変化に同期してフリップフロッ
プＦＦ２をセットする。そして第１のテストモード信号
ＴＳＴａが能動レベルであれば論理ゲートＧ２の出力端
から能動レベルの第２のテストモード信号ＴＳＴｂが出
力される。この入力端子ＴＡｊに印加する電圧は、例え
ばｍ＝７，Ｖ１＝３Ｖ，Ｖ２＝１Ｖとすると、１０Ｖよ
り高い電圧となる。
【０００７】
【発明が解決しようとする課題】この従来の半導体メモ
リでは、入力端子ＴＡｊに印加された通常の動作電圧よ
り高い電圧をトランジスタＱ１，ダイオード素子Ｄ１〜
Ｄｍ及びインバータＩＶ４により検出し第２のテストモ
ード信号ＴＳＴｂを能動レベルにする構成となっている
ので、これら回路素子の製造プロセス等における閾値電
圧等の変動により電圧の検出レベルが変化し、第２のテ
ストモード信号を確実に能動レベルにすることができな
いという問題点があった。また、この問題点を解決する
ために入力端子ＴＡｊに印加する電圧を更に高くする
と、この入力端子と接続する回路素子に過度に高い電圧
が印加され信頼性が低下するという問題点がある。
リでは、入力端子ＴＡｊに印加された通常の動作電圧よ
り高い電圧をトランジスタＱ１，ダイオード素子Ｄ１〜
Ｄｍ及びインバータＩＶ４により検出し第２のテストモ
ード信号ＴＳＴｂを能動レベルにする構成となっている
ので、これら回路素子の製造プロセス等における閾値電
圧等の変動により電圧の検出レベルが変化し、第２のテ
ストモード信号を確実に能動レベルにすることができな
いという問題点があった。また、この問題点を解決する
ために入力端子ＴＡｊに印加する電圧を更に高くする
と、この入力端子と接続する回路素子に過度に高い電圧
が印加され信頼性が低下するという問題点がある。
【０００８】本発明の目的は、第２のテストモード信号
を、製造プロセス等によるパラメータの変動の影響を受
けることなく、かつ信頼性を低下させることなく確実に
能動レベルとすることができる半導体メモリを提供する
ことにある。
を、製造プロセス等によるパラメータの変動の影響を受
けることなく、かつ信頼性を低下させることなく確実に
能動レベルとすることができる半導体メモリを提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明の半導体メモリ
は、行アドレス制御信号が非能動レベルから能動レベル
へと変化するタイミングに列アドレス制御信号及び書込
み制御信号が能動レベルであることを検出して能動レベ
ルの第１のテストモード信号を発生する第１のテストモ
ード信号発生回路と、前記行アドレス制御信号が能動レ
ベルの期間に前記列アドレス制御信号が能動レベルから
非能動レベルへと変化して再び能動レベルへと戻ったこ
とを検出して能動レベルの制御信号を発生する制御信号
発生回路と、前記第１のテストモード信号及び制御信号
が能動レベルのとき能動レベルの第２のテストモード信
号を発生する第２のテストモード信号発生回路とを有し
ている。
は、行アドレス制御信号が非能動レベルから能動レベル
へと変化するタイミングに列アドレス制御信号及び書込
み制御信号が能動レベルであることを検出して能動レベ
ルの第１のテストモード信号を発生する第１のテストモ
ード信号発生回路と、前記行アドレス制御信号が能動レ
ベルの期間に前記列アドレス制御信号が能動レベルから
非能動レベルへと変化して再び能動レベルへと戻ったこ
とを検出して能動レベルの制御信号を発生する制御信号
発生回路と、前記第１のテストモード信号及び制御信号
が能動レベルのとき能動レベルの第２のテストモード信
号を発生する第２のテストモード信号発生回路とを有し
ている。
【００１０】また、第２のテストモード信号発生回路
を、複数の第２のテストモード信号を発生する回路と
し、この複数の第２のテストモード信号のうちの所定の
ものをアドレス信号の内容に応じて能動レベルとする選
択手段を設けた構成を有している。
を、複数の第２のテストモード信号を発生する回路と
し、この複数の第２のテストモード信号のうちの所定の
ものをアドレス信号の内容に応じて能動レベルとする選
択手段を設けた構成を有している。
【００１１】
【実施例】次に本発明の実施例についつ図面を参照して
説明する。
説明する。
【００１２】図１（Ａ），（Ｂ）はそれぞれ本発明の第
１の実施例を示す回路図及びその各部信号のタイミング
図である。
１の実施例を示す回路図及びその各部信号のタイミング
図である。
【００１３】この実施例が図４に示された従来の半導体
メモリと相違する点は、リセット信号発生回路５に代え
て、行アドレス制御信号ＲＡＳｂが能動レベルの期間に
列アドレスＣＡＳｂが能動レベルへと戻ったことを検出
して能動レベル（高レベル）の制御信号ＣＡＳＸを発生
すると共に、行アドレス制御信号ＲＡＳｂ，列アドレス
制御信号ＣＡＳｂと共に、行アドレス制御信号ＲＡＳ
ｂ，列アドレス制御信号ＣＡＳｂが所定のレベル関係を
満足したときリセット信号ＲＳＴを発生する制御信号発
生回路を設け、第２のテストモード信号発生回路２を、
フリップフロップＦＦ２及び論理ゲートＧ２を備え、第
１のモード信号ＴＳＴａ及び制御信号ＣＡＳＸが能動レ
ベルのとき能動レベル（高レベル）の第２のテストモー
ド信号ＴＳＴｂを発生する回路とした点にある。
メモリと相違する点は、リセット信号発生回路５に代え
て、行アドレス制御信号ＲＡＳｂが能動レベルの期間に
列アドレスＣＡＳｂが能動レベルへと戻ったことを検出
して能動レベル（高レベル）の制御信号ＣＡＳＸを発生
すると共に、行アドレス制御信号ＲＡＳｂ，列アドレス
制御信号ＣＡＳｂと共に、行アドレス制御信号ＲＡＳ
ｂ，列アドレス制御信号ＣＡＳｂが所定のレベル関係を
満足したときリセット信号ＲＳＴを発生する制御信号発
生回路を設け、第２のテストモード信号発生回路２を、
フリップフロップＦＦ２及び論理ゲートＧ２を備え、第
１のモード信号ＴＳＴａ及び制御信号ＣＡＳＸが能動レ
ベルのとき能動レベル（高レベル）の第２のテストモー
ド信号ＴＳＴｂを発生する回路とした点にある。
【００１４】このような回路構成とすることにより、従
来例のように通常の動作電圧より高い電圧を印加しなく
て済むので信頼性が低下することがなく、また製造プロ
セス等による回路素子のパラメータの変動の影響を受け
ないので、第２のテストモード信号ＴＳＴｂを確実に能
動レベルとすることができる。
来例のように通常の動作電圧より高い電圧を印加しなく
て済むので信頼性が低下することがなく、また製造プロ
セス等による回路素子のパラメータの変動の影響を受け
ないので、第２のテストモード信号ＴＳＴｂを確実に能
動レベルとすることができる。
【００１５】図２は本発明の第２の実施例を示す回路
図、図３はこの実施例の各部信号のタイミング図であ
る。
図、図３はこの実施例の各部信号のタイミング図であ
る。
【００１６】この実施例は、第２のテストモード信号発
生回路２ａを、フリップフロップＦＦ２，ＦＦ３及び選
択手段としてのデコーダ２１を備え、複数の第２のテス
トモード信号ＴＳＴｂ１〜ＴＳＴｂ４を発生する回路と
し、この複数の第２のテストモード信号ＴＳＴｂ１〜Ｔ
ＳＴｂ４のうちの１つアドレス信号の所定のビット（こ
の実施例ではＡ０，Ａ１、これらと対応するアドレスバ
ッファ回路４の出力をＩＡ０，ＩＡ１とする）の内容に
応じて能動レベルとする構成としたものである。
生回路２ａを、フリップフロップＦＦ２，ＦＦ３及び選
択手段としてのデコーダ２１を備え、複数の第２のテス
トモード信号ＴＳＴｂ１〜ＴＳＴｂ４を発生する回路と
し、この複数の第２のテストモード信号ＴＳＴｂ１〜Ｔ
ＳＴｂ４のうちの１つアドレス信号の所定のビット（こ
の実施例ではＡ０，Ａ１、これらと対応するアドレスバ
ッファ回路４の出力をＩＡ０，ＩＡ１とする）の内容に
応じて能動レベルとする構成としたものである。
【００１７】このような構成とすることにより、第２の
テストモードの種類を増し、これらを選択して動作させ
ることができる。
テストモードの種類を増し、これらを選択して動作させ
ることができる。
【００１８】なお、これら実施例においては列アドレス
制御信号ＣＡＳｂの能動レベル→非能動レベル→能動レ
ベルというレベル変化が１回の場合について説明した
が、２回，３回等と複数回レベル変化させることもでき
る。
制御信号ＣＡＳｂの能動レベル→非能動レベル→能動レ
ベルというレベル変化が１回の場合について説明した
が、２回，３回等と複数回レベル変化させることもでき
る。
【００１９】
【発明の効果】以上説明したように本発明は、行アドレ
ス制御信号が能動レベルの期間に、列アドレス制御信号
を能動レベルから非能動レベル、更に能動レベルへと変
化させ、これを検出して第２のテストモード信号を能動
レベルとする構成とすることにより、従来例のように通
常の動作電圧より高い電圧を印加しなくて済むので信頼
性の低下を防止することができ、かつ、製造プロセス等
にる回路素子のパラメータの変動の影響をなくすること
ができるので、第２のテストモード信号を確実に能動レ
ベルとすることができる効果がある。
ス制御信号が能動レベルの期間に、列アドレス制御信号
を能動レベルから非能動レベル、更に能動レベルへと変
化させ、これを検出して第２のテストモード信号を能動
レベルとする構成とすることにより、従来例のように通
常の動作電圧より高い電圧を印加しなくて済むので信頼
性の低下を防止することができ、かつ、製造プロセス等
にる回路素子のパラメータの変動の影響をなくすること
ができるので、第２のテストモード信号を確実に能動レ
ベルとすることができる効果がある。
【図１】本発明の第１の実施例を示す回路図及びその各
部信号のタイミング図である。
部信号のタイミング図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】図２に示された実施例の各部信号のタイミング
図である。
図である。
【図４】従来の半導体メモリの一例を示す回路図及びそ
の各部信号のタイミング図である。
の各部信号のタイミング図である。
【図５】図４に示された半導体メモリの電圧検知回路の
具体例を示す回路図である。
具体例を示す回路図である。
１，２，２ａ，２ｂ テストモード信号発生回路 ３ 制御信号発生回路 ４ アドレスバッファ回路 ５ リセット信号発生回路 ２１ デコーダ ２２ 電圧検知回路 Ｄ１〜Ｄｍ ダイオード素子 ＦＦ１〜ＦＦ３ フリップフロップ Ｇ１〜Ｇ６ 論理ゲート ＩＶ１〜ＩＶ５ インバータ Ｑ１ トランジスタ
Claims (2)
- 【請求項１】 行アドレス制御信号が非能動レベルから
能動レベルへと変化するタイミングに列アドレス制御信
号及び書込み制御信号が能動レベルであることを検出し
て能動レベルの第１のテストモード信号を発生する第１
のテストモード信号発生回路と、前記行アドレス制御信
号が能動レベルの期間に前記列アドレス制御信号が能動
レベルから非能動レベルへと変化して再び能動レベルへ
と戻ったことを検出して能動レベルの制御信号を発生す
る制御信号発生回路と、前記第１のテストモード信号及
び制御信号が能動レベルのとき能動レベルの第２のテス
トモード信号を発生する第２のテストモード信号発生回
路とを有することを特徴とする半導体メモリ。 - 【請求項２】 第２のテストモード信号発生回路を、複
数の第２のテストモード信号を発生する回路とし、この
複数の第２のテストモード信号のうちの所定のものをア
ドレス信号の内容に応じて能動レベルとする選択手段を
設けた請求項１記載の半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175114A JP2765376B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体メモリ |
| KR1019930012257A KR950014096B1 (ko) | 1992-07-02 | 1993-07-01 | 반도체 메모리 장치 |
| US08/085,036 US5293341A (en) | 1992-07-02 | 1993-07-02 | Semiconductor memory having a test function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175114A JP2765376B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0620497A true JPH0620497A (ja) | 1994-01-28 |
| JP2765376B2 JP2765376B2 (ja) | 1998-06-11 |
Family
ID=15990520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175114A Expired - Fee Related JP2765376B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5293341A (ja) |
| JP (1) | JP2765376B2 (ja) |
| KR (1) | KR950014096B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5526311A (en) * | 1993-12-30 | 1996-06-11 | Intel Corporation | Method and circuitry for enabling and permanently disabling test mode access in a flash memory device |
| JP3753190B2 (ja) * | 1995-04-26 | 2006-03-08 | 三菱電機株式会社 | 半導体装置 |
| JPH09190423A (ja) * | 1995-11-08 | 1997-07-22 | Nkk Corp | 情報処理単位、情報処理構造単位及び情報処理構造体並びにメモリ構造単位及び半導体記憶装置 |
| JP2833563B2 (ja) * | 1996-01-23 | 1998-12-09 | 日本電気株式会社 | 半導体記憶装置 |
| KR100265760B1 (ko) * | 1997-12-03 | 2000-09-15 | 윤종용 | 직접엑세스모드테스트제어회로를구비하는고속반도체메모리장치및테스트방법 |
| US6418547B1 (en) * | 1998-02-26 | 2002-07-09 | Micron Technology, Inc. | Internal guardband for semiconductor testing |
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