JPH09190423A - 情報処理単位、情報処理構造単位及び情報処理構造体並びにメモリ構造単位及び半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、分散型情報処理システムをデバイ
スレベルで実現する情報処理単位又はメモリ構造単位、
又はこのメモリ構造単位を備える半導体記憶装置を提供
することを目的とする。 【解決手段】 外部から第１情報が入力される入力部１
と、ここから入力される第１情報を演算して第２情報を
生成する演算部２と、この第２情報を格納する記憶部３
と、この記憶部に格納された第２情報を外部に出力する
出力部４と、記憶部を制御して第２情報の格納及び出力
を可能にする制御部５とを備える情報処理単位。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
を含む情報処理装置の基本構造及び全体構造に関し、詳
しくは、外部との間で情報の入出力を行い、それ自体の
内部で情報の演算及び格納を行う情報処理単位、情報を
移動させて相互作用しあう複数の情報処理単位により構
成される情報処理構造単位並びにその情報処理単位若し
くは情報処理構造単位により構成される半導体記憶装置
に代表される情報処理構造体に関する。

【０００２】

【従来の技術】最近、画像情報処理、情報記憶等に代表
される情報処理装置が開発され、製品化されている。例
えば、ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）、スタティックランダムアクセスメモリ（ＳＲＡ
Ｍ）等の半導体記憶装置のような情報処理装置は既に量
産化され各種の仕様で使用に供されている。こうした情
報処理装置においては、読み出される情報は、書き込ま
れる情報と全く同一であることが基本的原則であり、書
き込まれる情報に対して何らかの演算処理を施すという
発想が元来欠如している。

【０００３】これに対して、量子現象を利用したセルを
実現して、このセルを演算要素としてマトリクス状に配
列し、目的に応じて設定したルールに従う近接相互作用
をセル間で行わしめるという、一種の分散型情報処理シ
ステムをデバイス化する概念が提唱されている（雨宮好
仁・赤沢正道、「量子効果デバイスでＬＳＩを作るには
−量子現象と情報処理をいかに結びつけるか−」、応用
物理 第６４巻 第８号 第７６５〜７６８頁）。この
概念により実現されるデバイスでは、例えば、８個のセ
ルに囲まれた中心のセルが”１”のとき隣接する”１”
のセルが４つならば、次にステップではその中心のセル
が”０”に変化し、隣接する”１”のセルが２つなら
ば、”１”の状態を保ち、一方その中心のセルが”０”
ならば隣接する”１”のセルが２つであっても”１”に
は変化しない等々、中心セルの状態変化、ひいてはデバ
イス内の情報の変化を実現することができると言われて
いる。

【０００４】

【発明が解決しようとする課題】しかし、上記の従来例
においては、分散型情報処理システムのデバイスの実現
に関する極めて概念的教示が認められるに過ぎない。従
って、具体的な装置として考慮したときにその形態がデ
バイスレベルでどのようなものとなるかという問題があ
る。

【０００５】本発明は、かかる事情に鑑みて成されたも
のであり、一種の分散型情報処理システムをデバイスレ
ベルで実現する技術、具体的にはこの技術を実現する特
殊な情報処理単位又はメモリ構造単位、当該情報処理単
位を複数配置して構成される情報処理構造単位、当該情
報処理単位、又は当該情報処理構造単位を備える情報処
理構造体並びに当該メモリ構造単位を備える半導体記憶
装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明に係る情報処理単
位は、外部から第１情報が入力される入力手段と、その
第１情報を演算して第２情報を生成する演算手段と、第
２情報を格納する記憶手段と、その第２情報を記憶手段
から外部に出力する出力手段と、記憶手段を制御して第
２情報の格納及び出力を可能にする制御手段とを基本的
に備えている。

【０００７】この情報処理単位においては、第２情報を
再現する情報再現手段を備えていても構わない。更に、
この情報処理単位は、外部から第３情報を入力し、それ
を第２情報として記憶手段に書き込む書き込み手段や記
憶手段に格納された情報を読み出す読み出し手段を備え
ていても構わない。この情報処理単位の演算手段は、恒
等論理回路、反転論理回路、排他的論理和回路、論理和
回路及び論理積回路から成る論理回路の群のうち何れか
一つの論理回路であってよく、恒等論理回路、反転論理
回路、排他的論理和回路、論理和回路及び論理積回路か
ら成る論理回路の群のうち少なくとも二つの論理回路を
備え、その少なくとも二つの論理回路の出力から一つを
第２情報として選択する選択手段とを備えていても構わ
ない。

【０００８】本発明に係る第１の情報処理構造単位は、
二つの上記情報処理単位で構成され、一方の情報処理単
位の出力手段が他方の情報処理単位の入力手段と電気的
に結合している二重体型（dimer-like）の構造単位であ
る。更に、これらの二つの情報処理単位は、互いに隣接
して配置する態様が好適である。

【０００９】本発明に係る第２の情報処理構造単位は、
第１、第２及び第３の上記情報処理単位で構成され、第
１の情報処理単位の出力手段が第２の情報処理単位の入
力手段と、第２の情報処理単位の出力手段が第３の情報
処理単位の入力手段とそれぞれ電気的に結合している三
重体型（trimer-like）の情報処理構造単位である。こ
の三重体型の情報処理構造単位では、第１及び第２の情
報処理単位並びに前記第２及び第３の情報処理単位が、
それぞれ互いに隣接して配置するのが好適である。

【００１０】本発明に係る第１の情報処理構造体は、上
記情報処理単位を複数個備え、各情報処理単位の第１情
報は一又は二以上の情報であり、その全部又は一部は、
別の一又は二以上の情報処理単位の出力手段から出力さ
れる前記第２情報である構造体である。この第１の情報
処理構造体は、各情報処理単位のそれぞれの入力手段と
当該各情報処理単位以外の情報処理単位の出力手段とを
電気的に結合する接続手段を備えるのが好適である。

【００１１】本発明に係る第２の情報処理構造体は、二
つの上記二重体の情報処理構造単位を備え、一方の情報
処理構造単位内の第１又は第２の情報処理単位の出力手
段と他方の情報処理構造単位内の第１又は第２の情報処
理単位の入力手段とを電気的に結合する接続手段とを備
えている。

【００１２】本発明に係る第３の情報処理構造体は、二
つの上記三重体型の情報処理構造単位を備え、一方の情
報処理構造単位内の第１、第２又は第３の情報処理単位
の出力手段と他方の情報処理構造単位内の第１、第２又
は第３の情報処理単位の入力手段とを電気的に結合する
接続手段とを備えている。

【００１３】二重体型及び三重体型を含む多重体型（po
lymer-like）の情報処理構造単位により構成される第２
及び第３の情報処理構造体においては、二つの情報処理
構造単位が互いに隣接してアレイ状に配置することが好
ましい。これらの情報処理構造体が複数のビット線とこ
れに交差する複数のワード線を備えている場合には、情
報処理構造単位内の情報処理単位をビット線とワ−ド線
の交差位置に配置するのが好適である。

【００１４】本発明に係る第４の情報処理構造体は、複
数の情報処理単位を備えており、各情報処理単位が、当
該各情報処理単位以外の一又は二以上の情報処理単位か
ら入力される第１情報を、恒等、反転、排他的論理和、
論理和及び論理積から成る論理演算群のうち何れか一つ
で演算して第２情報を生成する演算手段と、第２情報を
格納する記憶手段と、この記憶手段に格納された第２情
報を当該各情報処理単位以外の一又は二以上の情報処理
単位に出力する出力手段と、記憶手段を制御して第２情
報の格納及び出力を可能にする制御手段とを備えてい
る。

【００１５】本発明に係る第５の情報処理構造体は、複
数の情報処理単位を備えており、各情報処理単位は、当
該各情報処理単位以外の一又は二以上の情報処理単位か
ら入力される第１情報を、恒等、反転、排他的論理和、
論理和及び論理積から成る論理演算群のうち少なくとも
二つで演算して、その演算結果から一つを第２情報とし
て選択する演算手段と、第２情報を格納する記憶手段
と、この記憶手段に格納された第２情報を当該各情報処
理単位以外の一又は二以上の情報処理単位に出力する出
力手段と、記憶手段を制御して第２情報の格納及び出力
を可能にする制御手段とを備えている。

【００１６】尚、上記の第４及び第５の情報処理構造体
では、更に第２情報を記憶手段に再現する手段、各情報
処理単位の外部から第３情報を入力し、第２情報として
記憶手段に書き込む手段或いは記憶手段に格納された情
報を読み出す読み出し手段を備えていても構わない。

【００１７】本発明に係る第６の情報処理構造体は、外
部から第３情報を入力し、それを第２情報として記憶手
段に書き込む書き込み手段と記憶手段に格納された情報
を読み出す読み出し手段を備えている情報処理単位が占
有する第１の領域とそのような書き込み手段と読み出し
手段を備えていない情報処理単位が占有する第２の領域
とが画定されており、第１及び第２の領域内の一又は二
以上の情報処理単位の出力手段及び入力手段とを電気的
に結合する接続手段とを備えている。

【００１８】本発明に係る第１の半導体記憶装置は、複
数のビット線と、複数のワ−ド線と、ビット線とワ−ド
線の交差位置に互いに隣接配置する第１及び第２のメモ
リ構造単位で構成され、第１及び第２のメモリ構造単位
のそれぞれは、外部から第１情報が入力される入力手段
と、その入力手段から入力される第１情報を演算して第
２情報を生成する演算手段と、第２情報を格納する記憶
手段と、その記憶手段に格納された第２情報を外部に出
力する出力手段と、記憶手段を制御して第２情報の格納
及び出力を可能にする制御手段と、ワード線により記憶
手段とビット線との接続と非接続が制御されるスイッチ
手段と、第１のメモリ構造単位の入力手段と第２のメモ
リ構造単位の出力手段とを電気的に結合する接続手段と
を備えている。

【００１９】本発明に係る第２の半導体記憶装置は、複
数のビット線と、複数のワ−ド線と、ビット線とワ−ド
線の交差位置に配置する第１、第２及び第３のメモリ構
造単位から構成され、第１、第２及び第３のメモリ構造
単位のそれぞれは、外部から第１情報が入力される入力
手段と、その入力手段から入力される第１情報を演算し
て第２情報を生成する演算手段と、その第２情報を格納
する記憶手段と、記憶手段に格納された第２情報を外部
に出力する出力手段と、記憶手段を制御して第２情報の
格納及び出力を可能にする制御手段と、ワード線により
記憶手段とビット線との接続と非接続が制御されるスイ
ッチ手段と、第１のメモリ構造単位の入力手段と第２の
メモリ構造単位の出力手段並びに第２のメモリ構造単位
の入力手段と第３のメモリ構造単位の出力手段とをそれ
ぞれ電気的に結合する接続手段とを備えている。この場
合、第１及び第２のメモリ構造単位並びに第２及び第３
のメモリ構造単位が互いに隣接しているのが好適であ
る。

【００２０】本発明に係る第３の半導体記憶装置は、複
数のビット線と、複数のワ−ド線と、ビット線とワ−ド
線の交差位置に互いに隣接配置する複数のメモリ構造単
位から構成され、各メモリ構造単位は、外部から複数の
第１情報が入力される複数の入力端子と、複数の入力端
子から入力される複数の第１情報を演算して第２情報を
生成する演算手段と、第２情報を格納する記憶手段と、
記憶手段に格納された第２情報を外部に出力する出力端
子と、記憶手段を制御して第２情報の格納及び出力を可
能にする制御手段と、ワード線により記憶手段とビット
線との接続と非接続が制御されるスイッチ手段と、メモ
リ構造単位の複数の入力端子とそのメモリ構造単位に隣
接する複数のメモリ構造単位の出力端子とを電気的に結
合する接続手段とを備えている。

【００２１】尚、上記の第１〜第３の半導体記憶装置の
メモリ構造単位内の演算手段は、恒等、反転、排他的論
理和、論理和及び論理積から成る論理演算群のうち何れ
か一つで第１情報を演算して第２情報を生成する論理演
算手段であっても構わないし、恒等、反転、排他的論理
和、論理和及び論理積から成る論理演算群のうち少なく
とも二つで第１情報を演算する論理演算手段と、この論
理演算手段による演算結果の中から一つを第２情報とし
て選択する選択手段とを備えているものであっても構わ
ない。

【００２２】本発明によれば、メモリ構造単位又はメモ
リセルに代表される情報処理単位それ自体が外部からの
情報を自律的に演算してその結果を更新して格納し、外
部に出力することができる（以下、このような情報処理
単位内の情報処理の機能を「自律的情報処理機能」と呼
ぶ）。それ故、外部と相互作用し合う単位を実現するこ
とができ、この結果外部と当該情報処理単位との関係に
おいて分散型情報処理を実現することができる。ここで
言う「外部」とは、当該情報処理単位以外の環境を意味
する。従って、別の情報処理単位、当該情報処理単位を
内蔵する半導体記憶装置のような情報処理構造体の内部
に組み込まれた当該情報処理単位以外の情報処理部分
（クロック回路も含む）、或いはその情報処理構造体の
外部等々を総て包含することは勿論であるが、当該情報
処理単位から出力手段を介して外部に出力される情報も
「外部」からの情報として取り込み、当該処理単位内で
再度自律的情報処理に供する場合、即ち、演算処理の一
種である恒等論理演算をも含むものであることに注意さ
れたい。

【００２３】この情報処理単位は、上記のような自律的
情報処理機能のみを果たすようにすることもできるが、
周知の半導体記憶装置におけるメモリセルの場合のよう
にアドレス指定による情報の書き込み・読み出しを可能
とする基本的な情報格納機能を果たすようにすることも
できる（以下、このような機能を「基本的情報処理機
能」と呼ぶ）。

【００２４】更に、記憶手段を制御して情報の格納及び
出力を可能にする制御手段は、情報処理単位の小面積化
という物理的な要請に鑑みるに、当該記憶手段に制御コ
マンドを外部から供給する手段であることが好ましい。
この場合の「外部」とは、当該情報処理単位を内蔵する
情報処理構造体の内部であっても良いし、その外部であ
っても構わない。又、その制御手段の一態様として、当
該情報処理単位を内蔵する情報処理構造体の内部に別に
組み込まれた制御回路であって、当該情報処理構造体の
外部からの信号により制御され、記憶手段に制御コマン
ドを供給するものであっても構わない。

【００２５】又、本発明によれば、相互作用し合う二つ
の処理単位で構成される二重体型の情報処理構造単位及
び相互作用し合う三つの処理単位で構成される三重体型
の情報処理構造単位を実現することができる。但し、単
一の処理単位並びに二重体型及び三重体型の情報処理構
造単位を任意に組み合わせて四重体型以上の情報処理構
造単位を構成することも当然可能である。多重体型の情
報処理構造単位は、複数個の情報処理単位を電気的に結
合することにより実現することができる。このような情
報処理構造単位では、一つの情報処理単位が、例えば単
に自律的情報処理機能のみを果たし、別の処理単位が基
本的情報処理機能又は基本的情報処理機能と自律的情報
処理機能の両方を果たすようにすることもできるし、総
ての処理単位がこれら二つの情報処理機能を果たすよう
にすることもできる。

【００２６】本願において、情報処理単位における「演
算」は、情報の「加工」と言い換えることもできるが、
反転、排他的論理和、論理和及び論理積に代表される基
本論理演算は言うまでもなく、恒等論理演算も包含する
点で厳密な意味での情報の加工よりもむしろ広い概念で
ある。恒等論理演算とは、入力された情報を実質的或い
は結果的に変化させることなく出力する演算処理を意味
する。従って、情報の単なる転送も恒等論理演算に包含
される。この恒等演算は、記憶手段に格納され、外部に
出力される情報をその後再現する場合に有用である。
又、例えば、外部から又は情報処理構造体内部のクロッ
ク回路から供給される基準クロックの周波数を情報処理
単位に内蔵した別のクロック回路により変更する場合や
遅延させる場合も、時間軸上では入力信号に一種の「加
工」を施しているのと等価であり、従ってこのような分
周処理も「演算」の概念に含まれるものとする。

【００２７】上記の複数の論理演算から適当な一つを選
択する選択手段は、上記の制御手段の場合と同様、情報
処理単位の小面積化という物理的な要請に鑑みて、外部
から供給される選択コマンドによりその選択を実行する
手段であって構わない。この場合の「外部」とは、上記
の制御手段の場合と同様に、当該処理単位を内蔵する情
報処理構造体の内部であっても良いし、その外部であっ
ても構わない。又、選択手段の一態様として、情報処理
単位を内蔵する情報処理構造体の外部から供給される信
号により制御されて選択ゲートに選択コマンドを供給す
るような当該情報処理構造体の内部に組み込まれた選択
回路であっても構わない。

【００２８】情報処理単位と外部との電気的結合は、当
該情報処理単位の入力手段と外部との結線で実現でき
る。多重体型の情報処理構造単位における処理単位間の
電気的結合は、一方の処理単位の入力手段と他方の処理
単位の出力手段又は当該一方の処理単位自体の出力手段
との結線で実現することができる。そして結線の物理的
要請、情報処理構造体の小型化の要請、演算速度上の要
請及びその他の設計上の要請に鑑みて、隣接する、望ま
しくは最近接に配置する情報処理単位間で多重体型の情
報処理構造単位を構成するのが好適である。

【００２９】又、情報処理における「多重体」という発
想により、より高度の分散型情報処理を実現することが
できる。例えば単一の情報処理単位内の演算としては複
雑過ぎる論理演算が要望されている場合には、その論理
演算に要求される複数の要素演算を多重体型の情報処理
構造単位を構成する二以上の情報処理単位に分配して、
その論理演算を当該多重体全体で実施することが可能と
なる。このように、本発明に係る新たな発想により分散
型情報処理の設計の柔軟性と自由度を大幅に広げること
が可能になる。

【００３０】又、多重体型の情報処理単位の一部が書き
込み／読み出し手段を備えることなく自律的情報処理機
能のみを果たし、残りの情報処理単位が自律的情報処理
機能及び基本的情報処理機能の両方を果たすような場合
には、機能別に領域を画定することも可能である。従っ
て、回路設計の第１段階で各領域毎に設計を行い、引き
続く第２段階で各領域間の電気的接続を考えることがで
きるので、分散型情報処理の設計の柔軟性と自由度を拡
大できる。

【００３１】又、本発明は、その情報処理単位等が量子
素子により形成される場合を排除するものではなく、量
子素子により形成された場合も同等の作用・効果を持っ
て実施が可能であることは言うまでもない。

【００３２】本発明ではより商業的でない形態を排除す
るものではないが、本発明に係るより現実的な形態は、
例えば、複数のビット線と複数のワード線との交差位置
に情報処理単位を配置してメモリセルのアレイを構成す
る場合である。このメモリセルアレイにおいては、各メ
モリセルは、基本的情報処理機能を果たす、即ち、通常
のメモリセルの場合のように、ビット線及びワード線を
介してのアドレス指定による情報の書き込み若しくは格
納及び読み出し若しくは出力を行うと共に、本発明の特
徴である自律的情報処理機能を果たすことができる。即
ち、当該各メモリセルとは別のメモリセルとの間で記憶
情報を交換し合い、受け取った情報を演算処理を施し、
その演算結果を当初記憶していた情報の代わりに記憶し
直すか或いは当初記憶していた情報を再記憶するかし
て、後にこのメモリセルが指定されたときその演算結果
を出力することができる。

【００３３】尚、ビット線とワ−ド線とが交差する二次
元型メモリセルアレイでは、特定のメモリセルに最近接
配置するメモリセルは通常二個乃至四個であり、当該特
定のメモリセルに隣接するメモリセルは通常八個以上で
ある。メモリセルが三次元配置するメモリセルアレイで
は特定のメモリセルに最近接又は隣接するメモリセルの
数は通常の二次元配置の場合以上になることは明らかで
ある。実際問題としては「最近接」と「隣接」の概念の
違いは、具体的なメモリセルアレイにおける複数のメモ
リセルの具体的配置に応じて個別的に判断されるだろ
う。本発明に係る情報処理単位、情報処理構造単位及び
情報処理体は、それぞれメモリセル、メモリセルアレイ
及びメモリ装置に、これらに限定されることなく、たと
えて考えることができる。本発明における「最近接」と
「隣接」の概念及びこれらの違いも、同様に、メモリセ
ル、メモリセルアレイ及びメモリ装置の場合を参考にし
て考えることができる。

【００３４】このメモリセルアレイを備える半導体記憶
装置に代表される情報処理構造体が複数の情報処理構造
単位を内蔵する場合には、これらの情報処理構造単位間
を電気的に結合して、情報のやりとりを行うようにして
も構わない。この情報処理構造単位間の結合は、多重体
型の情報処理構造単位内における処理単位間の結合と同
様の目的でなされる。即ち、例えば単一の情報処理構造
単位だけでは演算処理の負荷が大き過ぎるような場合、
当該複数の情報処理構造単位に、ひいては当該複数の構
造単位の各々を構成する一又は二以上の情報処理単位に
当該演算処理を構成する処理要素を分配して、当該多重
体全体で目的の演算処理を実行することができる。従っ
て、この例が意味するように、構造単位間の結合という
発想は、分散型情報処理の設計の柔軟性と自由度を更に
広げることを可能にする。尚、やはり結線の物理的要
請、情報処理構造体の小型化の要請、演算処理上の要請
及びその他設計上の要請に鑑みて、隣接して配置する、
望ましくは最近接で配置する情報処理構造単位間で電気
的結合を行うのが好適である。

【００３５】

【発明の実施の形態】以下、図面を用いて、本発明に係
る好適な実施形態を説明する。尚、以下の複数の図面で
は、特に区別している場合を除き、共通又は類似する要
素について共通の参照番号を付している。

【００３６】［第１の実施形態］図１は、本発明に係る
第１の実施形態、即ち、自律的情報処理機能を有する単
一の情報処理単位の基本構造を示すブロック図である。
この図に示すように、単一の情報処理単位は、入力手段
１、演算手段２、記憶手段３、出力手段４及び制御手段
５を必須の構成要素とし、外部と区別される。外部から
供給される情報は、入力手段１に入力される。入力手段
１から出力される情報は第１情報として演算手段２に供
給される。演算手段２は、供給された第１情報を演算し
て第２情報を生成する。第２情報は演算手段２から記憶
手段３に供給され、この記憶手段３に格納される。記憶
手段３に格納された第２情報は、出力手段４に供給さ
れ、更に外部に供給される。制御手段５は記憶手段３を
制御して、当該記憶手段３における第２情報の格納と出
力を可能にする。入力手段１は、入力端子若しくは入力
端子群で構成されていれば充分であるが、引き続く情報
処理の為に入力される情報を符号化するデコーダを備え
ていても構わない。演算手段２は、好ましい態様におい
ては、恒等、反転、排他的論理和、論理和及び論理積に
代表される基本論理演算を行う回路若しくは回路群又は
それら以外の情報加工のための回路若しくは回路群を備
えている。記憶手段３は、ダイナミック又はスタティッ
クな情報格納手段である。ダイナミックな情報格納手段
は、ＤＲＡＭ（DYNAMIC RANDOM ACCESS MEMORY）セルに
代表されるようにデ−タ格納用キャパシタとそれに接続
するスイッチ素子を基本構成とするもので足りる。スタ
ティックな情報格納手段は、ＳＲＡＭ（STATIC RANDOM
ACCESS MEMORY）セルやラッチ回路に代表される一時的
記憶手段である。出力手段４は、出力端子若しくは出力
端子群で構成されている。尚、記憶手段３がダイナミッ
クな情報格納手段の場合には、制御手段５は図示しない
リフレッシュ回路を包含する。このリフレッシュ回路は
ＤＲＡＭにおける公知の構造の回路で足りるが、情報処
理単位毎に一個あるというのは装置の小規模化の要請に
反するので希であり、複数の情報処理単位に対して共通
に一個あるのが普通であることは周知の通りである。

【００３７】［第２の実施形態］図２は、本発明に係る
第２の実施形態に関し、自律的情報処理機能を有する単
一の情報処理単位の他の基本構造を示すブロック図であ
る。第２の実施形態は、第１の実施形態に情報再現手段
６を付加した構造を有する。この情報再現手段６は、記
憶手段３からの出力を当該記憶手段の入力として帰還さ
せる機能を有する。但し、記憶手段３からの出力は演算
手段２の入力として帰還させ、当該演算手段において恒
等演算を施し、この結果を記憶手段３に入力するもので
あっても構わない（図２中の破線矢印ａ参照）。又、こ
の情報再現手段への入力は、上記のような記憶手段３か
らの出力である必要はなく、出力手段４からの直接出力
（同図中破線ｂ参照）であっても構わないし、当該出力
手段が外部に出力する端子から分岐する出力（同図中破
線ｃ参照）であっても構わない。

【００３８】この情報再現手段６は、記憶手段３が第２
情報を外部に出力した後にその第２情報と等価又は同一
の情報を当該記憶手段に再格納させる機能を有する。こ
の結果、記憶手段３は第２情報を単純に一時的格納する
ラッチ機能に限らず、長期間格納するメモリ機能を有す
ることとなる。このようなメモリ機能が強調される場合
には本発明に係る情報処理単位はメモリ構造単位と呼ば
れるのが妥当かも知れない。

【００３９】［第３の実施形態］図３は、本発明に係る
第３の実施形態に関し、外部からの情報を記憶手段３に
書き込む書き込み手段７を第１の実施形態に更に付加し
た構造のブロック図である。記憶手段３がメモリセルで
あり、このメモリセルにビット線を介して情報が書き込
まれる場合、当該ビット線及びこのビット線を駆動する
回路が最も分かり易い書き込み手段であり、その場合に
は当該メモリセルをアドレス指定する手段（例えばワー
ド線やこのワード線を駆動する回路）は制御手段５に包
含されることとなる。

【００４０】［第４の実施形態］図４は、本発明に係る
第４の実施形態に関し、記憶手段８の格納する第２情報
を外部に読み出す読み出し手段８を第１の実施形態に更
に付加した構造のブロック図である。記憶手段３がメモ
リセルであり、このメモリセルにビット線を介して情報
がセンス回路により読み出される場合、当該ビット線及
びこのビット線を駆動する回路が最も分かり易い読み出
し手段であり、その場合には当該メモリセルをアドレス
指定する手段（例えばワード線やこのワード線を駆動す
る回路）は制御手段５に包含されることとなる。

【００４１】なお、ビット線とワード線との交差位置に
配置するメモリセルが記憶手段３である場合は、図４中
に破線で示したように、第３実施形態に示した書き込み
手段７を読み出し手段８とともに備えるのが普通であ
り、好適である。

【００４２】［第５の実施形態］図５は、本発明に係る
第５の実施形態に関し、第１の実施形態の変形に相当す
る自律的情報処理機能を有する情報処理単位の基本構造
のブロック図である。同図において、外部から複数の第
１情報が入力手段１を介して演算手段２に入力される。
この実施形態では、演算手段２は第１情報が入力され、
第１情報を論理演算して１又は２以上の演算結果を出力
する論理演算回路２１と、当該論理演算回路の出力を選
択する選択手段２２を備える。選択手段２２の動作は、
選択制御手段２３により制御される。論理演算回路２１
は、第１情報がそれぞれ独立に入力され、それぞれ独立
に論理演算結果を出力するＮＡＮＤゲート２１ａとＮＯ
Ｒゲート２１ｂとを並列に配置する構造を有する。しか
し、論理ゲートはＮＡＮＤやＮＯＲに限定されず、ＡＮ
Ｄ、ＯＲ、排他的論理和、排他的論理積或いは反転であ
っても構わないし、第１情報をそのまま無変更のまま維
持する恒等論理であっても構わない。回路の小型化の要
請にもよるが、これら論理ゲートの結合体を論理演算回
路２１ａとしても構わない。

【００４３】更に、選択手段２２の最も簡単な構成は、
ゲート電極が選択制御手段２３と接続し、当該選択制御
手段からの制御信号によりゲートの開閉を行い、残る２
つの電極が論理演算回路２１ａの出力端と記憶手段３の
入力端に接続した、論理ゲートに対応する数のパストラ
ンジスタである。選択手段２２は、選択制御手段２３に
よりタイミング制御されるマルチプレクサであっても構
わない。如何なる態様の選択手段であれ、この選択手段
２２は、１又は２以上の論理ゲートの出力の中から一つ
だけを選択して第２情報として記憶手段３に出力する。
選択制御手段２３は、実施形態５に係る情報処理単位を
内蔵する装置内に別に設けた回路又は外部に設けた回路
から図示しない制御線を介して選択手段２２の動作を制
御する。尚、選択手段２３の動作と記憶手段３の動作と
は同期しているので、制御手段５と選択制御手段２３と
は同期的に駆動するのが普通である。

【００４４】選択手段２２の別の構成は、プログラム可
能なロジックアレイ回路である。このプログラム可能な
ロジック回路は、入力された複数の演算結果から予めプ
ログラムされた論理に基づき、必要な演算結果を選択的
に出力する。この場合、選択制御手段２３に相当するの
は、このプログラム可能なロジック回路を予めプログラ
ムするためのプログラム信号を生成し供給する回路であ
る。

【００４５】［第６の実施形態］図６は、本発明に係る
第６の実施形態に関し、第２の実施形態又は第５の実施
形態の変形に相当する自律的情報機能を有する情報処理
単位の基本構想のブロック図である。同図において外部
から複数の第１情報が入力手段１を介して演算手段２に
入力される。この演算手段２には記憶手段３の出力が帰
還的に入力される。複数の第１情報は論理演算回路２１
内のＡＮＤ論理ゲートに入力され、その論理演算結果は
選択手段２２に出力される。又、記憶手段３からの帰還
的入力はそのまま又は直列接続した２つの反転論理ゲー
トを介して当該選択手段に出力される。選択制御手段２
３で制御される選択手段２２は入力された情報を択一的
に記憶手段３に第２情報として出力する。第１情報を処
理する論理ゲートはこの実施形態のようにＡＮＤ論理ゲ
ート一つだけである必要はなく、論理演算結果が選択手
段２２に出力される限り、第５の実施形態のように複
数、異種の論理ゲートであって構わない。

【００４６】第６の実施形態によれば、選択制御手段２
３及び制御手段５により、外部からの第１情報を論理演
算して所望の結果を選択し、これを第２情報として記憶
手段３に格納し、当該記憶手段から外部に出力すること
ができ、更に、出力して第２情報を演算手段２を介して
帰還し、記憶手段３に復元することができる。尚、第２
情報は演算手段２を介して記憶手段３に格納される必要
はなく、図６に破線で示した書き込み手段７により直
接、記憶手段３に書き込まれても構わない。又、第２情
報の外部への出力は出力手段４を介する必要はなく、同
図中破線で示した読み出し手段８により行われても構わ
ない。読み出し手段８で第２情報が外部に出力される場
合は、第２情報の記憶手段３への当該情報の復元は、読
み出し手段８と記憶手段３との間の信号線の分岐線８１
を介して行えばよい。

【００４７】［第７の実施形態］図７は、本発明に係る
第７の実施形態に関し、それぞれが自律的情報処理機能
を有する第１及び第２の情報処理単位（メモリ機能を重
視する場合にはメモリ構造単位）を直列に接続して構成
される二重体型の情報処理構造単位の基本構造を示すブ
ロック図である。

【００４８】第１及び第２の情報処理単位ともに上記の
第１の実施形態に係る情報処理単位であるが、上記第２
〜第６の実施形態に係る情報処理単位の何れであっても
構わない。この図において、入力手段１０１、１０２は
外部から第１情報を入力し、演算手段２０１、２０２は
入力された第１情報に所定の演算を施して第２情報を生
成しこれを出力する。又、演算手段は、図示してないが
例えば上記第５の実施形態のように論理演算回路、選択
手段及び選択制御手段を包含しても構わない。記憶手段
３０１、３０２は出力された第２情報を格納し、出力手
段４０１、４０２は記憶手段に格納された第２情報を外
部に出力する。制御手段５０１、５０２は、それぞれ記
憶手段３０１、３０２の第２情報の格納、出力の動作を
制御するものである。情報再現手段６０１、６０２は、
それぞれ記憶手段３０１、３０２から出力された第２情
報を当該記憶手段に再現又は再格納するものである。書
込手段７０１、７０２は、外部から第３情報を入力して
第１及び第２情報処理単位の記憶手段３０１、３０２の
それぞれに書き込む手段である。当該記憶手段は、当該
第３情報を第２情報として格納、出力する。読出し手段
８０１、８０２は、出力手段４０１、４０２とは別に設
けた、それぞれ記憶手段３０１、３０２に格納された第
２情報を外部に読み出す手段である。第１情報処理単位
の出力手段４０１は、第２情報処理単位の入力手段１０
２の一つに電気的に接続される。この接続を実現する接
続手段９は、半導体装置においては通常は金属層や不純
物注入により高導電性になったポリシリコン層のような
導電性材料により形成される配線である。

【００４９】第２情報処理単位の入力手段１０２は第１
情報処理単位の出力以外の外部からも第１情報の入力を
受ける。このような二重体型情報処理構造単位において
は第１情報処理単位と第２情報処理単位の各動作は互い
に同期するのが通常である。この意味から制御手段５０
１、５０２を一つの制御手段５００として扱うのがより
好ましく現実的でもある。書き込み手段７０１、７０２
及び読み出し手段８０１、８０２については、情報処理
構造単位がアレイ状に配置する場合、通常は特定の情報
処理単位がアドレス指定されてデータの書き込みや読み
出しが成されるので、それらをそれぞれ一つの書き込み
手段７００及び読み出し手段８００として扱うのがより
好ましい。

【００５０】このような二重体型の情報処理構造単位に
よれば、一つの演算処理を二つの演算手段に分配して全
体として当該一つの演算処理を実行することができるの
で、一方の情報処理単位の面積が他方の情報処理単位に
比べて過度に大きくなることがなく、バランスのとれた
構造となる。この為、複数の情報処理単位のアレイ配置
により構成される情報処理体の設計に好適な構造単位と
なる。又、二つの情報処理単位を一体として扱うことが
できるので、情報処理体の全体設計を容易にすることが
できる。

【００５１】このような二重体型情報処理構造単位の、
演算機能に着目した具体例を図２１に示す。つまり図２
１に示す具体例では、本発明の二重体型情報処理単位３
６の演算機能２０１、２０２にイクスクルーシブＯＲ回
路ａ，ｂ，ｃ，ｄを複数用いて図２３のような回路構成
を実現することにより、パリティ設定回路を形成するこ
とができる。

【００５２】この論理回路を図中破線で示す２つの領域
に分割して、当該２領域を二重体型情報処理構造単位を
構成する２つの情報処理単位の演算手段２０１、２０２
に分配し、当該２領域間に必要な結線を接続手段９で行
なう。これにより完成する図２１に示された二重体情報
処理構造単位は、図２３に示された論理回路５３と実際
に実行される演算の内容の点で等価である。つまり、信
号Ｄ０〜Ｄ８はそれぞれの回路において動作的に対応し
ている。

【００５３】このパリティ回路の動作は、偶数／奇数入
力をＬとした場合、データ入力が奇数パリティのときに
出力ＱはＨとなり、逆に偶数／奇数入力をＨとしたとき
には、データ入力が偶数であれば出力はＨとなるという
ものである。

【００５４】又更に図２２においては、三重体型情報処
理構造単位４０により同様のパリティ設定回路を実現し
たものであり情報処理構造単位３９、４１、４３の三重
体型である。図２２と図２３の各回路において信号Ｄ０
〜Ｄ８が対応していることはいうまでもない。又、各情
報処理構造単位３９、４１、４３の信号端子Ｄ４は、接
続手段９０１、９０２によりそれぞれ接続されている。

【００５５】又図２４は、他のパリティ回路の実施形態
を示している。図においてこのようなパリティ回路５５
は、基本的にはパリティ・ツリーとして何段にも積み上
げることができる。図の例においては４段の場合が示さ
れており１２ビットのデータのパリティチェックが可能
となっているが、このようなパリティ回路は他の論理回
路をもつ構造体の中に組み込むことも容易に可能であ
る。

【００５６】［第８の実施形態］図８は、本発明に係る
第８の実施形態に関し、それぞれが自律的情報処理機能
を有する第１、第２及び第３の情報処理単位（又はメモ
リ構造単位）を直列に接続して構成される三重体型の情
報処理構造単位の基本構造を示すブロック図である。こ
の図における三つの情報処理単位は上記第１〜第６の実
施形態に係る情報処理単位の何れであっても構わない。
三つの情報処理単位は、それぞれの入力手段１０１、１
０２、１０３、演算手段２０１、２０２、２０３、記憶
手段３０１、３０２、３０３、出力手段４０１、４０
２、４０３、情報再現手段６０１、６０２、６０３を各
々有している。

【００５７】第１、第２及び第３の情報処理単位の各手
段をまとめてそれぞれ入力手段１００、演算手段２０
０、記憶手段３００、出力手段４００及び情報再現手段
６００として破線で現している。これにより、全体とし
て一つの情報処理単位のように理解することができる。
この点は上記の二重体型情報処理構造単位の場合も同様
である。尚、記憶手段３０１、３０２、３０３を制御す
る制御手段５００が更に書込手段７００及び読出し手段
８００が図７の場合と同様にまとめて表記したものとし
て示される。接続手段９０１は第１情報処理単位の出力
手段４０１と第２情報処理単位の入力手段１０２とを電
気的に接続し、接続手段９０２は第２情報処理単位の出
力手段４０２と第３情報処理単位の入力手段１０３とを
電気的に接続する。接続手段は、先述の通り、半導体装
置においては通常は導電性材料により形成される配線で
ある。

【００５８】［第９の実施形態］図９は、本発明に係る
第９の実施形態に関し、第８の実施形態の変形に相当す
る三重体型の情報処理構造単位の基本構造を示すブロッ
ク図である。この図における情報処理単位構造は、第１
及び第２の情報処理単位が第３の情報処理単位に対して
並列に接続している点で、図８のそれとは異なる。即
ち、第１及び第２情報処理単位の出力手段と第３情報処
理単位の入力手段とがそれぞれ接続手段９０３、９０２
を介して電気的に結合している。しかし、このような場
合であっても、この三重体型情報処理構造単位は、入力
手段１００、演算手段２００、記憶手段３００、出力手
段４００、制御手段５００を必須要素とし、情報再現手
段６００、書き込み手段７００及び読み出し手段８００
を付加的な要素として、全体として一つの情報処理単位
とみなすこともできる。尚、図８及び９における情報処
理構造体は、３個の情報処理単位で構成されているが、
４以上の情報処理単位で情報処理構造体乃至は情報処理
構造体を構成する情報処理構造単位を構成するとしても
構わないことは帰納法的に明らかである。

【００５９】このような三重体型又はそれ以上の多重型
の情報処理構造単位によれば、一つの演算処理を３以上
の演算処理の要素に分解して各々の要素を３以上の演算
手段に分配して全体として当該一つの演算処理を実行す
ることができる。このことは、このような多重体情報処
理構造単位では、特定の一つの情報処理単位の面積が他
の情報処理単位に較べて過度に大きくなることを回避す
ることができ、物理的にバランスのとれた局所的構造と
なる。又、このような構造単位によれば、複数の情報処
理単位のアレイ配置により構成される情報処理全体の設
計に好適な設計単位が提供される。

【００６０】尚、一つの演算処理を３以上の演算処理の
要素に分配して各々要素を３以上の演算手段に分配して
全体として当該一つの演算処理を実行させる例を図Ｃに
示す。この図では、三重体型情報処理構造単位が描かれ
ており、この構造単位全体で実現される一つの演算処理
は、パリティ設定である。このパリティ設定の処理を実
行する論理回路を図Ｄに示す。この論理回路を図中破線
で示す３つの領域Ｚ１，Ｚ２，Ｚ３に分割して、当該３
領域を三重体型情報処理構造単位を構成する３つの情報
処理単位の演算手段２０１、２０２、２０３に分配し、
当該３領域間に必要な結線を接続手段９により行う。こ
れにより完成する図Ｃに示された三重体が多情報処理構
造単位は、図Ｄに示された論理回路と、実際に実行され
る演算の内容の点で等価である。

【００６１】図１０は、図１〜６に示す情報処理単位又
は図７〜９に示す情報処理構造単位がＳ１１〜Ｓklの位
置にアレイ状又はマトリックス状に配置して構成される
情報処理構造体の要部を示す。尚、図１０は、Ｓ１１〜
Ｓklの位置に配置する図１〜６に示す情報処理単位にお
いて、隣接する複数個の情報処理単位をもって図７〜９
に示す情報処理構造単位が配置するように描かれている
と理解することもできる。

【００６２】図１０では、従来の半導体記憶装置のメモ
リセルアレイと同様に、ビット線ＢＬ１〜ＢＬl及びワ
ード線ＷＬ１〜ＷＬkの交差位置にＳ１１〜Ｓklがあ
り、任意のＳｍｎに配置する情報処理単位又は情報処理
構造単位が配置する。各情報処理単位又は情報処理構造
単位は四つの入力手段又は入力端１０１〜１０４と入力
手段又は入力端と出力手段又は出力端を兼ねた一つのパ
ッド部４１０を備えている。パッド部４１０はビット線
ＢＬｍ（図中ではＢＬ１）と接続して外部からの情報の
入出力に関与するとともに、接続配線９４１ａ、９４１
ｂ、９４１ｃ、...を介して隣接する情報処理単位又は
情報処理構造単位の入力手段又は入力端に接続し、当該
隣接する情報処理単位又は情報処理構造単位への外部か
らの情報入力を可能にする。又、四つの入力手段又は入
力端１０１〜１０４の各々は、隣接する情報処理単位又
は情報処理構造単位のパッド部４１０ａ、４１０ｂ、４
１０ｃ、...と接続配線９１１〜９１４を介して接続
し、演算処理に必要な情報を受ける。この図に示す実施
形態では、Ｓ１１〜Ｓｋｌの位置で画定されるマトリッ
クスの端部に位置する情報処理単位又は情報処理構造単
位の入力手段又は入力端（例えば１０１）は接地されて
いる。

【００６３】尚、図１０では、ｋ＝４、ｌ＝４、従って
合計１６個のＳが認められるが、本発明はこの具体的態
様に限定されない。又、任意の位置における情報処理単
位Ｓｍｎ又は情報処理構造単位Ｓｍｎが備える入力手段
又は入力端又は入力手段としてのパッド部の個数や配置
は、この図に示される態様に限定されない。

【００６４】図１１は、図１０の情報処理構造体の要部
を組み込んだ半導体記憶装置の全体を示す図である。図
１１において、複数のマトリックス状の記憶手段３００
は、接続ラインＴＬ１〜ＴＬｌを介してＴＣＳ供給回路
３１、ワードラインＷＬ１〜ＷＬｋを介して行デコーダ
ＲＤ、接続ラインＣＬ１〜ＣＬｋを介してＳＣＳ供給回
路３３、ビットラインＢＬ１〜ＢＬｌを介してセンスア
ンプＳＡ、列デコーダＣＤに接続されている。更に行デ
コーダＲＤは行アドレスバッファＲＡＢに接続され、列
デコーダＣＤは、列アドレスバッファＣＡＢに接続され
ている。

【００６５】上記した構成において、情報処理単位Ｓｍ
ｎ又は情報処理構造体Ｓｍｎの領域は、図１０に示すよ
うにマトリックス状に配置される。行アドレスバッファ
及び行デコーダＲＤを介して、又列アドレスバッファ及
び列デコーダＣＤを介して情報処理単位Ｓｍｎ又は情報
処理構造体Ｓｍｎの任意番地がアドレス指定され、当該
番地の記憶手段に格納されている情報をセンスアンプＳ
Ａで外部に読み出す点や、アドレス指定された任意番地
Ｓｍｎに外部から情報が書き込まれる点は、従来の半導
体記憶装置と同様である。

【００６６】本発明に係る実施形態として特徴的なの
は、任意番地に配置する情報処理単位Ｓｍｎ又は情報処
理構造単位Ｓｍｎの記憶手段３ｍｎにおける情報の格
納、読み出し及び書き込みといった動作を制御するため
の記憶手段動作制御信号ＴＣＳを、制御手段６ｍｎとし
て、信号供給線ＴＬｎを介して当該情報処理単位又は情
報処理構造単位に対して供給するＴＣＳ供給回路と、任
意番地Ｓｍｎに配置する情報処理単位又は情報処理構造
単位の選択手段２２ｍｎの動作を制御するための選択手
段動作制御信号ＳＣＳを、選択制御手段２３ｍｎとし
て、信号供給線ＣＬｎを介して当該情報処理単位又は情
報処理構造単位に対して供給するＳＣＳ供給回路とを有
する点である。図中、ＴＣＳ供給回路及びＳＣＳ供給回
路は、それぞれ列線ＢＬｎと平行なＴＬｎ及び行線ＷＬ
ｎと平行なＣＬｎを介して信号を供給するのであるが、
ＴＬｎ及びＣＬｎがそれぞれ列線方向及び行線方向に配
置している必要はない。又、後述の図１２に示す本発明
に係る他の実施形態が典型例であるが、ＳＣＳ供給回路
３３と同等の機能を果たす部分が他に存在するのなら
ば、ＳＣＳ供給回路３３とそのための接続ラインＣＬ１
〜ＣＬｋは設けなくとも構わない。

【００６７】尚、図１１に示された情報処理構造体の各
構成回路は図示しない基本クロック信号を基準としてタ
イミング制御されている。

【００６８】図１２は、図１０における任意の位置Ｓｍ
ｎに配置する情報処理単位の具体例を示す。

【００６９】この部分の情報処理単位は、図１０におい
ても示した、入力端１２１〜１２４、出力端４１２、ビ
ット線ＢＬｎ、ワード線ＷＬｍを備え、図１０において
示さなかった次に列挙する多くの構成要素を示してい
る。即ち、演算手段２ｍｎ、情報再現手段６ｍｎ、記憶
手段としてのラッチ回路３ｍｎ、ラッチ回路の動作（一
般に情報の格納、外部からの情報の書き込み及び外部へ
の情報の読み出しであるが、図１２の場合は主として情
報の格納及び外部からの情報の書き込み）又はその動作
のタイミングを制御する制御手段５ｍｎの一部であっ
て、この制御のために必要なラッチトリガー信号、より
一般的には記憶手段動作制御信号ＴＣＳ（図１１参照）
の第ｎ列対応成分ＴＣＳｎを当該ラッチ回路に入力する
為のラッチトリガー線ＴＬｎ、ラッチ回路の出力線Ｌａ
と出力端４１２への引出線Ｌｂ及び演算手段２ｍｎ、情
報再現手段６ｍｎ等に接続する配線Ｌｃとの交点にある
接続ノードＮｍｎとビット線ＢＬｎとの接続を可能にす
る接続スイッチ素子５１２である。更に、入力端１２１
〜１２４からの入力される第１情報を演算して、ラッチ
回路３ｍｎに格納され得る第２情報の候補の一つを生成
する演算回路（この図では排他的論理和回路）２１１２
ａと、ラッチ回路３ｍｎからの第２情報の出力を第２情
報の候補の一つとして再現する恒等論理回路２１１２ｂ
とを備える演算手段２ｍｎ、この演算手段からの出力の
中から、ラッチトリガー信号ＴＣＳに応じてラッチ回路
３ｍｎに格納される第２情報を選択する選択手段２２１
２、当該選択手段の動作を制御する選択制御手段２３１
２である。選択手段２２１２は、選択制御手段２３１２
がＯＮとなるときには、恒等論理回路２１１２ｂの出力
を選択し、選択制御手段２３１２がＯＦＦとなるときに
は、排他的論理和回路２１１２ａの出力を選択するよう
に動作する。

【００７０】ワード線ＷＬｍは、接続スイッチ素子５１
２の動作を制御するという点からすると制御手段５ｍｎ
の一部であり、選択制御手段２３１２の動作を制御する
という点からすると当該選択制御手段の一部でもある。
ビット線ＢＬｎは、外部からの第３情報をラッチ回路３
ｍｎに第２情報として書き込むという点からすると書き
込み手段７ｍｎの一部であり、ラッチ回路３ｍｎからの
第２情報を外部に出力するという点からすると読み出し
手段８ｍｎの一部でもある。

【００７１】ラッチ回路３ｍｎに格納されている第２情
報は、ワード線ＷＬｍ上で入力されるトリガー信号に応
じて接続スイッチ素子５１２がＯＮとなる場合に、ラッ
チトリガー線ＴＬｎ上で入力されるラッチトリガー信号
ＴＣＳに拘わらず当該ラッチ回路から出力線Ｌａを介し
てビット線ＢＬｎに出力され読み出される。この時、出
力される第２情報は、出力端４１２からも外部に読み出
すことができる。又、この時、同時に選択制御手段２３
１２を構成するスイッチ素子もＯＮとなるので、当該第
２情報は、配線Ｌｃを介して情報再現手段６ｍｎ又は恒
等演算回路２１１２ｂにより、更には選択手段２２１２
を介して、ラッチトリガー信号ＴＣＳにより活性にされ
たラッチ回路３ｍｎに再度格納させることができる。

【００７２】上記のワード線ＷＬｍ上で入力されるトリ
ガー信号は、選択制御手段２３１２を制御することで選
択手段２２１２を最終的に制御する、選択手段動作制御
信号ＳＣＳ（図１１参照）の第ｍ行対応成分ＳＣＳｍで
あると考えられる。この意味から、この実施形態ではワ
ード線ＷＬは選択命令線ＳＬを兼ねているということが
できる。

【００７３】ビット線ＢＬｎ上で外部から入力される第
３情報は、ワード線ＷＬｍ上で入力されるトリガー信号
に応じて接続スイッチ素子５１２及び選択制御手段２３
１２を構成するスイッチ素子がＯＮとなる場合に、ビッ
ト線ＢＬｎから接続ノードＮｍｎ、配線Ｌａ、情報再現
手段６ｍｎ又は恒等演算回路２１１２ｂ並びに選択手段
２２１２を介して、即ち、ラッチ回路３ｍｎの情報を再
現する場合の情報の流れと概ね同じルートを辿って、当
該ラッチ回路３ｍｎに第２情報として書き込まれる。

【００７４】尚、図１２では単一の情報処理単位を描い
ているが、この図における出力端４１２が別の、好まし
くは隣接する、更に好ましくは最近接の情報処理単位の
入力端と金属配線や導電性ポリシリコンのような電気的
接続手段を介して結合することにより、多重体型の情報
処理構造単位を構成することができる。このような情報
処理構造単位の複数個を更に電気的接続手段により結合
することで、情報処理構造体が形成されることは言うま
でもない。

【００７５】次に、図１２の情報構造単位の動作を更に
図１３に示すタイムチャートによって説明する。理解の
便のために図１３では波高が高い場合を活性状態として
定義しているが、実際には、逆に波高が低い場合を活性
状態と定義しても構わない。又、この図には３つの動作
モードが時間的に連続なものとして描かれているが、こ
れは飽くまでも例示的なものに過ぎず、実際には各モー
ドは独立なものであっても構わない。

【００７６】外部からのデータの書き込みを行うモー
ド、換言すれば、外部から入力された第３情報を第２情
報として格納するするモードにおいては、従来の半導体
記憶装置と同様に、アドレス信号端子（図１２では図示
せず）にアドレス信号が入力される。このアドレス信号
は、行アドレスバッファ及び行デコーダ並びに列アドレ
スバッファ及び列デコーダを通じて任意のワード線ＷＬ
ｍ及びビット線ＢＬｎの交差位置にある任意の領域Ｓｍ
ｎの情報処理単位又は情報処理構造単位が書き込み対象
として指定される（ａ１）。一方、データ入力端子（図
１２では図示せず）から書き込まれるべきデータがビッ
ト線ＢＬｎ上に入力される（ａ２）。このデータは、デ
ータの書き込み命令としての記憶手段動作制御信号ＴＣ
Ｓｎがラッチトリガー線ＴＬｎに入力されてラッチ回路
３ｍｎが書き込み可能状態に活性化されたとき（ａ
３）、接続スイッチ素子５１２、接続ノードＮｍｎ、配
線Ｌａ、情報再現手段６ｍｎ又は恒等論理回路２１１２
ｂ並びに選択手段２２１２を介して当該ラッチ回路に格
納される。ラッチ回路３ｍｎに格納されている第２情報
は、出力端４１２から外部（別の情報処理単位の入力端
又は入力手段を含む）へ出力される（ａ４）。

【００７７】外部への読み出しを行うモード、換言すれ
ばビット線ＢＬｎのような読み出し手段により外部へ第
２情報を出力するモードにおいては、アドレス信号によ
りワード線ＷＬｍ及びビット線ＢＬｎの交差位置の情報
処理単位又は情報処理構造単位が指定される（ｂ１）。
そしてこの情報処理単位又は情報処理構造単位に格納さ
れている情報は、接続ノードＮｍｎの電位としてビット
線ＢＬｎ上でセンス回路により読み出される（ｂ２）。

【００７８】更にもう一つのモードである入力／演算／
選択／格納／出力モードにおいては、入力端１２１〜１
２４に、演算されるべき４種類の第１情報が外部から同
時に又は概ね同時に入力される（ｃ１）。尚、演算及び
演算結果の選択並びに選択された情報の格納といった信
号処理によって生ずる時間的遅延を考慮しない又は当該
時間的遅延が無視しうる程小さいのならば、入力端から
の第１情報の入力（ｃ１、ｄ１、ｅ１、ｆ１）と出力端
からの第２情報の出力（ａ４、ｃ３、ｄ３、ｅ３）はほ
ぼ同時に起こる。

【００７９】ｃ１のタイミングで入力された第１情報は
排他的論理和回路２１１２ａで演算処理され、その演算
結果は、恒等論理回路２１１２ｂの出力とともに選択手
段２２１２に入力される。この選択手段２２１２は、選
択制御手段２３１２がＯＦＦとなるときには排他的論理
和回路２１１２ａの演算結果を、選択制御手段２３１２
がＯＮとなるときには恒等論理回路２１１２ｂの出力を
第２情報としてラッチ回路３ｍｎに向けて出力する。当
該ラッチ回路３ｍｎへの第２情報の格納は、データの書
き込み命令としての記憶手段動作制御信号ＴＣＳｎがラ
ッチトリガー線ＴＬｎに入力されてラッチ回路３ｍｎが
書き込み可能状態に活性化されたとき（ｃ２）実行され
る。この時の接続ノードＮｍｎの電位は、ラッチ回路Ｎ
ｍｎに格納された第２情報に対応しているので、出力端
４１２から第２情報と等価な情報が外部に出力される
（ｃ３）。出力端４１２から外部に出力される第２情報
は、適当な電気的接続手段９（例えば図８では９０１、
９０２、図９では９０２、９０３）を介して別の、好ま
しくは隣接する情報処理単位又は情報処理構造単位の入
力端又は入力手段に第１情報として入力され得る。

【００８０】以上の説明と同様に、入力端１２１〜１２
４からの第１情報の入力が引き続き起こると（ｄ１、ｅ
１、ｆ１、...）、ラッチ回路３ｍｎが書き込み可能状
態に活性化する場合に（ｄ２、ｅ２、ｆ２、...）出力
端４０１から第２情報と等価な情報が外部に出力される
（ｃ３、ｄ３、ｅ３、...）。

【００８１】図１４は、図１０における任意の位置Ｓｍ
ｎに配置する情報処理単位の他の具体例を示す。この具
体例は図１２に示す具体例よりも複雑であり、選択手段
としてデコード回路を用い、コマンド線上の選択制御信
号により、当該選択手段を制御する点で異なる。

【００８２】図１４に示す情報処理単位は、入力端１４
１〜１４４、出力端４１４、ビット線ＢＬｎ、ワード線
ＷＬｍを備え、更に、演算手段２ｍｎ、情報再現手段６
ｍｎ、記憶手段としてのラッチ回路３ｍｎ、ラッチ回路
の動作（一般に情報の格納、外部からの情報の書き込み
及び外部への情報の読み出しであるが、図１３の場合は
主として情報の格納及び外部からの情報の書き込み）又
はその動作のタイミングを制御する制御手段５ｍｎの一
部であって、この制御のために必要なラッチトリガー信
号、より一般的には記憶手段動作制御信号ＴＣＳの第ｎ
列対応成分ＴＣＳｎを当該ラッチ回路に入力する為のラ
ッチトリガー線ＴＬｎ、ラッチ回路の出力線Ｌａと出力
端４１４への引出線Ｌｂ及び演算手段２ｍｎ、情報再現
手段６ｍｎ等に接続する配線Ｌｃとの交点にある接続ノ
ードＮｍｎとビット線ＢＬｎとの接続を可能にする接続
スイッチ素子５１４である。更に、排他的論理和回路２
１１４ａ、論理和回路２１１４ｂ、論理積回路２１１４
ｃ、反転論理回路２１１４ｄ及び恒等論理回路２１１４
ｅを備える論理演算回路群であって、恒等論理回路２１
１３ｅを除く各論理演算回路が、入力端１４１〜１４４
からの入力される第１情報を演算して、ラッチ回路３ｍ
ｎに格納され得る第２情報の候補の一つを生成する。更
に、ラッチトリガー信号ＴＣＳに応じてラッチ回路３ｍ
ｎに格納されるべき第２情報を選択する選択手段である
デコーダ回路２２１４が設けられる。この図における恒
等論理回路２１１４ｅは、ラッチ回路３ｍｎからの第２
情報の出力を第２情報の候補の一つとして再現する機能
を有する。デコーダ回路２２１４は、選択手段としての
機能のみならず、選択命令線ＳＬの第ｍ行成分であるＳ
Ｌｍを通じて入力される選択手段動作制御信号ＳＣＳの
第ｍ行対応成分ＳＣＳｍにより駆動され、当該選択手段
としての動作を制御する選択制御手段２３１４としての
機能を併せ持つ。要するに、選択手段動作制御信号ＳＣ
Ｓｍによってデコーダ回路２２１４／２３１４を制御す
ることにより、任意の演算結果を、ラッチ回路３ｍｎに
格納されるべき第２情報として選択することができる。

【００８３】尚、図１４では選択命令線ＳＬｍが３本描
かれているが、コマンド線が３本の場合には、最多で８
種類の論理演算回路の出力の選択をデコーダ回路２２１
４／２３１４で行うことができる。しかし、より現実的
な態様では、半導体基板上で領域Ｓｍｎが占有する面積
が過度に増加しないことを要件の一つとして情報処理構
造体が設計されるので、この図に示すように８個未満の
論理演算回路で情報処理単位又は情報処理構造単位が構
成されるだろう。

【００８４】図１２に示した実施形態の場合と同様に、
図１４に示した実施形態について次のことが言える。ワ
ード線ＷＬｍは、接続スイッチ素子５１４の動作を制御
するという点からすると制御手段５ｍｎの一部である。
ビット線ＢＬｎは、外部からの第３情報を第２情報とし
てラッチ回路３ｍｎに書き込むという点からすると書き
込み手段７ｍｎの一部であり、ラッチ回路３ｍｎからの
第２情報を外部に出力するという点からすると読み出し
手段８ｍｎの一部でもある。ラッチ回路３ｍｎに格納さ
れている第２情報は、ワード線ＷＬｍ上で入力されるト
リガー信号に応じて接続スイッチ素子５１４がＯＮとな
る場合に、ラッチトリガー線ＴＬｎ上で入力されるラッ
チトリガー信号ＴＣＳに拘わらず当該ラッチ回路から出
力線Ｌａを介してビット線ＢＬｎ上に読み出される。こ
の時、読み出される第２情報は、出力端４１４からも外
部に読み出すことができる。又、当該第２情報は、配線
Ｌｃを介して情報再現手段６ｍｎ又は恒等演算回路２１
１２ｅにより、更には選択命令線ＳＬｍ上の信号ＳＣＳ
ｍにより制御されるデコーダ回路２２１４／２３１４を
介して、ラッチトリガー信号ＴＣＳにより活性にされた
ラッチ回路３ｍｎに再度格納させることができる。

【００８５】ビット線ＢＬｎ上で外部から入力される第
３情報は、ワード線ＷＬｍ上で入力されるトリガー信号
に応じて接続スイッチ素子５１２がＯＮと成り、しかも
デコーダ回路２２１４／２３１４が活性化する場合に、
ビット線ＢＬｎから接続ノードＮｍｎ、配線Ｌａ、情報
再現手段６ｍｎ又は恒等演算回路２１１４ｅ並びにデコ
ーダ回路２２１４／２３１４を介して、即ち、ラッチ回
路３ｍｎの情報を再現する場合の情報の流れと概ね同じ
ルートを辿って、当該ラッチ回路３ｍｎに第２情報とし
て書き込まれる。

【００８６】尚、図１２の場合同様、図１４では単一の
情報処理単位を描いているが、この図における出力端４
１４が別の、好ましくは隣接する、更に好ましくは最近
接の情報処理単位の入力端と金属配線や導電性ポリシリ
コンのような電気的接続手段を介して結合することによ
り、多重体型の情報処理構造単位を構成することができ
る。

【００８７】次に、図１４の情報構造単位の動作を更に
図１５に示すタイムチャートによって説明する。図１３
の場合と同様、理解の便のために図１５では波高が高い
場合を活性状態として定義しているが、実際には、逆に
波高が低い場合を活性状態と定義しても構わない。又、
この図には３つの動作モードが時間的に連続なものとし
て描かれているが、これは飽くまでも例示的なものに過
ぎず、実際には各モードは独立なものであっても構わな
い。

【００８８】外部からのデータの書き込みを行うモード
においては、アドレス信号端子（図１４では図示せず）
にアドレス信号が入力される。このアドレス信号は、行
アドレスバッファ及び行デコーダ並びに列アドレスバッ
ファ及び列デコーダを通じて任意のワード線ＷＬｍ及び
ビット線ＢＬｎの交差位置にある任意の領域Ｓｍｎの情
報処理単位又は情報処理構造単位が書き込み対象として
指定される（ａ１０）。一方、データ入力端子（図１４
では図示せず）から書き込まれるべきデータがビット線
ＢＬｎ上に入力される（ａ２０）。このデータは、選択
データの書き込み命令としての記憶手段動作制御信号Ｔ
ＣＳｎがラッチトリガー線ＴＬｎに入力されて当該ラッ
チ回路が書き込み可能状態に活性化され（ａ３０）、更
に恒等論理演算結果の選択命令としての選択制御信号Ｓ
ＣＳｍがデコーダ回路２２１４／２３１４に入力されて
当該デコーダ回路が活性化されたとき（ａ４０）、接続
スイッチ素子５１２、接続ノードＮｍｎ、配線Ｌａ、情
報再現手段６ｍｎ又は恒等論理回路２１１４ｅ並びにデ
コーダ回路２２１４／２３１４を介して当該ラッチ回路
に第２情報として格納される。当該第２情報と等価な情
報は、出力端４１４を通じて外部に出力され得る（ａ５
０）。

【００８９】外部への読み出しを行うモードにおいて
は、アドレス信号によりワード線ＷＬｍ及びビット線Ｂ
Ｌｎの交差位置の情報処理単位又は情報処理構造単位が
指定される（ｂ１０）。そしてこの情報処理単位又は情
報処理構造単位に格納されている情報は、接続ノードＮ
ｍｎの電位としてビット線ＢＬｎ上でセンス回路により
読み出される（ｂ２０）。

【００９０】入力／演算／選択／格納／出力モードにお
いては、入力端１４１〜１４４に、演算されるべき４種
類の第１情報が外部から同時に又は概ね同時に入力され
る（ｃ１０）。尚、演算及び演算結果の選択並びに選択
された情報の格納といった信号処理によって生ずる時間
的遅延を考慮しない又は当該時間的遅延が無視しうる程
小さいのならば、入力端からの第１情報の入力（ｃ１
０、ｄ１０、ｅ１０、ｆ１０）と出力端からの第２情報
の出力（ａ５０、ｃ４０、ｄ４０、ｅ４０）はほぼ同時
に起こる。

【００９１】入力端１４１〜１４４から入力された第１
情報は、恒等演算回路２１１４ｅを除く論理演算回路群
２１１４ａ〜２１１４ｄにおいて処理され、それぞれの
演算結果が、恒等演算回路２１１４ｅの演算結果ととも
にデコーダ回路２２１４／２３１４に入力される。デコ
ーダ回路２２１４／２３１４は、選択命令線ＳＬｍ上の
選択命令信号ＳＣＳｍにより制御され、任意の論理演算
結果を第２情報としてラッチ回路３ｍｎに向けて出力す
る（ｃ２０）。当該ラッチ回路３ｍｎへの第２情報の格
納は、一般に、データの書き込み命令としての記憶手段
動作制御信号ＴＣＳｎがラッチトリガー線ＴＬｎに入力
されてラッチ回路３ｍｎが書き込み可能状態に活性化さ
れたとき（ｃ３０）実行される。この時の接続ノードＮ
ｍｎの電位は、ラッチ回路３ｍｎに格納された第２情報
に対応しているので、出力端４１４から第２情報と等価
な情報が外部に出力される（ｃ４０）。出力端４０１か
ら外部に出力される第２情報は、適当な電気的接続手段
９（例えば図８では９０１、図９では９０３）を介して
別の、好ましくは隣接する情報処理単位又は情報処理構
造単位の入力端又は入力手段に第１情報として入力され
得る。以上の説明と同様に、引き続く入力端１０１〜１
０４からの第１情報の入力が起こると（ｄ１０、ｅ１
０、ｆ１０、...）、デコーダ回路２２１４／２３１４
が選択動作を行い（ｄ２０、ｅ２０、ｆ２０、...）、
更にラッチ回路３ｍｎが書き込み可能状態に活性化する
場合に（ｄ３０、ｅ３０、ｆ３０、...）出力端４０１
から第２情報と等価な情報が外部に出力される（ｄ４
０、ｅ４０、ｆ４０、...）。

【００９２】図１６は、本発明に係る情報処理単位又は
情報処理単位構造の各例を示す回路図である。図１６に
おいて、任意の選択命令線ＳＬｍｎ、ラッチトリガー線
ＴＬｍｎ、及び領域Ｓｍｎとの配置関係がそれぞれ示さ
れる。上述したように、領域Ｓｍｎには情報処理単位又
は情報処理構造単位が配置されるが、選択命令線やラッ
チトリガー線との関係においては、一つの（共通の）選
択命令線やラッチトリガー線に対して、２つ、３つ又は
それ以上の複数の情報処理単位又は情報処理構造単位が
接続していてもかまわない。

【００９３】図１６の（１）は、任意の行方向に配置す
る領域内の情報処理単位又は情報処理構造単位におい
て、選択命令線ＴＬｍｎ及びラッチトリガー線ＳＬｍｎ
が共通になっている場合を示している。図１６の（２）
は、任意の行方向に配置する領域内の情報処理単位又は
情報処理構造単位において、選択命令線ＴＬｍｎ…が共
通である場合を示している。又、図１６の（３）は、任
意の列方向に配置する領域内の情報処理単位又は情報処
理構造単位において、選択命令線ＴＬｍｎ及びラッチト
リガー線Ｓｍｎ…が共通になっている場合である。

【００９４】これらの例において、隣接する情報処理単
位又は情報処理構造単位の全てが共通の命令線（選択命
令線及び／又はラッチトリガー線）に接続している必要
はない。一つおきに共通の命令線に配置していても構わ
ないし、それ以上離隔した複数の情報処理単位又は情報
処理構造単位が共通の命令線に接続されていても構わな
い。

【００９５】又、図１７及び図１８は、本発明に係る情
報処理単位又は情報処理構造単位の構成例をそれぞれ示
している。

【００９６】図１７において、選択命令線ＴＬｍｎ…と
ラッチトリガー線ＳＬｍｎ…とが交差し、その交差位置
に任意の領域Ｓｍｎが配置する構成をとっている。例え
ば、Ｓ１１〜Ｓ１４に配置する情報処理単位又は情報処
理構造単位は共通の選択命令線ＳＬ１ｎに接続詞、Ｓ１
４，Ｓ２４，Ｓ３４，Ｓ４４に配置するものは共通のラ
ッチトリガー線ＴＬｍ４に接続する。この結果、共通の
命令線に接続する限り、それらの情報処理単位又は情報
処理構造単位は、共通の命令信号により自律的情報処理
を概ね同時に実行することになる。全ての命令線に同時
に命令信号を入力すれば全領域に渡って自律的情報処理
が同時に実行されることとなる。

【００９７】又、図１８においては、選択命令線とラッ
チトリガー線とが平行に配置し、その方向に沿って任意
の領域Ｓｍｎが配置する構成を採っている。例えば、Ｓ
１１〜Ｓ１４に配置する情報処理単位又は情報処理構造
単位は共通の選択命令線ＳＬ１ｎ及びラッチトリガー線
ＴＬ１ｎに接続する。この結果、共通の命令線に接続す
る限り、それらの情報処理単位又は情報処理構造単位
は、共通の命令信号により自律的情報処理を概ね同時に
実行することとなる。全ての命令線に同時に命令信号を
入力すれば全領域に渡って自律的情報処理が同時的に実
行されることは、図１７の場合と同様である。

【００９８】［第１０の実施形態］図１９の（Ａ）は、
本発明に係る第１０の実施形態に関し、４個以上の情報
処理単位で構成される情報処理構造体の基本構造を示す
ブロック図である。同図における情報処理構造体は、少
なくとも情報処理単位を構成する必須要素、即ち入力手
段１、演算手段２、記憶手段３、出力手段４、制御手段
５、付加手段即ち情報再現手段６、書き込み手段７、及
び読み出し手段８で構成されている。ここで、行列状に
アレイ配置する複数の記憶手段３のそれぞれが入力手段
１と出力手段４を備え（模式的に描いた同図の（Ｄ）参
照）、記憶手段３、入力手段１、出力手段４がそれぞれ
群を成して記憶領域３００、入力領域１００、出力領域
４００を形成している（同図の（Ｂ）、（Ｃ）も参
照）。又、演算手段２並びにこれを構成する論理演算回
路２１、選択手段２２、選択制御回路２３は、当該複数
の記憶手段の外部に共通に設けられ、全体として外部演
算領域２００を形成している。外部演算領域２００にお
ける演算結果は、後述するように、アドレス指定された
情報処理単位に再入力され得ることに注意を要する。

【００９９】記憶領域３００内の特定アドレスの記憶手
段３ｉｊへのアクセスを可能にするために、この実施形
態に係る情報構造体は、通常のＤＲＡＭ装置やＳＲＡＭ
装置同様、アドレス信号のうちの行アドレスを一時的に
蓄積する行アドレスバッファＲＡＢと、この行アドレス
バッファＲＡＢに接続して行アドレスをデコードする行
デコーダＲＤと、アドレス信号のうちの列アドレスを一
時的に蓄積する列アドレスバッファＣＡＢと、この列ア
ドレスバッファＣＡＢに接続して列アドレスをデコード
する列デコーダＣＤと、この列デコーダＣＤに接続する
センスアンプＳＡを備える。

【０１００】センスアンプＳＡは複数個のセンス回路を
備え、列デコーダＣＤの出力信号で対応するセンス回路
が活性化され、行アドレスに対応する行線又はワード線
ｉ（図示せず）と列アドレスに対応する列線又はビット
線ｊ（図示せず）との交差位置にある任意の記憶手段３
ｉｊへのアクセスが可能になる。この場合、予め入力さ
れたアドレス信号に基づき必要なセンス回路を事前に活
性化しておくためのアドレス遷移検出回路（図示せず）
をセンスアンプＳＡに接続して設けても構わない。セン
スアンプＳＡは、出力回路ＯＣ及び入力回路ＩＣに更に
接続する。図示されている系の外部からの入力情報ＩＮ
は入力回路ＩＣでインピーダンス変換に代表される適当
な前処理を施されて、引き続きセンスアンプＳＡを介し
て記憶手段３ｉｊに書き込まれる。この場合、入力情報
ＩＮは記憶手段３ｉｊの入力手段１ｉｊを介して当該記
憶手段に書き込まれるようにしても構わない。記憶手段
３ｉｊに蓄積されている情報はセンスアンプＳＡを介し
て取り出され、出力回路ＯＣで適当な処理を施されて図
示されている系の外部へ出力情報ＯＵＴとして読み出さ
れる。出力回路ＯＣ及び入力回路ＩＣの動作は制御回路
ＣＮＴにより制御されている。この制御回路ＣＮＴは、
アドレス信号及び組み込み済みの情報、或いは図示しな
い別の入力情報に基づき必要な制御信号を生成する。

【０１０１】この実施形態は、仮に記憶手段をメモリセ
ルと考えてみると理解し易いだろう。例えば、記憶手段
をＳＲＡＭセルとして考えてみると、ビット線とワード
線との交差位置に一つずつＳＲＡＭセルを配置して構成
されるアレイは、記憶領域３００に相当することにな
る。又、特定の記憶手段３ｐｑにおける入力手段１ｐｑ
及び出力手段４ｉｊは、ワード線及びビット線を介して
アクセスされる任意のＳＲＡＭセルに情報を格納した
り、そこから格納された情報を読み出したりする場合
の、当該ＳＲＡＭセルに定常的に結合する出力端、ビッ
ト線と選択的に結合することができるパッドのような入
力端又は出力端に相当することになる。

【０１０２】第１０の実施形態においては、任意の数の
情報処理単位の各記憶手段に格納されている情報はそれ
ぞれの出力手段から外部演算領域２００に第１情報とし
て送られる。記憶手段に格納されている情報は、当該記
憶手段に再現された第２情報であっても構わない。但
し、特定の情報処理単位の記憶手段３ｐｑ以外の記憶手
段の格納している情報は、当該特定の情報処理単位から
すると外部から入力される第１情報である。これらの情
報以外に、図示した系の外部からの入力信号ＩＮに対応
する入力回路ＩＣの出力のうち一部の信号ＩＮａが入力
手段１ａを介して外部演算領域２００に第１情報として
入力される。入力信号ＩＮのうちの一部の信号ＩＮｂ
（図示せず）が直接入力手段１ａに第１信号として入力
されるようにしても構わないが、この場合には、入力手
段１ａは入力回路ＩＣと同様にインピーダンス変換に代
表される適当な前処理を行う。外部からの入力信号ＩＮ
のうちの残りの信号は第３信号であり、入力回路ＩＣ及
びセンスアンプＳＡを介して記憶手段３ｉｊに第２信号
として書き込むことができる。

【０１０３】外部演算領域２００に入力された一又は二
以上の第１情報は、論理演算回路２１で演算される。こ
の論理演算回路２１は、他の実施形態の場合と同様、恒
等、反転、排他的論理和、排他的論理積、論理和、論理
積に代表される論理演算回路要素を備えている。どの回
路要素を含めるか、何個の回路要素を含めるか、或いは
どのような論理演算を行うかは、要求される情報処理演
算の内容は勿論、情報処理構造体の大きさや構造体の簡
素化の要請等の外的要因を考慮して決定される。論理演
算回路２１における一又は二以上の演算結果は選択回路
２２により１又は二以上選択され、出力回路ＯＣ及び入
力回路ＩＣに入力される。選択回路２２は選択制御回路
２３により制御される。選択制御回路２３は、入力され
るアドレス信号に対応する論理演算回路２１の演算結果
を選択する。選択された演算結果は、出力回路ＯＣを介
して出力情報ＯＵＴとして系外へ読み出されるか、入力
回路ＩＣを介して入力情報ＩＮとしてアドレス信号に対
応する記憶手段に書き込まれる。この意味から、入力信
号ＩＮには、外部から供給される信号と内部で生成され
る演算結果としての信号の二種類があると言える。但
し、この実施形態では、当該内部で生成される演算結果
は、制御回路ＣＮＴで制御される入力回路ＩＣ及び出力
回路ＯＣを介して、出力情報ＯＵＴとして系外へ読み出
すことが可能である。

【０１０４】本発明に係る第１０の実施形態によれば、
各情報処理単位の演算手段に排他的論理和、論理積等の
基本論理演算要素としての役割を分担させて、全体で一
つの情報処理を実現することができる。これに加えて、
複数の情報処理単位により構造単位を構成して、当該構
造単位を複数個用いて目的とする情報処理機能を果たす
情報処理構造体を構成することもできる。即ち、目的と
する情報処理機能を複数のやや複雑な論理演算要素（基
本論理演算要素が数個集まって構成される比較的大きな
要素）に分解して、当該やや複雑な論理演算要素の機能
をそれに対応する情報処理構造単位内で実現するように
回路設計を行い、次いで、かかる構造単位を適宜配列又
は配線して情報処理構造体を完成させる回路設計を行う
ことができる。先述の二重体型及び三重体型情報処理構
造単位はこのような回路設計を実践する上で重要な設計
単位となる。このような設計手法は、分散型情報処理の
設計の柔軟性と自由度を拡大できる点で非常に重要であ
る。

【０１０５】特定の情報処理構造体が何個の情報処理単
位を情報処理構造単位として構成されるかは、設計上の
問題ではあるが、通常のメモリ素子の場合のように記憶
手段３ｉｊがアレイ状に配置するこの第１０の実施形態
に特に着目した場合、幾何学的対称性の見地から、同図
（Ｂ）に示したように一つの記憶手段とこれに最近接に
配置する４つの記憶手段の合計５つにより情報処理構造
単位が構成されても構わないし、同図（Ｃ）に示したよ
うに一つの記憶手段とこれに一次的に最近接する４つの
記憶手段及び二次的に最近接する４つの記憶手段の合計
９個により情報処理構造単位が構成されても構わない。

【０１０６】図２０は、排他的論理和回路を備えるメモ
リセルにより構成された半導体記憶装置により演算さ
れ、それ自体に格納される演算処理結果の一例を示すデ
ータ図である。メモリセルアレイに当初記憶されている
画像データＰは、データ値 ”１”で表される所定の画
像Ｐ０と、周辺のデータ値 ”０”（図中では ”・”で
簡略化されている）とから成る。これらの画像データ”
１”、”０”は、第１情報として、本発明に係る半導体
記憶装置内の自律的演算処理に供される。この演算処理
の結果、任意のメモリセルの持つ第２情報としてのデー
タ値は、近接する周囲のメモリセルと同じデータ値であ
る場合には、”０”となり、異なる場合には”１”とな
る。このため、所定画像Ｐ０は、この演算処理により当
該所定画像Ｐ０の輪郭のみを ”１”とする画像Ｑ０に
変換され、当該半導体記憶装置内に格納される。即ち、
この例における本発明に係る半導体記憶装置によれば、
例えば外部から半導体チップ内に取り込んだ画像情報
を、当該半導体チップ内で演算処理してノイズを除去
し、その演算結果を輪郭画像データとして格納し、その
後変読み出し手段８により半導体記憶装置外に設けた出
力装置（表示装置を含む）にその輪郭画像データを読み
出して、更なる画像処理演算に供したり、必要に応じて
可視化することもできる。この意味から、当該半導体記
憶装置は、ノイズフィルタ機能を内蔵した半導体記憶装
置であるとも言える。

【０１０７】本発明に係る半導体記憶装置又は情報処理
構造体が、どのような付加的な機能を備えることができ
るかは、どのように回路設計を行うか、特にどのような
論理演算を行うかによるのであり、設計者が本発明に係
る技術思想に基づき随意に決定できる事項である。

【０１０８】本発明は、その主旨の範囲で種々の変形例
が考えられ、同様の効果を生ずることは言うまでもな
い。例えば、情報処理構造体としてのＳＲＡＭ装置に本
発明を適用した場合であっても、ＤＲＡＭ装置に本発明
を適用した場合であっても、両者において同様な発明の
効果が生じることは明白であり、かかる変形例は本発明
の技術的範囲に属する点について議論を要しない。更
に、本発明に係る情報処理単位、情報処理構造単位、情
報処理構造体及び又は半導体記憶装置を量子効果デバイ
スで実現した場合であっても、かかる量子効果デバイス
が本発明に係る技術思想に属することも明白である。

【０１０９】

【発明の効果】以上説明した通り、本発明によれば、従
来の基本的情報処理機能、即ち単にデータの書き込みと
読み出しを行う機能だけでなく、外部から入力されたデ
ータを加工又は演算処理して、それ自体内に格納し、必
要に応じて外部に出力する自律的情報処理機能を有する
情報処理単位又はメモリ構造単位を実現することができ
る。このような情報処理単位又はメモリ構造単位を複数
個結合することにより、互いに相互作用し合い、外部と
の関係において分散型情報処理を行う情報処理構造単位
を実現することができる。

【０１１０】更にこのような情報処理単位、メモリ構造
単位及び／又は情報処理構造単位を複数個結合すること
により、その内部に自律的情報処理機能に起因する特殊
な機能を有する情報処理構造体又は半導体記憶装置を実
現することができる。更に、情報処理単位及び情報処理
構造単位を多重体化することにより、情報処理機能別或
いは構成要素別に配置領域を画定化することにより、更
には目的とする演算処理を複数の処理要素に細分化し、
その複数の処理要素を複数の情報処理単位や情報処理構
造単位に分配することで全体として目的の演算処理を実
現することにより、又これらを行う過程で回路設計を多
段階化することにより、分散型情報処理の設計の柔軟性
と自由度を大幅に広げることが可能になる。

【図面の簡単な説明】

【図１】本発明に係る第１の実施形態である自律的情報
処理機能を有する単一の情報処理単位の基本構造を示す
ブロック図。

【図２】本発明に係る第２の実施形態である自律的情報
処理機能を有する単一の情報処理単位の他の基本構造を
示すブロック図。

【図３】本発明に係る第３の実施形態である自律的情報
処理機能を有する単一の情報処理単位の他の基本構造を
示すブロック図。

【図４】本発明に係る第４の実施形態である自律的情報
処理機能を有する単一の情報処理単位の他の基本構造を
示すブロック図。

【図５】本発明に係る第５の実施形態である第１の実施
形態の変形に相当する自律的情報処理機能を有する情報
処理単位の基本構造のブロック図。

【図６】本発明に係る第６の実施形態である、第２の実
施形態若しくは第５の実施形態の変形に相当する自律的
情報機能を有する情報処理単位の基本構想のブロック
図。

【図７】本発明に係る第７の実施形態である二重体型の
情報処理構造単位の基本構造を示すブロック図。

【図８】本発明に係る第８の実施形態である三重体型の
情報処理構造単位の基本構造を示すブロック図。

【図９】本発明に係る第９の実施形態である他の三重体
型の情報処理構造単位の基本構造を示すブロック図。

【図１０】情報処理単位又は情報処理構造単位が配置し
て構成される情報処理構造体の要部を示す図。

【図１１】図１０の情報処理構造体の要部を組み込んだ
当該情報処理構造体の全容図。

【図１２】図１０における任意の位置に配置する情報処
理単位の具体例を示す図。

【図１３】図１２の情報構造単位の動作を示すタイムチ
ャート。

【図１４】図１０における任意の位置に配置する情報処
理単位の他の具体例を示す図。

【図１５】図１４の情報構造単位の動作を示すタイムチ
ャート。

【図１６】本発明に係る情報処理単位又は情報処理単位
構造の各例を示す回路図である。

【図１７】本発明に係る情報処理単位又は情報処理単位
構造の各例を示す回路図である。

【図１８】本発明に係る情報処理単位又は情報処理単位
構造の各例を示す回路図である。

【図１９】本発明に係る第１０の実施形態である４個以
上の情報処理単位で構成される情報処理構造体の基本構
造を示すブロック図。

【図２０】本発明に係る半導体記憶装置により演算さ
れ、それ自体に格納される演算処理結果の一例を示すデ
ータ図。

【図２１】本発明に係る二重体型情報処理単位にパリテ
ィ設定回路を組み込んだ例を示すブロック図。

【図２２】本発明に係る三重体型情報処理単位にパリテ
ィ設定回路を組み込んだ例を示すブロック図。

【図２３】パリティ設定回路の一例を示した回路図。

【図２４】パリティ設定回路の他の一例を示した回路
図。

【符号の説明】

１、１００〜１０４、１２１〜１２４、１４１〜１４４
… 入力手段又は入力端、 ２、２００〜２０２ … 演算手段 ３、３００〜３０２ … 記憶手段 ４、４００〜４０２、４１０、４１２、４１４ … 出
力手段又は出力端５、５００〜５０２ … 制御手段 ６、６００〜６０２ … 情報再現手段 ７、７００〜７０２ … 書き込み手段 ８、８００〜８０２ … 読み出し手段 ９、９０１〜９０３、９１１〜９１４、９４１ … 接
続手段 ２１、２１１２〜２１１４ … 論理演算回路 ２２、２２１２ … 選択手段 ２３、２３１２ … 選択制御手段 ８１ … 分岐線 ５１２、５１４ … 接続スイッチ素子 ２２１４／２３１４ … デコーダ回路 Ｓｍｎ … 情報処理単位又は情報処理構造単位が配置
する領域 Ｎｍｎ … 接続ノード ＴＬ … 信号供給線 ＳＬ … 選択命令線 ＢＬ … ビット線 ＷＬ … ワード線

Claims (49)

【特許請求の範囲】
1. 【請求項１】 外部から第１情報が入力される入力手段
   と、前記第１情報を演算して第２情報を生成する演算手
   段と、前記第２情報を格納する記憶手段と、該記憶手段
   に格納された第２情報を外部に出力する出力手段と、前
   記記憶手段を制御して第２情報の格納及び出力を可能に
   する制御手段とを備える情報処理単位。
2. 【請求項２】 出力された前記第２情報を前記記憶手段
   に再現する情報再現手段を更に備えることを特徴とする
   請求項１記載の情報処理単位。
3. 【請求項３】 外部から第３情報を入力し、前記第２情
   報として前記記憶手段に書き込む書き込み手段と、前記
   記憶手段に格納された情報を外部に読み出す読み出し手
   段を更に備える請求項１記載の情報処理単位。
4. 【請求項４】 前記演算手段は、恒等論理回路、反転論
   理回路、排他的論理和回路、排他的論理積回路、論理和
   回路及び論理積回路から成る論理回路の群のうちの何れ
   か一つの論理回路であることを特徴とする請求項１記載
   の情報処理単位。
5. 【請求項５】 前記演算手段は、恒等論理回路、反転論
   理回路、排他的論理和回路、排他的論理積回路、論理和
   回路及び論理積回路から成る論理回路の群のうち少なく
   とも二つの論理回路を備え、該少なくとも二つの論理回
   路の出力から一つを前記第２情報として選択する選択手
   段とを有することを特徴とする請求項１記載の情報処理
   単位。
6. 【請求項６】 前記恒等論理演算回路は、外部から入力
   された第３情報を演算する回路であることを特徴とする
   請求項５記載の情報処理単位。
7. 【請求項７】 外部から第１情報が入力される入力手段
   と、前記第１情報を演算して第２情報を出力する演算手
   段と、前記演算手段からの第２情報を記憶する記憶手段
   と、前記記憶手段に記憶されている前記第２情報を再現
   する情報再現手段と、前記情報再現手段で再現された前
   記第２情報を出力する出力手段とを有する情報処理単
   位。
8. 【請求項８】 前記演算手段から出力される第２情報
   と、前記情報再現手段から出力される第２情報とを択一
   的に選択する選択手段を備えることを特徴とする請求項
   ７記載の情報処理単位。
9. 【請求項９】 外部から第３情報を入力し、前記第２情
   報として前記記憶手段に書き込む書き込み手段と、前記
   記憶手段に格納された情報を外部に読み出す読み出し手
   段を更に備える請求項７記載の情報処理単位。
10. 【請求項１０】 外部から第１情報が入力される入力手
    段と、該入力手段から入力される第１情報を演算して第
    ２情報を生成する演算手段と、前記第２情報を格納する
    記憶手段と、該記憶手段に格納された第２情報を外部に
    出力する出力手段と、前記記憶手段を制御して第２情報
    の格納及び出力を可能にする制御手段を有する複数の情
    報処理単位と、前記複数の情報処理単位のうちの第１情
    報処理単位の出力手段と第２情報処理単位の入力手段と
    を電気的に結合する手段とを有する情報処理構造単位。
11. 【請求項１１】 前記複数の情報処理単位のうちの第１
    及び第２の情報処理単位が備える選択手段が共通の命令
    信号により動作することを特徴とする請求項１０記載の
    情報処理構造単位。
12. 【請求項１２】 前記第１及び第２の情報処理単位の少
    なくとも記憶手段は、互いに隣接してアレイ状に配置す
    ることを特徴とする請求項１０記載の情報処理構造単
    位。
13. 【請求項１３】 外部から第１情報が入力される入力手
    段と、該入力手段から入力される第１情報を演算して第
    ２情報を生成する演算手段と、前記第２情報を格納する
    記憶手段と、該記憶手段に格納された第２情報を外部に
    出力する出力手段と、前記記憶手段を制御して第２情報
    の格納及び出力を可能にする制御手段とを備える３以上
    の複数の情報処理単位と、 前記複数の情報処理単位の内の第１情報処理単位の出力
    手段と第２情報処理単位の入力手段とを電気的に結合す
    る手段と、前記複数の情報処理単位の内の第２情報処理
    単位の出力手段と第３情報処理単位の入力手段とを電気
    的に結合する手段とを有する情報処理構造単位。
14. 【請求項１４】 前記第１及び第２の情報処理単位並び
    に前記第２及び第３の情報処理単位は、互いに隣接して
    アレイ状に配置することを特徴とする請求項１３記載の
    情報処理構造単位。
15. 【請求項１５】 前記複数の情報処理単位の内の各情報
    処理単位の前記第１情報は一又は二以上の情報であり、
    その全部又は一部は、異なる一又は二以上の情報処理単
    位の出力手段から出力される前記第２情報であることを
    特徴とする請求項１３記載の情報処理構造単位。
16. 【請求項１６】 一又は二以上の情報である第１情報は
    その全部又は一部は別の一又は二以上の情報処理単位の
    出力手段から出力される第２情報である前記第１情報が
    外部から入力される入力手段と、該入力手段から入力さ
    れる前記第１情報を演算して前記第２情報を生成する演
    算手段と、前記第２情報を格納する記憶手段と、該記憶
    手段に格納された前記第２情報を外部に出力する前記出
    力手段と、前記記憶手段を制御して前記第２情報の格納
    及び出力を可能にする制御手段とを備える複数の前記情
    報処理単位を有する情報処理構造体。
17. 【請求項１７】 前記複数の情報処理単位の入力手段と
    他の情報処理単位の前記出力手段とを電気的に結合する
    接続手段を備えることを特徴とする請求項１６の情報処
    理構造体。
18. 【請求項１８】 外部から第１情報が入力される入力手
    段と、該入力手段から入力される第１情報を演算して第
    ２情報を生成する演算手段と、前記第２情報を格納する
    記憶手段と、該記憶手段に格納された第２情報を外部に
    出力する出力手段と、前記記憶手段を制御して第２情報
    の格納及び出力を可能にする制御手段とを備える複数の
    情報処理単位を備える複数の情報処理構造単位と、 前記複数の情報処理構造単位の内の第１情報処理構造単
    位の内の第１又は第２情報処理構造単位の出力手段と、
    前記複数の情報処理構造単位の内の第２情報処理構造単
    位の内の第１又は第２情報処理構造単位の入力手段とを
    電気的に接続する接続手段とを有する情報処理構造体。
19. 【請求項１９】 前記第１及び第２の情報処理構造単位
    は互いに隣接して配置することを特徴とする請求項１８
    記載の情報処理構造体。
20. 【請求項２０】 複数のビット線と複数のワ−ド線とを
    有し、前記ビット線と前記ワ−ド線の交差位置に前記第
    １及び第２情報処理単位の少なくとも一つを配置する請
    求項１８記載の情報処理構造体。
21. 【請求項２１】 外部から第１情報が入力される入力手
    段と、該入力手段から入力される第１情報を演算して第
    ２情報を生成する演算手段と、前記第２情報を格納する
    記憶手段と、該記憶手段に格納された第２情報を外部に
    出力する出力手段と、前記記憶手段を制御して第２情報
    の格納及び出力を可能にする制御手段とを備える３以上
    の複数の情報処理単位を備える複数の情報処理構造単位
    と、 前記複数の情報処理構造単位の内の第１情報処理構造単
    位の前記複数の情報処理単位の内の第１、第２又は第３
    の情報処理単位の出力手段と前記複数の情報処理構造単
    位の内の第２情報処理構造単位の内の第１、第２又は第
    ３の情報処理単位の入力手段とを電気的に結合する結合
    手段とを備える情報処理構造体。
22. 【請求項２２】 前記第１及び第２の情報処理構造単位
    と前記第２及び第３の情報処理構造単位は、それぞれ互
    いに隣接して配置することを特徴とする請求項２１記載
    の情報処理構造体。
23. 【請求項２３】 複数のビット線と複数のワ−ド線とを
    有し、前記ビット線と前記ワ−ド線の交差位置に前記第
    １、第２及び第３の情報処理単位の少なくとも一つを配
    置する情報処理構造単位を備える請求項２１の情報処理
    構造体。
24. 【請求項２４】 複数の情報処理単位を備え、各情報処
    理単位は、前記各情報処理単位以外の一又は二以上の情
    報処理単位から入力される第１情報を、恒等、反転、排
    他的論理和、排他的論理積、論理和及び論理積から成る
    論理演算群のうち何れか一つで演算して第２情報を生成
    する演算手段と、前記第２情報を格納する記憶手段と、
    該記憶手段に格納された第２情報を当該各メモリ構造単
    位以外の一又は二以上の情報処理単位に出力する出力手
    段と、前記記憶手段を制御して第２情報の格納を可能に
    する制御手段とを備える情報処理構造体。
25. 【請求項２５】 出力された前記第２情報を前記記憶手
    段に再現する情報再現手段を更に有する請求項２４記載
    の情報処理構造体。
26. 【請求項２６】 前記各情報処理単位の外部から第３情
    報を入力し、前記第２情報として前記記憶手段に書き込
    む書き込み手段と、前記記憶手段に格納された情報を読
    み出す読み出し手段を備える請求項２４記載の情報処理
    構造体。
27. 【請求項２７】 複数の情報処理単位を備え、各情報処
    理単位は、前記各複数の情報処理単位以外の一又は二以
    上の情報処理単位から入力される第１情報を、恒等、反
    転、排他的論理和、排他的論理積、論理和及び論理積か
    ら成る論理演算群のうち少なくとも二つで演算して、そ
    の演算結果から一つを第２情報として選択する演算手段
    と、前記第２情報を格納する記憶手段と、該記憶手段に
    格納された第２情報を前記各情報処理単位以外の一又は
    二以上の情報処理単位に出力する出力手段と、前記記憶
    手段を制御して第２情報の格納及び出力を可能にする制
    御手段とを備える情報処理構造体。
28. 【請求項２８】 前記各情報処理単位の外部から第３情
    報を入力し、前記第２情報として前記記憶手段に書き込
    む書き込み手段と、前記記憶手段に格納された情報を読
    み出す読み出し手段を備える請求項２７記載の情報処理
    構造体。
29. 【請求項２９】 外部から第１情報が入力される入力手
    段と、該入力手段から入力される第１情報を演算して第
    ２情報を生成する演算手段と、前記第２情報を格納する
    記憶手段と、該記憶手段に格納された第２情報を外部に
    出力する出力手段と、前記記憶手段を制御して第２情報
    の格納及び出力を可能にする制御手段とを備える第１情
    報処理単位が占有的に配置される第１の群と、 外部から第１情報が入力される入力手段と、該入力手段
    から入力される第１情報を演算して第２情報を生成する
    演算手段と、前記第２情報を格納する記憶手段と、該記
    憶手段に格納された第２情報を外部に出力する出力手段
    と、前記記憶手段を制御して第２情報の格納及び出力を
    可能にする制御手段と、外部から第３情報を入力し、前
    記第２情報として前記記憶手段に書き込む書き込み手段
    と、前記記憶手段に格納された情報を読み出す読み出し
    手段を備える第２情報処理単位とを備える第２情報処理
    単位が占有的に配置される第２の群と、 前記第１の群の内の少なくとも一つの第１情報処理単位
    の入力手段と前記第２の群の内の少なくとも一つの第２
    情報処理単位の出力手段とを電気的に結合する接続手段
    とを備える情報処理構造体。
30. 【請求項３０】 複数のビット線と、複数のワ−ド線
    と、ビット線とワ−ド線の交差位置に第１及び第２のメ
    モリ構造単位を配置する半導体記憶装置であって、前記
    第１及び第２のメモリ構造単位のそれぞれは、外部から
    第１情報が入力される入力手段と、該入力手段から入力
    される第１情報を演算して第２情報を生成する演算手段
    と、前記第２情報を格納する記憶手段と、当該記憶手段
    に格納された第２情報を外部に出力する出力手段と、前
    記記憶手段を制御して第２情報の格納及び出力を可能に
    する制御手段と、ワード線により前記記憶手段とビット
    線との接続と非接続が制御されるスイッチ手段と、前記
    第１のメモリ構造単位の入力手段と前記第２のメモリ構
    造単位の出力手段とを電気的に結合する接続手段とを備
    える半導体記憶装置。
31. 【請求項３１】 前記第１のメモリ構造単位の記憶手段
    と前記第２のメモリ構造単位の記憶手段とが配置する第
    １の領域と、前記第１のメモリ構造単位の演算手段と前
    記第２のメモリ構造単位の演算手段とが配置し、前記第
    １の領域とは異なる第２の領域とを備える請求項３０記
    載の半導体記憶装置。
32. 【請求項３２】 前記演算手段は、恒等、反転、排他的
    論理和、排他的論理積、論理和及び論理積から成る論理
    演算群のうち少なくとも二つで前記第１情報を演算する
    論理演算手段と、該論理演算手段による演算結果の中か
    ら一つを第２情報として選択する選択手段とを備える請
    求項３０記載の半導体記憶装置。
33. 【請求項３３】 前記第１及び第２のメモリ構造単位が
    備える選択手段が共通の命令信号により動作することを
    特徴とする請求項３０に記載の半導体記憶装置。
34. 【請求項３４】 前記記憶手段に格納されている前記第
    ２情報を再現する情報再現手段を備えることを特徴とす
    る請求項３０記載の半導体記憶装置。
35. 【請求項３５】 前記演算手段から出力される第２情報
    と、前記情報再現手段から出力される第２情報とを択一
    的に選択する選択手段を備えることを特徴とする請求項
    ３４記載の半導体記憶装置。
36. 【請求項３６】 前記情報再現手段は、前記記憶手段の
    出力ノードと接続して、前記第２情報を帰還する恒等論
    理演算手段であることを特徴とする請求項３４記載の半
    導体記憶装置。
37. 【請求項３７】 前記出力ノードは前記ビット線と前記
    スイッチ手段を介して選択的に接続し、前記情報再現手
    段は前記ビット線から供給される情報を前記記憶手段に
    格納することを特徴とする請求項３６記載の半導体記憶
    装置。
38. 【請求項３８】 前記選択手段は、前記ワード線上の制
    御命令により制御されることを特徴とする請求項３５記
    載の半導体記憶装置。
39. 【請求項３９】 複数のビット線と、複数のワ−ド線
    と、ビット線とワ−ド線の交差位置に第１、第２及び第
    ３のメモリ構造単位を配置する半導体記憶装置であっ
    て、前記第１、第２及び第３のメモリ構造単位のそれぞ
    れは、外部から第１情報が入力される入力手段と、該入
    力手段から入力される第１情報を演算して第２情報を生
    成する演算手段と、前記第２情報を格納する記憶手段
    と、当該記憶手段に格納された第２情報を外部に出力す
    る出力手段と、前記記憶手段を制御して第２情報の格納
    及び出力を可能にする制御手段と、ワード線により前記
    記憶手段とビット線との接続と非接続が制御されるスイ
    ッチ手段と、前記第１のメモリ構造単位の入力手段と前
    記第２のメモリ構造単位の出力手段並びに前記第２のメ
    モリ構造単位の入力手段と前記第３のメモリ構造単位の
    出力手段とをそれぞれ電気的に結合する接続手段とを備
    える半導体記憶装置。
40. 【請求項４０】 前記第１及び第２のメモリ構造単位並
    びに前記第２及び第３のメモリ構造単位が互いに隣接し
    て配置することを特徴とする請求項３９記載の半導体記
    憶装置。
41. 【請求項４１】 複数のビット線と、複数のワ−ド線
    と、ビット線とワ−ド線の交差位置に配置する複数のメ
    モリ構造単位を備える半導体記憶装置であって、各メモ
    リ構造単位は、外部から複数の第１情報が入力される複
    数の入力端子と、該複数の入力端子から入力される複数
    の第１情報を演算して第２情報を生成する演算手段と、
    前記第２情報を格納する記憶手段と、当該記憶手段に格
    納された第２情報を外部に出力する出力端子と、前記記
    憶手段を制御して第２情報の格納及び出力を可能にする
    制御手段と、ワード線により前記記憶手段とビット線と
    の接続と非接続が制御されるスイッチ手段と、前記各メ
    モリ構造単位の複数の入力端子と該各メモリ構造単位に
    隣接する複数のメモリ構造単位の出力端子とを対応させ
    て電気的に結合する接続手段とを備える半導体記憶装
    置。
42. 【請求項４２】 前記演算手段は、前記第１情報を、恒
    等、反転、排他的論理和、論理和及び論理積から成る論
    理演算群のうち何れか一つで演算して第２情報を生成す
    る論理演算手段を備える請求項４１記載の半導体記憶装
    置。
43. 【請求項４３】 前記複数のメモリ構造単位が備える選
    択手段が、共通の命令信号により動作することを特徴と
    する請求項４１記載の半導体記憶装置。
44. 【請求項４４】 前記演算手段は、恒等、反転、排他的
    論理和、排他的論理積、論理和及び論理積から成る論理
    演算群のうち少なくとも二つで前記第１情報を演算する
    論理演算手段と、該論理演算手段による演算結果の中か
    ら一つを第２情報として選択する選択手段とを備える請
    求項４１記載の半導体記憶装置。
45. 【請求項４５】 外部から複数の第１情報が入力される
    複数の入力手段と、前記複数の第１情報を演算して第２
    情報を生成する第１の演算手段と、外部から供給される
    第３情報を恒等論理演算して別の第２情報を生成する第
    ２の演算手段と、前記第２情報と前記別の第２情報の中
    から一つの第２情報を選択する選択手段と、該選択手段
    により選択された第２情報を格納する記憶手段と、該記
    憶手段に格納された第２情報を外部に出力する出力手段
    と、前記記憶手段を制御して第２情報の格納及び出力を
    可能にする制御手段と、外部から入力される第３情報及
    び前記記憶手段から出力される第２情報が供給され、前
    記出力手段及び前記第２の演算手段が接続される接続ノ
    ードとを備えることを特徴とする情報処理単位。
46. 【請求項４６】 前記接続ノードに前記第３情報を供給
    する書込手段と、前記接続ノードから前記記憶手段に格
    納されている第２情報を読み出す読出し手段と、前記書
    込手段と前記読出し手段とを選択的に前記接続ノードに
    接続するスイッチ手段とを備えることを特徴とする請求
    項４５記載の情報処理単位。
47. 【請求項４７】 複数の情報処理単位のそれぞれが、外
    部から複数の第１情報が入力される複数の入力手段と、
    前記複数の第１情報を演算して第２情報を生成する第１
    の演算手段と、外部から供給される第３情報を恒等論理
    演算して別の第２情報を生成する第２の演算手段と、前
    記第２情報と前記別の第２情報の中から一つの第２情報
    を選択する選択手段と、該選択手段により選択された第
    ２情報を格納する記憶手段と、該記憶手段に格納された
    第２情報を外部に出力する出力手段と、前記記憶手段を
    制御して第２情報の格納及び出力を可能にする制御手段
    とを備え、前記複数の情報処理単位の複数の記憶手段が
    アレイ配置する第１の領域と、前記複数の情報処理単位
    の複数の演算手段が主面上で配置し、前記第１の領域と
    は異なる第２の領域とを主面上に備える情報処理構造
    体。
48. 【請求項４８】 前記複数の記憶手段は、複数のビット
    線及び複数のワード線との交差位置に配置し、アドレス
    指定された記憶手段に対してビット線から第３情報が供
    給され、アドレス指定された記憶手段から格納されてい
    る情報をビット線を通じて読み出されることを特徴とす
    る請求項４７記載の情報処理構造体。
49. 【請求項４９】 前記第２の領域は、恒等、反転、排他
    的論理積、排他的論理和、論理和及び論理積の内から選
    択される一つの論理回路又は複数の論理回路の組み合わ
    せによって実現される論理演算を実行する領域であるこ
    とを特徴とする請求項４７記載の情報処理構造体。