JPH06209088A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 基板電極型の溝堀キャパシタを持ち、メモリ
セル面積の縮小を可能としたＤＲＡＭを、簡易な工程で
製造するＤＲＡＭの製造方法を提供すること。 【構成】 Ｓｉ基板に１個のＭＯＳトランジスタと１個
のキャパシタからなるメモリセルを配列形成して構成さ
れるＤＲＡＭを製造する方法において、基板１のメモリ
セル領域に溝８を形成したのち、各溝８内にキャパシタ
絶縁膜９を介して蓄積電極１０を埋め込み、蓄積電極１
０の上部表面を絶縁膜１１で覆ったのち、基板１上及び
溝８上の一部にゲート電極１３を形成し、次いで基板１
上に絶縁膜１７を形成し、この絶縁膜１７のビット線コ
ンタクト部及び蓄積電極接続部にゲート電極１３をマス
クとしてコンタクトを開け、コンタクトに導電層１
８₁ ，１８₂ を埋め込み、ＭＯＳトランジスタのソース
拡散層１５₁ と蓄積電極１０を接続すると共に、ドレイ
ン拡散層１５₂ とビット線２１を接続することを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１個のＭＯＳトランジ
スタと１個のキャパシタによりメモリセルを構成したダ
イナミック型の半導体記憶装置（ＤＲＡＭ）に係わり、
特にトレンチキャパシタを有するＤＲＡＭ及びその製造
方法に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭの高集積化には目覚まし
いものがある。ＤＲＡＭの更なる高集積化をはかるため
のメモリセル構造として、半導体基板に溝を掘り、この
溝の内壁を利用してキャパシタを形成するものが各種提
案されている。

【０００３】この種のメモリセルの中で、基板をキャパ
シタの共通電極とし、溝内に各キャパシタ毎に独立の蓄
積電極を埋込み形成するものは、記憶ノードが基板から
分離されるため耐ソフトエラー特性が優れたものとして
注目されている（例えば IEDM85, P.710〜713 や特開昭
63-79370 号公報など）。図８（ａ）（ｂ）はそのよう
なメモリセル構造を示す平面図とその矢視Ａ−Ａ′断面
図であり、隣接する２ビット分を示している。

【０００４】基板として、ｐ⁺ 型Ｓｉ基板１０１上にｐ
ウェル１０２が形成されている。この基板の各メモリセ
ル領域内に溝１０６が形成され、この溝１０６内にキャ
パシタ絶縁膜１０７を介して蓄積電極１０８が埋め込み
形成されている。ここで、蓄積電極１０８は、溝１０６
の途中まで埋め込んだ第１のポリＳｉ層１０８₁ と、こ
の上に重ねた第２のポリＳｉ層１０８₂ とからなる。第
２のポリＳｉ層１０８₂ は溝１０６の上部側面で基板に
不純物を拡散し、この拡散層１１１はゲート電極１１３
をマスクとして形成された拡散層１１４₁ と電気的に接
続され、これが記憶ノードとなる。

【０００５】Ｓｉ基板１０１は、従来のセルプレートに
代わって全キャパシタの共通電極となる。素子形成され
た基板上はＣＶＤ絶縁膜１１５で覆われ、これにコンタ
クト孔１１７が開けられ、ＭＯＳトランジスタの一方の
拡散層１１４₂ と電気的に接続されるビット線１１６が
配設される。

【０００６】ところで、この基板電極型のメモリセル構
造においては、蓄積電極１０８をＭＯＳトランジスタの
拡散層１１４に接続させるため、溝１０６の上部側面か
ら不純物を拡散して拡散層１１１を形成している。この
拡散層１１１は、後の高温の熱工程でＭＯＳトランジス
タチャネル側に熱拡散しているため、ＭＯＳトランジス
タのゲート電極１１３のトレンチに対する合わせズレに
よっては、微細なＭＯＳトランジスタの実効チャネル長
（拡散層１１４₁ と拡散層１１４₂ の間の距離）を短く
する。このため、ＭＯＳトランジスタのパンチスルーが
起こってしまうという重大な問題がある。

【０００７】これを防ぐためにはゲート電極とトレンチ
の間をさらに離す必要があるが、これはメモリセル面積
を増加させることにつながり、基板電極型溝掘りキャパ
シタ構造の特徴である小さいメモリセル面積を実現する
という要求を十分に満たすことができなくなる。

【０００８】

【発明が解決しようとする課題】以上のように従来提案
されている基板電極型の溝掘りキャパシタ構造のメモリ
セルは、溝の上部側面から不純物を拡散しているため、
溝とゲート電極を近付けることができず、メモリセル面
積を小さくできないという問題があった。

【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、基板電極型の溝掘りキ
ャパシタ構造を持ちながら、溝の側面からの不純物拡散
を必要とすることなく、蓄積電極とＭＯＳトランジスタ
の拡散層の一方とを接続することができ、メモリセル面
積の縮小をはかり得る半導体記憶装置を提供することに
ある。

【００１０】また、本発明の他の目的は、上記した基板
電極型の溝堀りキャパシタ構造を持ち、メモリセル面積
の縮小を可能とした半導体記憶装置を、簡易な工程で製
造するための半導体記憶装置の製造方法を提供すること
にある。

【００１１】

【課題を解決するための手段】本発明の骨子は、基板電
極型の溝掘りキャパシタ構造を有し、溝の中に埋め込ま
れた蓄積電極を溝の上部でＭＯＳトランジスタの拡散層
の一方と導電層により電気的に接続することにある。さ
らに、蓄積電極とＭＯＳトランジスタの拡散層の一方と
の接続工程とビット線コンタクト部への導電層の埋込み
工程を兼ねることにある。

【００１２】即ち、本発明（請求項１）は、半導体基板
に１個のＭＯＳトランジスタと１個のキャパシタからな
るメモリセルを配列形成して構成され、基板の一部を複
数のキャパシタの共通電極として用いた半導体記憶装置
において、メモリセルのキャパシタは、基板のメモリセ
ル領域内に設けられた溝にキャパシタ絶縁膜を介して蓄
積電極を埋め込んで形成され、メモリセルのＭＯＳトラ
ンジスタは、ソース・ドレイン拡散層の一方が溝の上部
で第１の導電層により蓄積電極と電気的に接続され、か
つソース・ドレイン拡散層の他方が第１の導電層と同一
層の第２の導電層によりビット線と電気的に接続されて
いることを特徴とする。

【００１３】また、本発明（請求項２）は、半導体基板
に１個のＭＯＳトランジスタと１個のキャパシタからな
るメモリセルを配列形成して構成される半導体記憶装置
を製造する方法において、半導体基板の各メモリセル領
域に溝を形成したのち、各溝内にキャパシタ絶縁膜を介
して蓄積電極を埋め込み形成し、蓄積電極の上部表面を
上部絶縁膜で覆い、次いで基板上及び溝上の一部にゲー
ト電極を形成し、次いで基板上に層間絶縁膜を形成し、
層間絶縁膜のビット線コンタクト部及び蓄積電極接続部
にゲート電極をマスクとしてコンタクトを開け、コンタ
クトに導電層を埋め込み、ＭＯＳトランジスタのソース
・ドレイン拡散層の一方と蓄積電極を電気的に接続する
と共に、ソース・ドレイン拡散層の他方とビット線を電
気的に接続することを特徴とする。

【００１４】

【作用】本発明のＤＲＡＭ構造では、蓄積電極を導電層
によりＭＯＳトランジスタのソース・ドレイン拡散層に
接続しているので、蓄積電極をＭＯＳトランジスタのソ
ース、ドレイン拡散層に接続するための不純物層を溝の
側面に必要としない。従って、後の高温の熱工程でこの
不純物層が熱拡散して広がっていくことを考慮する必要
がなく、溝領域とゲート電極を十分近けることができ、
メモリセル面積を小さくできる。

【００１５】また、本発明の製造方法では、蓄積電極を
ＭＯＳトランジスタのソース・ドレイン拡散層に接続す
るための接続層（導電層）形成工程と、ビット線コンタ
クト部のメタルビット線と基板側の拡散層が反応（シリ
サイド化）して生じる接合リーク防止の導電層形成工程
とを兼用してできるため、製造工程が簡単になりＤＲＡ
Ｍの製造歩留りの向上がはかられる。

【００１６】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１７】図１は本発明の一実施例に係わるＤＲＡＭ
の隣接する２つのメモリセル部分を示す平面図、図２
（ａ）は図１の矢視Ａ−Ａ′断面図、図２（ｂ）は図１
の矢視Ｂ−Ｂ′断面図である。

【００１８】ｐ型Ｓｉ基板１の中のメモリセル領域にｎ
ウェル層２が形成され、その上にｐウェル層３が形成さ
れ、ｐウェル層３中に素子分離用の絶縁膜４が埋め込み
形成されている。各メモリセル領域には、ｎウェル層２
内に所定の深さ食い込む溝８が形成され、この溝８内に
キャパシタ絶縁膜９を介して蓄積電極１０が埋め込まれ
ている。キャパシタ領域に隣接する領域にゲート絶縁膜
１２を介してワード線となるゲート電極１３が形成さ
れ、このゲート電極１３に自己整合的にソース・ドレイ
ンのｎ型拡散層１５₁ ，１５₂ が形成されてＭＯＳトラ
ンジスタが構成されている。ここでは、メモリセルのレ
イアウト方式をフォールデッドビット線方式で説明する
ため、図中には溝８の上にも通過ワード線が形成されて
いる。

【００１９】蓄積電極１０は、ウェル層２，３の溝８の
途中まで埋め込まれていて、蓄積電極１０の上部表面は
絶縁膜１１で一部が覆われている。また、蓄積電極１０
の表面の一部の絶縁膜１１は除去されていて蓄積電極１
０の表面の一部が露出され、同時に露出されたＳｉ基板
面（ＭＯＳトランジスタのソース・ドレイン拡散層の一
部）とを電気的に接続するポリＳｉ膜１８₁ が埋め込み
形成されている。

【００２０】このポリＳｉ膜１８₁ からポリＳｉ膜中の
不純物がＳｉ基板側に拡散し、ｎ型拡散層１５₁ と一体
化されるｎ型拡散層１９が形成されている。即ち、蓄積
電極１０は溝８の上部の一部でＭＯＳトランジスタの拡
散層１５₁ ，１９と電気的に接続される。また、このポ
リＳｉ膜１８₂ はビット線コンタクト部にも同時に形成
されていて、同じようにＭＯＳトランジスタの拡散層１
５₂ と電気的に接続されている。２０はＣＶＤ絶縁膜で
あり、これにコンタクト孔を開けてポリＳｉ膜１８₂ を
介してＭＯＳトランジスタの拡散層１５₂ に接続される
ビット線２１が配設されている。

【００２１】本実施例のＤＲＡＭ構造では、ゲート電極
１３に自己整合的にＭＯＳトランジスタの拡散層１５₁
と蓄積電極１０とをＳｉ基板の上面で接続している。従
って溝８の側面からの不純物を拡散させる場合のよう
に、ゲート電極１３と溝８との間を不純物の構方向への
拡散を考慮して離す必要がない。即ち、溝８とゲート電
極１３を合わせ余裕分だけ考慮すればよく、十分に近付
けることができ、メモリセル面積を小さくできるという
特徴がある。

【００２２】次に、このＤＲＡＭの製造工程について詳
細に説明する。図３〜図７はこのＤＲＡＭを製造する時
のメモリセル部の隣接する２ビット分の製造工程を示す
もので、（ａ）は図１に対応した平面図、（ｂ）は図２
（ａ）に対応した断面図である。

【００２３】まず、図３に示すように、不純物濃度１×
１０¹⁵ｃｍ^-3程度のｐ型（１００）Ｓｉ基板１に、基板
表面から深さ８μｍから深さ２μｍ程度のメモリセルア
レイの領域に、共通のプレート電極となるｎウェル層２
を、例えばＭｅＶクラスの加速電圧でイオン注入を行っ
て形成する。このとき、Ｓｉ基板１の表面濃度は低く、
ｎウェル層２の領域のみが高濃度（１×１０¹⁹ｃｍ^-3程
度）となる、いわゆるリトログレーディドウェル構造と
なるように形成する方が望ましい。

【００２４】次いで、Ｓｉ基板のセルアレイ部の表面
に、イオン注入により例えば１．５μｍ程度の深さのｐ
ウェル層３を形成する。このｐウェル層３の領域を形成
する代わりに、エピタキシャルＳｉ層などを用いてｐ型
層を形成してもよい。さらに、Ｓｉ基板表面にセル間分
離のためのフィールド絶縁膜４を０．４μｍ程度の深さ
に形成する。これには、ＬＯＣＯＳ法かトレンチ分離法
の何れの方法を用いてもよい。

【００２５】続いて、全面にバッファＳｉＯ₂ 膜５，Ｃ
ＶＤ−Ｓｉ₃ Ｎ₄ 膜６，エッチングマスク用のＣＶＤ−
ＳｉＯ₂ 膜７を順次形成する。各々の膜厚は下から順に
１０ｎｍ，１００ｎｍ，５００ｎｍ程度とする。さら
に、通常のリソグラフィー法によりトレンチ開孔パター
ンのレジストマスク（図示せず）を形成し、例えば反応
性イオンエッチング（ＲＩＥ）法を用いて、マスクＳｉ
Ｏ₂ 膜７，Ｓｉ₃ Ｎ₄ 膜６，バッファＳｉＯ₂ 膜５，フ
ィールドＳｉＯ₂ 膜４の一部を順次エッチングし、トレ
ンチ径０．４μｍ×０．４μｍ程度のトレンチ・マスク
を形成する。

【００２６】さらに、レジストパターンを除去した後、
マスクＳｉＯ₂ 膜７をマスクにしてＳｉ基板をＲＩＥ法
を用いてエッチングし、Ｓｉ基板表面から深さ６μｍ程
度の溝を形成する。このトレンチ（溝）側面にはキャパ
シタ絶縁膜を形成するのでＲＩＥダメージ除去処理を行
う。これには、アルカリ溶液などを含む液によってトレ
ンチ内壁のダメージ層を含むＳｉ層を例えば３０ｎｍ程
度エッチング除去したり、トレンチ内壁のＳｉ基板面を
熱酸化して、その酸化膜を除去したり、Ｎ₂ 雰囲気で９
００℃程度の高温でアニールして結晶性を回復させたり
する、いわゆる「トレンチ後処理」工程を行う。

【００２７】ここで、このトレンチ側壁とｎウェル層２
が接する領域にキャパシタを形成するので、トレンチ側
壁のｎウェル層２側の表面濃度が不足しないように、例
えば表面で１×１０¹⁹ｃｍ^-3程度の濃度を持つＡｓなど
のｎ型不純物層２ａを形成してもよい（図３のみに図
示）。これには、Ａｓ（ひ素）ガラス（ＡｓＳＧ膜）を
トレンチ下部内壁のみに残置し、そこから不純物を熱拡
散するなどの方法を用いて形成する。

【００２８】次いで、図４に示すように、全面にキャパ
シタ絶縁膜９を形成した後、さらに全面に蓄積電極層と
なる、例えばひ素（Ａｓ）をドープしたポリＳｉ層１０
又はアモルファスＳｉ層を膜厚４００ｎｍ程度堆積す
る。その後、全面を例えば、化学的，機械的にウェーハ
表面を研磨する、いわゆるケミカル・メカニカル・ポリ
ッシング法を用いてポリＳｉ層１０，キャパシタ絶縁膜
９，マスクＳｉＯ₂ 膜７を連続研磨し、Ｓｉ₃ Ｎ₄ 膜６
でポリッシングをストップさせる。これにはＳｉＯ₂ 膜
系のポリッシュ速度が速くて、Ｓｉ₃ Ｎ₄ 膜系のポリッ
シュ速度が遅いポリッシュ条件（研磨剤，荷重など）を
選ぶ。

【００２９】なおここでは、キャパシタ絶縁膜としてＮ
Ｏ膜（Ｓｉ₃ Ｎ₄ 膜とその表面を熱酸化した積層膜）を
用いる例を示すが、後の熱工程に耐えることができれば
他の膜（例えばＴａ₂ Ｏ₅ 膜，ＳｒＴｉＯ₃ 膜などの高
誘電体膜やそれらを組み合わせた積層膜）でもよい。Ｎ
Ｏ膜のときは、Ｓｉ₃ Ｎ₄ 膜を６ｎｍ程度堆積しその表
面に２ｎｍ程度のＳｉＯ₂ 膜を形成し、ＳｉＯ₂ 膜換算
で５ｎｍ程度のキャパシタ絶縁膜９を形成するものとす
る。

【００３０】次いで、このポリＳｉ層１０を、ＣＦ₄ と
Ｏ₂ ガスを含むケミカル・ドライ・エッチング（ＣＤ
Ｅ）法によりエッチバックして、Ｓｉ基板表面より１０
０ｎｍ程度下げて溝８の途中まで埋め込む。即ち、溝８
内に残されるポリＳｉ膜１０の表面がＳｉ基板表面より
約１００ｎｍ程度低い位置になるようにエッチングを行
う。

【００３１】次いで、図５に示すように、全面にＣＶＤ
−ＳｉＯ₂ 膜１１を堆積し、再度ポリッシングを行うこ
とにより、溝８の中のポリＳｉ層１０の上部にのみＳｉ
Ｏ₂膜１１を形成する。この工程の代わりにポリＳｉ層
１０の上部のみに熱酸化膜を約１００ｎｍ程度形成して
もよい。さらに、露出したＳｉ₃ Ｎ₄ 膜６をＣＦ₄ ガス
を用いたＣＤＥ法やホッドリン酸溶液により選択除去す
る。そして、バッファＳｉＯ₂ 膜４を希ＨＦなどのウェ
ットエッチングにより除去し、Ｓｉ基板のｐウェル層３
の表面を露出させる。

【００３２】次いで、図６に示すように、１０ｎｍ程度
の熱酸化膜からなるゲート絶縁膜１２を形成して、この
上にゲート電極１３となる例えばリン（Ｐ）をドープし
たポリＳｉ膜を例えば２００ｎｍ程度堆積し、さらにこ
の上にＳｉ₃ Ｎ₄ 膜１４を例えば膜厚２００ｎｍ程度堆
積し、これらを所望のゲート電極パターン（ワード線と
なる）に加工する。即ち、まずゲート電極パターンでＳ
ｉ₃ Ｎ₄ 膜１４を加工し、次いでポリＳｉ膜１３を加工
する。

【００３３】続いて、このゲート電極１３をマスクとし
て、例えばリン（Ｐ）をイオン注入してソース・ドレイ
ンとなるｎ型拡散層１５₁ ，１５₂ を形成する。さら
に、全面にＣＶＤ−Ｓｉ₃ Ｎ₄ 膜１６を、例えば膜厚５
０ｎｍ程度堆積する。この後、図では示さないが、例え
ば周辺回路部ではＬＤＤ構造とするためにｎ⁺ 型拡散層
の形成等を行う。さらに、全面にＣＶＤ−ＳｉＯ₂ 膜１
７を膜厚５００ｎｍ程度堆積し、ポリッシング法を用い
てエッチングを行い、再びＳｉ₃ Ｎ₄ 膜１６の表面でポ
リッシングをストップさせる。このようにすると、ゲー
ト電極１３の段差部にＳｉＯ₂ 膜１７を埋め込むことが
できると共に、Ｓｉ基板表面を平坦にできる。

【００３４】次いで、図７に示すように、蓄積電極接続
部とビット線コンタクト領域に通常のリソグラフィー法
を用いて所望のレジストパターン（図示せず）を形成
し、このレジストとゲート電極をマスクにしてゲート電
極に自己整合的にコンタクトホールを形成する。このと
き、ＳｉＯ₂ 膜１７のエッチングには、対Ｓｉ₃ Ｎ₄ 膜
に対してエッチング選択比が取れるような条件でエッチ
ングを行うとよい。

【００３５】即ち、レジストパターン（図示せず）が合
わせずれてゲート電極が露出してもＳｉＯ₂ 膜１７のエ
ッチング時にはゲートポリＳｉ上のＳｉ₃ Ｎ₄ 膜１４や
その回りのＳｉ₃ Ｎ₄ 膜１６でエッチングがストップさ
れるからである。この後、コンタクト内のＳｉ₃ Ｎ₄ 膜
１６のエッチングをＲＩＥ法により行い、続いてゲート
ＳｉＯ₂ 膜１２の一部及び溝の上部のＳｉＯ₂ 膜１１の
一部をＲＩＥ法によりエッチングする。

【００３６】このようにしてビット線コンタクト部のソ
ース・ドレイン拡散層１５₂ と、蓄積電極接続部のソー
ス・ドレイン拡散層１５₁ の一部及び蓄積電極層のポリ
Ｓｉ層１０の表面の一部を露出させ、さらに全面に例え
ば、ひ素（Ａｓ）をドープしたポリＳｉ膜１８を例えば
膜厚４００ｎｍ程度堆積し、その後、全面を例えばポリ
ッシングすることにより前記コンタクトホールの中にポ
リＳｉ膜１８₁ ，１８₂ を埋め込み形成する。このと
き、ポリＳｉ層１８₁ ，１８₂ の拡散層１５₁ ，１５₂
が蓄積電極層１０との電気的な接続抵抗を下げるため
に、例えばＮ₂ 中で８００℃，３０分程度の高温工程を
行うとよい。こうすると、ポリＳｉ層１０から不純物が
Ｓｉ基板側に再拡散し浅いｎ⁺ 拡散層１９を形成し、接
続抵抗を数Ωに下げることができる。

【００３７】この後は、図１及び図２に示すように、全
面にＣＶＤ−ＳｉＯ₂ 膜２０を膜厚１００ｎｍ程度堆積
し、これにビット線コンタクト孔を再度開け、ポリＳｉ
層１８₂ に接続される、例えばＣＶＤ−タングステン
（Ｗ）膜などのビット線２１を形成する。

【００３８】こうして、ｎウェル層２を全キャパシタの
共通電極とし、各溝内に埋め込まれた蓄積電極１０がそ
れぞれメモリセル毎に独立の記憶ノードとなる基板電極
型の溝掘り型メモリセル構造が得られる。ｎウェル２層
にはプレート電位として１／２Ｖcc（例えば１．５Ｖ程
度）が印加され、溝内の蓄積電極１０に信号電荷を蓄え
ることにより情報の記憶が行われる。

【００３９】この実施例の方法によれば、蓄積電極１０
をＭＯＳトランジスタのソース・ドレイン拡散層１５₁
と接続するための接続層（導電層）１８₁ の形成工程
と、Ｗなどのメタルビット線２１とＳｉ基板拡散層１５
₂ のシリサイド化反応によって生じる接合リークの増加
を抑えるためのポリＳｉ層（導電層）１８₂ の形成工程
を同時に行えるため、製造工程が簡単で短くなり、その
分だけＤＲＡＭの製造歩留りは向上する。

【００４０】なお、本発明は上述した実施例に限定され
るものではない。実施例では、ビット線コンタクト部の
ポリＳｉ層と蓄積電極接続部のポリＳｉ層がビット線に
並行して配置されている例を示したが、トレンチ（溝）
とゲート電極の位置合わせの余裕を向上させるため、ビ
ット線コンタクト部のポリＳｉ層と蓄積電極接続部のポ
リＳｉ層の配置をビット線に対して斜めにするなどのパ
ターンレイアウト上の工夫をしてもよい。また、メモリ
セルのレイアウトは必ずしもフォールデッドビット線方
式に限るものではなく、オープンビットライン方式とし
てもよい。この場合、溝の上にはゲート電極が通らない
ため、蓄積電極とのコンタクトはレジストパターンのみ
で形成すればよい。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。

【００４１】

【発明の効果】以上述べたように本発明のＤＲＡＭ構造
によれば、基板電極型の溝掘りキャパシタ構造を有し、
溝の中に埋め込まれた蓄積電極を溝の上部でＭＯＳトラ
ンジスタの拡散層の一方と導電層により電気的に接続す
ることにより、蓄積電極をＭＯＳトランジスタのソース
・ドレイン拡散層の一方に接続するため溝の側面から不
純物の拡散を必要としない。従って、溝とＭＯＳトラン
ジスタのゲート電極との間を十分に離す必要がなくな
り、メモリセル面積の縮小をはかることが可能となる。

【００４２】また、本発明の製造方法によれば、蓄積電
極とＭＯＳトランジスタの拡散層の一方との接続工程と
ビット線コンタクト部への導電層の埋込み工程を兼ねる
ことにより、基板電極型の溝堀キャパシタを持ちながら
メモリセル面積の縮小を可能とした半導体記憶装置を、
簡易な工程で製造することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるＤＲＡＭのメモリセ
ル構造を示す平面図。

【図２】図１の矢視Ａ−Ａ′断面及び矢視Ｂ±Ｂ′断面
を示す図。

【図３】実施例のＤＲＡＭの製造工程を示す平面図と断
面図。

【図４】実施例のＤＲＡＭの製造工程を示す平面図と断
面図。

【図５】実施例のＤＲＡＭの製造工程を示す平面図と断
面図。

【図６】実施例のＤＲＡＭの製造工程を示す平面図と断
面図。

【図７】実施例のＤＲＡＭの製造工程を示す平面図と断
面図。

【図８】従来のメモリセル構造を示す平面図と断面図。

【符号の説明】

１…ｐ型Ｓｉ基板 ２…ｎウェル層 ３…ｐウェル層 ４…フィールド絶縁膜 ５…バッファＳｉＯ₂ 膜 ６…マスクＳｉ₃ Ｎ₄ 膜 ７…マスクＳｉＯ₂ 膜 ９…キャパシタ絶縁膜 １０…蓄積電極 １２…ゲートＳｉＯ₂ 膜 １３…ゲート電極 １５…ｎ型拡散層 １７…層間絶縁膜 １８…導電膜 ２１…ビット線

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体基板に１個のＭＯＳトランジスタと
   １個のキャパシタからなるメモリセルを配列形成して構
   成され、基板の一部を複数のキャパシタの共通電極とし
   て用いた半導体記憶装置において、 前記メモリセルのキャパシタは、前記基板のメモリセル
   領域内に設けられた溝にキャパシタ絶縁膜を介して蓄積
   電極を埋め込んで形成され、 前記メモリセルのＭＯＳトランジスタは、ソース・ドレ
   イン拡散層の一方が前記溝の上部で第１の導電層により
   前記蓄積電極と電気的に接続され、かつソース・ドレイ
   ン拡散層の他方が第１の導電層と同一層の第２の導電層
   によりビット線と電気的に接続されてなることを特徴と
   する半導体記憶装置。
2. 【請求項２】半導体基板に１個のＭＯＳトランジスタと
   １個のキャパシタからなるメモリセルを配列形成して構
   成される半導体記憶装置を製造する方法において、 半導体基板の各メモリセル領域に溝を形成する工程と、
   前記溝内にキャパシタ絶縁膜を介して蓄積電極を埋め込
   む工程と、前記蓄積電極の上部表面を上部絶縁膜で覆う
   工程と、前記基板上及び溝上の一部にゲート電極を形成
   する工程と、前記基板上に層間絶縁膜を形成する工程
   と、前記層間絶縁膜のビット線コンタクト部及び蓄積電
   極接続部に前記ゲート電極をマスクとしてコンタクトを
   開ける工程と、前記コンタクトに導電層を埋め込み、前
   記ＭＯＳトランジスタのソース・ドレイン拡散層の一方
   と蓄積電極を電気的に接続すると共に、ソース・ドレイ
   ン拡散層の他方とビット線を電気的に接続する工程とを
   含むことを特徴とする半導体記憶装置の製造方法。