JPH0888333A

JPH0888333A - 半導体装置の製造方法

Info

Publication number: JPH0888333A
Application number: JP6223778A
Authority: JP
Inventors: Toru Ozaki; 徹尾崎; Masami Aoki; 正身青木; Takeshi Hamamoto; 毅司浜本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-09-19
Filing date: 1994-09-19
Publication date: 1996-04-02
Anticipated expiration: 2017-07-15
Also published as: JP3302190B2

Abstract

(57)【要約】【目的】トレンチのアスペクト比を大きくすることな
く、キャパシタ容量の増大をはかることができ、トレン
チのアスペクト比を低減できる半導体装置の製造方法を
提供すること。【構成】トレンチキャパシタを有する半導体装置の製
造方法において、基板上のウェル１１，１２に設けられ
たトレンチ２１の内面の一部に酸化膜３５を介して燐ド
ープの多結晶シリコン膜３６を堆積し、次いで熱処理を
施すことによって多結晶シリコン膜３６から燐を基板側
に拡散させると共に、酸化膜３５を凝集させ、次いで等
方性エッチングによりトレンチ２１内の多結晶シリコン
膜３６，酸化膜３５及び基板表面をエッチングし、次い
でトレンチ２１の内面にキャパシタ絶縁膜を介して蓄積
電極を堆積することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭ等の半導体装
置の製造方法に係わり、特にトレンチキャパシタ或いは
スタック型キャパシタの改良をはかった半導体装置の製
造方法に関する。

【０００２】

【従来の技術】近年、半導体基板に設けた溝（トレン
チ）内にキャパシタ絶縁膜を介して蓄積電極を埋込み、
基板側のｎ層をプレートとしたトレンチ型のキャパシタ
を持つＤＲＡＭセルが発表されている（IEDM.Tech.Dig.
p627(1993)）。このようなセルでは、基板面より下にキ
ャパシタを形成するので、平坦性に優れ、配線の加工が
容易であるという利点がある。

【０００３】しかしながら、１ＧビットＤＲＡＭの世代
（０．１５μｍデザインルール）になると、キャパシタ
容量を十分に確保するためにトレンチキャパシタでは、
アスペクト比４０〜６０のトレンチを形成する技術が不
可欠となる。このような深いトレンチを形成するには、
トレンチ内のエッチングガスのイオンの直進性を保証す
るなどの難しいプロセス技術が必要となり、現状では実
現できていない。

【０００４】また、基板上に導電膜，絶縁膜，導電膜を
積層形成するなどして得られるスタック型のキャパシタ
においては、その表面積を増加させてキャパシタ容量を
増加させようとすると、段差が大きくなってその上の配
線の加工が困難となる問題があった。

【０００５】

【発明が解決しようとする課題】このように従来、トレ
ンチキャパシタを有するＤＲＡＭ等の半導体装置におい
ては、素子の微細化，高密度化に伴いアスペクト比の大
きな深いトレンチを形成することが難しくなっており、
キャパシタ容量を十分に確保することが困難となりつつ
ある。また、スタック型キャパシタを有する半導体装置
においても、段差によるプロセスの歩留まりの点からキ
ャパシタ容量を十分に確保することは難しい。

【０００６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、難しいプロセス技術を
必要とすることなく、キャパシタ容量の増大をはかるこ
とができる半導体装置の製造方法を提供することにあ
る。

【０００７】

【課題を解決するための手段】本発明の骨子は、キャパ
シタ形成面を凹凸に加工することにより、キャパシタ面
積の増大をはかることにある。即ち、本発明（請求項
１）は、トレンチキャパシタを有する半導体装置の製造
方法において、半導体基板に設けられたトレンチの内面
の少なくとも一部に半導体膜を形成する工程と、前記基
板に対して熱処理を施す工程と、等方性エッチングによ
り前記トレンチ内の半導体膜と基板表面をエッチングす
る工程と、前記トレンチの内面にキャパシタ絶縁膜を形
成する工程と、前記トレンチ内に前記キャパシタ絶縁膜
を介して導電膜を形成する工程とを含むことを特徴とす
る。

【０００８】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 半導体膜は多結晶シリコン膜であり、この多結晶シ
リコン膜をトレンチ内面に薄い酸化膜を介して堆積する
こと。 (2) 熱処理工程により、多結晶シリコン膜から不純物を
基板内に拡散させると共に、多結晶シリコン膜下の薄い
酸化膜を凝集させて、トレンチ内面に該酸化膜の粒状体
を形成すること。 (3) 半導体膜としての多結晶シリコン膜，酸化膜及び基
板表面のエッチングを連続して行うこと。 (4) トレンチ内に形成する導電膜は蓄積電極であり、基
板側をプレート電極とすること。 (5) 基板上にＭＯＳトランジスタを形成し、このＭＯＳ
トランジスタのソースまたはドレイン拡散層とトレンチ
内の導電膜を接続してＤＲＡＭセルを構成すること。

【０００９】また、本発明（請求項３）は、トレンチキ
ャパシタを有する半導体装置の製造方法において、半導
体基板に設けられたトレンチの内面の少なくとも一部に
酸化防止膜を形成する工程と、熱処理を施して前記酸化
防止膜のない部分に酸化膜（第２の酸化膜）を形成する
工程と、等方性エッチングにより前記酸化防止膜及び基
板表面をエッチングする工程と、前記トレンチの内面に
キャパシタ絶縁膜を形成する工程と、前記トレンチ内に
前記キャパシタ絶縁膜を介して導電膜を形成する工程と
を含むことを特徴とする。 (1) 酸化防止膜を形成する前、又は形成する際にトレン
チ内面に自然酸化膜等の薄い酸化膜（第１の酸化膜）を
形成すること。 (2) トレンチ内に形成する導電膜は蓄積電極であり、基
板側をプレート電極とすること。 (3) 酸化防止膜，第１の酸化膜及び基板表面のエッチン
グを連続して行うこと。 (4) 酸化防止膜，第１の酸化膜及び基板表面のエッチン
グに際して、基板のエッチング速度が第１の酸化膜のエ
ッチング速度よりも速くなるエッチング条件を選択する
こと。 (5) 基板上にＭＯＳトランジスタを形成し、このＭＯＳ
トランジスタのソース拡散層とトレンチ内の導電膜を接
続してＤＲＡＭセルを構成すること。

【００１０】また、本発明（請求項５）は、キャパシタ
を有する半導体装置の製造方法において、基板上に形成
された第１の半導体膜の表面の少なくとも一部に第２の
半導体膜を形成する工程と、熱処理を施した後、等方性
エッチングにより、第１及び第２の半導体膜をエッチン
グする工程と、第１の半導体膜上にキャパシタ絶縁膜を
形成する工程と、前記キャパシタ絶縁膜上に導電膜を形
成する工程とを含むことを特徴とする。

【００１１】また、本発明（請求項６）は、キャパシタ
を有する半導体装置の製造方法において、基板上に形成
された半導体膜の表面の少なくとも一部に酸化膜を介し
て多結晶シリコン膜を堆積する工程と、熱処理を施して
前記酸化膜を凝集させる工程と、等方性エッチングによ
り前記多結晶シリコン膜及び半導体膜をエッチングする
工程と、前記半導体膜上にキャパシタ絶縁膜を形成する
工程と、前記キャパシタ絶縁膜上に導電膜を形成する工
程とを含むことを特徴とする。

【００１２】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第１，第２の半導体膜は多結晶シリコン膜であり、
第２の多結晶シリコン膜を第１の多結晶シリコン膜の表
面に薄い酸化膜を介して堆積すること。 (2) 熱処理工程により、第２の多結晶シリコン膜から不
純物を基板内に拡散させると共に、第２の多結晶シリコ
ン膜下の薄い酸化膜を凝集させて、第１の多結晶シリコ
ン膜の表面に該酸化膜の粒状体を形成すること。 (3) 第１，第２の半導体膜としての多結晶シリコン膜の
エッチングを連続して行うこと。 (4) キャパシタ絶縁膜上に形成する導電膜はプレート電
極であり、基板側を蓄積電極とすること。 (5) 基板上にＭＯＳトランジスタを形成し、このＭＯＳ
トランジスタのソース又はドレイン拡散層と第１の半導
体膜を接続してＤＲＡＭセルを構成すること。

【００１３】

【作用】本発明（請求項１，２）によれば、トレンチ内
に半導体膜を形成して熱処理した後に、等方性エッチン
グによりトレンチ内の半導体膜と基板表面をエッチング
することにより、トレンチ内の基板表面に凹凸を形成す
ることができる。即ち、トレンチ内に半導体膜を形成す
る際に基板表面に自然酸化膜等の薄い酸化膜が形成され
るため、この酸化膜が熱処理により凝集して粒状体とな
り、この酸化膜の影響でトレンチ内面が凹凸になると考
えられる。

【００１４】具体的には、トレンチを形成した後に１ｎ
ｍ程度の酸化膜（例えば自然酸化膜）を介して不純物が
ドープされた多結晶シリコンを堆積し、アニールによっ
て前記酸化膜を凝集させると共に、不純物を基板に拡散
させ高濃度層（〜１０²⁰／ｃｍ³ ）を形成し、等方性エ
ッチングにより多結晶シリコンをエッチングすると同時
に基板をエッチングする。このとき、凝集した酸化膜が
マスクとなり、基板のエッチングを阻害するので、トレ
ンチ内面が凹凸となる。この凹凸によりトレンチ内面の
表面積が約２倍となる。

【００１５】従って、キャパシタ容量が２倍程度にな
り、同じ容量でよいならトレンチ深さは半分にできる。
このため、例えばＤＲＡＭにおいては、トレンチのアス
ペクト比は１ＧビットＤＲＡＭ世代でも２０〜３０程度
でよく、現状のプロセス技術でも十分に製造可能とな
る。

【００１６】また、本発明（請求項３，４）によれば、
酸化防止膜下に形成される第１の酸化膜は一般にその膜
厚が不均一であり、選択酸化のための熱処理を施すこと
により膜厚の不均一性はより大きくなる。そして、等方
性エッチングにより酸化防止膜，第１の酸化膜及び基板
表面をエッチングする際に、第１の酸化膜の膜厚の不均
一性がエッチング表面に反映され、エッチング表面に凹
凸を形成することができる。特に、半導体基板のエッチ
ング速度が第１の酸化膜のエッチング速度よりも速くな
るエッチング条件を選択すれば、第１の酸化膜の膜厚不
均一性が拡大されて基板表面に反映することになり、エ
ッチング表面に凹凸を効率良く形成することが可能とな
る。

【００１７】また、（請求項５，６）によれば、第１の
半導体膜の表面上に第２の半導体膜を形成して熱処理し
た後に、等方性エッチングにより第１，第２の半導体膜
をエッチングすることにより、第１の半導体膜表面に凹
凸を形成することができる。即ち、第１の半導体膜の表
面上に第２の半導体膜を形成する際に第１の半導体膜の
表面に自然酸化膜等の薄い酸化膜が形成されるため、こ
の酸化膜が熱処理により凝集して粒状体となり、この酸
化膜の影響で第１の半導体膜の表面が凹凸になると考え
られる。

【００１８】具体的には、第１の半導体膜を形成した後
に１ｎｍ程度の酸化膜（例えば自然酸化膜）を介して不
純物がドープされた多結晶シリコン（第２の半導体膜）
を堆積し、アニールによって前記酸化膜を凝集させると
共に、不純物を第１の半導体膜に拡散させ高濃度層（〜
１０²⁰／ｃｍ³ ）を形成し、等方性エッチングにより多
結晶シリコン（第２の半導体膜）をエッチングすると同
時に第１の半導体膜をエッチングする。このとき、凝集
した酸化膜がマスクとなり、第１の半導体膜のエッチン
グを阻害するので、第１の半導体膜の表面が凹凸とな
る。この凹凸により第１の半導体膜の表面積が約２倍と
なる。

【００１９】従って、キャパシタ容量が２倍程度にな
り、同じ容量でよいならスタック型キャパシタの占める
面積は半分にでき、またその段差の大きさも半分程度に
できる。このため、例えばＤＲＡＭにおいては、１Ｇビ
ットＤＲＡＭ世代でも現状のプロセス技術でも十分に製
造可能となる。

【００２０】

【実施例】以下、本発明の実施例を図面を参照して説明
する。（実施例１）図１は、本発明の第１の実施例に係わる半
導体装置、特にＤＲＡＭセルの概略構成を示す断面図で
ある。

【００２１】Ｓｉ基板（図示せず）上に、ｎ型ウェル１
１，ｐ型ウェル１２が順に形成されている。ｐ型ウェル
１２の表面にはｎ型のソース・ドレイン拡散層１３，１
４が形成され、さらにその上にゲート絶縁膜１５を介し
てゲート電極１６が形成されてＭＯＳトランジスタが構
成されている。このＭＯＳトランジスタのソース拡散層
１３に隣接してｐウェル１２の表面からｎウェル１１内
にトレンチ２１が形成されている。

【００２２】トレンチ２１の内面は、ｎ型ウェル１１の
部分で後述するように凹凸に加工されている。ｎ型ウェ
ル１１のトレンチ２１内に露出する部分にはｎ⁺ 型の拡
散層（プレート）２２が形成されている。トレンチ２１
の上部には、ｐ型ウェル１２と絶縁分離するための酸化
膜２５が形成されている。トレンチ２１内には、キャパ
シタ絶縁膜２３を介して蓄積電極２４が埋込み形成され
ている。そして、蓄積電極２４はストラップ電極２６に
よりＭＯＳトランジスタのソース拡散層１３と接続され
ている。

【００２３】ここで、プレート２２，キャパシタ絶縁膜
２３及び蓄積電極２４からトレンチキャパシタが構成さ
れ、このキャパシタの一端がＭＯＳトランジスタのソー
ス拡散層１３に接続されることにより、１トランジスタ
／１キャパシタのＤＲＡＭセルが構成されている。な
お、図には示さないがこのＤＲＡＭセルは、基板表面に
対して行方向及び列方向にそれぞれ複数個配列されてい
る。また、図中の２７は層間絶縁膜、２８はビット線、
２９は素子分離絶縁膜を示している。

【００２４】次に、本実施例装置の製造方法について説
明する。まず、図２（ａ）に示すように、基板（ウェル
１１，１２）上にＳｉＮマスク３１を形成し、ＲＩＥで
トレンチ２１を形成する。トレンチ２１の上部のｐ型ウ
ェル１２の部分を除いて、トレンチ２１の内面にＳｉＮ
酸化防止膜３２を形成し、選択酸化によりトレンチ上部
に酸化膜２５を形成する。この酸化膜２５は寄生ＭＯＳ
ＦＥＴが生じるのを防止するためである。また、酸化防
止膜３２の下には薄い自然酸化膜３４が形成されてい
る。

【００２５】次いで、図２（ｂ）に示すように、選択酸
化に用いたＳｉＮ酸化防止膜３２を剥離する。次いで、
図３（ｃ）に示すように、露出したトレンチ内面に厚さ
〜１μｍの薄い酸化膜３５を形成し、さらにその上に燐
又は砒素がドープされた多結晶シリコン膜３６を堆積す
る。ここで、薄い酸化膜３５は必ずしも積極的に形成す
る必要はなく、多結晶シリコン膜３６の形成の際に生じ
る自然酸化膜でもよい。また、多結晶シリコン膜３６の
膜厚は５０ｎｍ、ドープする不純物としては燐を用い、
その濃度は３×１０²¹ｃｍ^-3とした。

【００２６】次いで、図３（ｄ）に示すように、８００
〜１０００℃の温度で１０〜３０分間アニールすること
により、酸化膜３５を凝集させると共に、多結晶シリコ
ン膜３６からの拡散によりトレンチ側面にｎ⁺ 型拡散層
２２を形成する。このｎ⁺ 型拡散層２２はキャパシタの
プレート電極となる。

【００２７】次いで、図４（ｅ）に示すように、等方性
エッチングにより、多結晶シリコン膜３６をエッチング
すると共に、トレンチ２１の内面をエッチングする。こ
のとき、凝集された酸化膜３５の影響でトレンチ２１の
内面には凹凸が形成される。このエッチングはＣＤＥ
（ケミカルドライエッチング）で行い、エッチングガス
としてＣＦ₄ とＯ₂ を用いた。ＣＦ₄ の流量は１００cc
/min、Ｏ₂ の流量は３５cc/min、パワーは２００〜３０
０Ｗ、時間は２０〜３０sec とした。

【００２８】次いで、図４（ｆ）に示すように、トレン
チ２１の内面にＳｉＯ₂ 等のキャパシタ絶縁膜２３を形
成した後に、多結晶シリコンからなる蓄積電極（ストレ
ージノード）２４を埋め込み形成した。これにより、ｎ
型基板をプレートとして埋込みポリシリコンを対向電極
としたトレンチキャパシタが作成される。

【００２９】このように本実施例によれば、熱処理によ
る酸化膜３５の凝集作用と、その後に続く酸化膜３５を
マスクとした多結晶シリコン膜３６及び基板表面の同時
エッチングによって、キャパシタ絶縁膜２３を形成する
前のトレンチ２１の内面を凹凸状に加工することができ
る。なお、酸化膜３５はこのエッチングの工程中に最終
的に除去される。従って、キャパシタ面積の増大をはか
ることができ、キャパシタ容量の増大をはかることがで
きる。これにより、同じキャパシタ容量を得るのであれ
ば、従来よりもトレンチ２１のアスペクト比を小さくす
ることができ、ＤＲＡＭの高密度化に極めて有効であ
る。（実施例２）図５は、本発明の第２の実施例に係わるト
レンチキャパシタの製造工程を示す断面図である。な
お、図２〜図４と同一部分には同一符号を付して、その
詳しい説明は省略する。

【００３０】この実施例では、まず図５（ａ）に示すよ
うに、先の実施例と同様にＳｉＮマスク３１を用いてＲ
ＩＥによりトレンチ２１を形成した後、トレンチ２１内
にその上部を除いてＳｉＮ酸化防止膜３２を形成する。
そして、選択酸化によりトレンチ上部に酸化膜２５を形
成する。このとき、酸化防止膜３２の下には１ｎｍ程度
の薄い酸化膜３７が形成される。なお、酸化防止膜３２
の形成前にトレンチ表面に自然酸化膜や薄い酸化膜を形
成しておいてもよい。

【００３１】次いで、図５（ｂ）に示すように、ＣＤＥ
等の等方性エッチングにより酸化防止膜３２をエッチン
グし、同時に基板もエッチングする。このとき、薄い酸
化膜３７は膜厚が不均一なので、基板にエッチングが到
達する時間が異なり、エッチング表面は凹凸形状とな
る。ここで、基板シリコンのエッチング速度が酸化膜３
７のエッチング速度よりも速くなるエッチング条件、例
えば実施例１に示す条件にしておけば、エッチング表面
に酸化膜３７の膜厚不均一性よりも大きな凹凸を形成す
ることができる。

【００３２】これ以降は、第１の実施例と同様に、キャ
パシタ絶縁膜２３及び蓄積電極２４を形成することによ
り、トレンチキャパシタが完成する。このような方法で
あっても、トレンチ２１の内面に凹凸が形成されるの
で、第１の実施例と同様の効果が得られる。（実施例３）図６は、本発明の第３の実施例に係わるト
レンチキャパシタの製造工程を示す断面図である。この
実施例は、ＳＯＩ基板を用いた例である。

【００３３】まず、図６（ａ）に示すように、基板４１
上にＳｉＯ₂ 膜４２を介してＳｉ層４３を形成したＳＯ
Ｉ基板を用い、このＳＯＩ基板上に薄いＳｉＯ₂ 膜４４
を介してＳｉＮ膜４５及びＳｉＯ₂ 膜４６からなるマス
クを形成する。そして、ＲＩＥでマスク下のＳＯＩ基
板、即ちＳｉ膜４３とＳｉＯ₂ 膜４２をエッチングして
開口部を形成する。その後、開口部の側面に堆積膜の側
壁残し技術により、ＳｉＮ等からなるサイドウォール５
３を形成する。

【００３４】次いで、図６（ｂ）に示すように、ＲＩＥ
で基板４１を選択エッチングしてトレンチ５１を形成す
る。次いで、図６（ｃ）に示すように、第１の実施例と
同様にして、薄い酸化膜５５（〜１ｎｍ）と多結晶シリ
コン膜５６の堆積、アニールによる酸化膜５５の凝集と
多結晶シリコン膜５６からの不純物の拡散を行い、プレ
ートとなるｎ⁺ 型拡散層５２を形成する。

【００３５】次いで、図６（ｄ）に示すように、ＣＤＥ
等の等方性エッチングにより、多結晶シリコン膜５６を
エッチングすると同時に基板４１をエッチングする。こ
れにより、トレンチ５１の内面のエッチング表面が凹凸
に加工される。

【００３６】このように本実施例によれば、第１の実施
例と同様にトレンチ５１の内面に凹凸形状を作成するこ
とができるので、第１の実施例と同様の効果が得られ
る。また本実施例では、ＳＯＩ基板を用いてマスク形成
時のサイドウォール５３を形成することによってＳｉ側
面が保護されるため、通常基板の時のように選択酸化が
不要となり、工程数が削減できる利点もある。

【００３７】なお、本発明は上述した各実施例に限定さ
れるものではない。例えば、トレンチの内面に形成する
半導体膜は必ずしも多結晶シリコンに限るものではな
く、後に基板と同時にエッチングできるものであればよ
い。また、半導体膜，酸化膜及び基板等をエッチングす
る際に用いるＣＤＥの条件は実施例に限るものではな
く、仕様に応じて適宜変更可能である。さらに、このエ
ッチングはＣＤＥに限るものではなく、等方性エッチン
グであればよい。

【００３８】また、実施例では基板側をキャパシタのプ
レートとしたが、これとは逆に基板側をストレージノー
ドとし、トレンチ内に形成する導電膜をプレートとして
もよい。また、本発明はＤＲＡＭの製造に限らず、トレ
ンチキャパシタを有する各種の半導体装置の製造に対し
ても適用することができる。

【００３９】また、本発明はスタック型キャパシタに対
しても適用可能である。例えば、ＭＯＳ型トランジスタ
等が形成された半導体基板上に層間絶縁膜を形成し、前
記ＭＯＳ型トランジスタのソース・ドレイン領域に接続
するコンタクトホールを開口する。その後、このコンタ
クトホール内にタングステン等の選択プラグを埋め込
み、このプラグと導通する第１の多結晶シリコン膜を蓄
積電極としてパターン形成する。次に、この第１の多結
晶シリコン膜の表面上に第２の多結晶シリコン膜を形成
して熱処理した後に、等方性エッチングにより第１，第
２の多結晶シリコン膜をエッチングすることにより、第
１の多結晶シリコン膜表面に凹凸を形成することができ
る。即ち、第１の多結晶シリコン膜の表面上に第２の多
結晶シリコン膜を形成する際に第１の多結晶シリコン膜
の表面に自然酸化膜等の薄い酸化膜が形成されるため、
この酸化膜が熱処理により凝集して粒状体となり、この
酸化膜の影響で第１の多結晶シリコン膜の表面が凹凸に
なると考えられる。

【００４０】具体的には、第１の多結晶シリコン膜を形
成した後に１ｎｍ程度の酸化膜（例えば自然酸化膜）を
介して不純物がドープされた第２の多結晶シリコン膜を
堆積し、アニールによって前記酸化膜を凝集させると共
に、不純物を第１の多結晶シリコン膜に拡散させ高濃度
層（〜１０²⁰／ｃｍ³ ）を形成し、等方性エッチングに
より第２の多結晶シリコン膜をエッチングすると同時に
第１の多結晶シリコン膜をエッチングする。このとき、
凝集した酸化膜がマスクとなり、第１の多結晶シリコン
膜のエッチングを阻害するので、第１の多結晶シリコン
膜の表面が凹凸となる。この凹凸により第１の多結晶シ
リコン膜の表面積が約２倍となる。

【００４１】従って、キャパシタ容量が２倍程度にな
り、同じ容量でよいならスタック型キャパシタの占める
面積は半分にでき、またその段差の大きさも半分程度に
できる。このため、例えばＤＲＡＭにおいては、１Ｇビ
ットＤＲＡＭ世代でも現状のプロセス技術でも十分に製
造可能となる。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。

【００４２】

【発明の効果】以上詳述したように本発明によれば、ト
レンチのキャパシタ形成面を凹凸に加工することがで
き、キャパシタ容量の増大をはかることができる半導体
装置の製造方法を実現することが可能となる。

【図面の簡単な説明】

【図１】第１の実施例に係わる半導体装置の概略構成を
示す断面図。

【図２】第１の実施例に係わるトレンチキャパシタの製
造工程を示す断面図。

【図３】第１の実施例に係わるトレンチキャパシタの製
造工程を示す断面図。

【図４】第１の実施例に係わるトレンチキャパシタの製
造工程を示す断面図。

【図５】第２の実施例に係わるトレンチキャパシタの製
造工程を示す断面図。

【図６】第３の実施例に係わるトレンチキャパシタの製
造工程を示す断面図。

【符号の説明】

１１…ｎ型ウェル１２…ｐ型ウェル１３…ソース拡散層１４…ドレイン拡散層１５…ゲート絶縁膜１６…ゲート電極２１…トレンチ２２…ｎ⁺ 型拡散層（プレート）２３…キャパシタ絶縁膜２４…蓄積電極（ストレージノード）２５…選択酸化による酸化膜２６…ストラップ電極２７…層間絶縁膜２８…ビット線２９…素子分離絶縁膜３１…ＳｉＮマスク３２…酸化防止膜３４…自然酸化膜３５…薄い酸化膜３６…多結晶シリコン膜（半導体膜）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｃ

Claims

【特許請求の範囲】

【請求項１】半導体基板に設けられたトレンチの内面の
少なくとも一部に半導体膜を形成する工程と、熱処理を
施した後、等方性エッチングにより前記トレンチ内の半
導体膜と基板表面をエッチングする工程と、前記トレン
チの内面にキャパシタ絶縁膜を形成する工程と、前記ト
レンチ内に前記キャパシタ絶縁膜を介して導電膜を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。
【請求項２】半導体基板に設けられたトレンチの内面の
少なくとも一部に酸化膜を介して多結晶シリコン膜を堆
積する工程と、熱処理を施して前記酸化膜を凝集させる
工程と、等方性エッチングにより前記トレンチ内の多結
晶シリコン膜，酸化膜及び基板表面をエッチングする工
程と、前記トレンチの内面にキャパシタ絶縁膜を形成す
る工程と、前記トレンチ内に前記キャパシタ絶縁膜を介
して蓄積電極を形成する工程とを含むことを特徴とする
半導体装置の製造方法。
【請求項３】半導体基板に設けられたトレンチの内面の
少なくとも一部に酸化防止膜を形成する工程と、熱処理
を施して前記酸化防止膜のない部分に酸化膜を形成する
工程と、等方性エッチングにより前記酸化防止膜及び基
板表面をエッチングする工程と、前記トレンチの内面に
キャパシタ絶縁膜を形成する工程と、前記トレンチ内に
前記キャパシタ絶縁膜を介して導電膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項４】半導体基板に設けられたトレンチの内面の
少なくとも一部に第１の酸化膜を介して酸化防止膜を形
成する工程と、熱処理を施して前記トレンチの内面の前
記酸化防止膜のない部分に第２の酸化膜を形成する工程
と、等方性エッチングにより前記酸化防止膜，第１の酸
化膜及び基板表面をエッチングする工程と、前記トレン
チの内面にキャパシタ絶縁膜を形成する工程と、前記ト
レンチ内に前記キャパシタ絶縁膜を介して蓄積電極を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。
【請求項５】基板上に形成された第１の半導体膜の表面
の少なくとも一部に第２の半導体膜を形成する工程と、
熱処理を施した後、等方性エッチングにより、第１及び
第２の半導体膜をエッチングする工程と、第１の半導体
膜上にキャパシタ絶縁膜を形成する工程と、前記キャパ
シタ絶縁膜上に導電膜を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
【請求項６】基板上に形成された半導体膜の表面の少な
くとも一部に酸化膜を介して多結晶シリコン膜を堆積す
る工程と、熱処理を施して前記酸化膜を凝集させる工程
と、等方性エッチングにより前記多結晶シリコン膜及び
半導体膜をエッチングする工程と、前記半導体膜上にキ
ャパシタ絶縁膜を形成する工程と、前記キャパシタ絶縁
膜上に導電膜を形成する工程とを含むことを特徴とする
半導体装置の製造方法。