JPH06209106A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06209106A JPH06209106A JP328593A JP328593A JPH06209106A JP H06209106 A JPH06209106 A JP H06209106A JP 328593 A JP328593 A JP 328593A JP 328593 A JP328593 A JP 328593A JP H06209106 A JPH06209106 A JP H06209106A
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 パンチスルー現象を抑制できるＭＯＳＦＥＴ
を提供する。 【構成】 ＭＯＳＦＥＴのソース１６とドレイン１７の
間のシリコン基板１１の表面に複数個の孔１３を規則的
に形成し、ゲート酸化膜１４とゲート電極１５をシリコ
ン基板１１の表面と孔１３の内部に形成する。孔１３の
内部に形成されたゲート電極１５によって、パンチスル
ー現象を抑制できる。
を提供する。 【構成】 ＭＯＳＦＥＴのソース１６とドレイン１７の
間のシリコン基板１１の表面に複数個の孔１３を規則的
に形成し、ゲート酸化膜１４とゲート電極１５をシリコ
ン基板１１の表面と孔１３の内部に形成する。孔１３の
内部に形成されたゲート電極１５によって、パンチスル
ー現象を抑制できる。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型電界効果ト
ランジスタ（以下、ＭＯＳＦＥＴと記す）の新規な構造
に関するものである。
ランジスタ（以下、ＭＯＳＦＥＴと記す）の新規な構造
に関するものである。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴの構造を、Ｎチャン
ネル型を例にとり図６を用いて説明する。図６におい
て、１はＰ型シリコン基板、２はフィールド酸化膜、３
はゲート酸化膜、４はゲート電極、５はソース（ｎ+ 型
拡散層）、６はドレイン（ｎ+ 型拡散層）である。この
ＭＯＳＦＥＴのゲート電極４に正電位を与えると、ゲー
ト電極４下のＰ型シリコン基板１表面にチャンネルが形
成され、ソース５とドレイン６間が導通する。
ネル型を例にとり図６を用いて説明する。図６におい
て、１はＰ型シリコン基板、２はフィールド酸化膜、３
はゲート酸化膜、４はゲート電極、５はソース（ｎ+ 型
拡散層）、６はドレイン（ｎ+ 型拡散層）である。この
ＭＯＳＦＥＴのゲート電極４に正電位を与えると、ゲー
ト電極４下のＰ型シリコン基板１表面にチャンネルが形
成され、ソース５とドレイン６間が導通する。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＭＯＳＦＥＴでは、ソース５とドレイン６の間隔を縮小
した場合、図７に示すようにゲート電極４を０Ｖにバイ
アスしてもソース５とドレイン６間に電流が流れてしま
う現象（これをパンチスルーと呼ぶ）が起きる問題があ
った。これは、ソース５とドレイン６の間を短くした場
合、図７（ａ）に示すように、ドレイン６側の空乏層Ｋ
6 とソース５側の空乏層Ｋ5 がつながってしまい、その
結果、Ｐ型シリコン基板１内部にパンチスルー電流ＩP
が流れてしまう現象である。パンチスルーはＰ型シリコ
ン基板１内部で発生するため、ゲート電極４を０Ｖ（い
わゆるＭＯＳＦＥＴをオフにした状態）にバイアスして
も止めることはできない。
ＭＯＳＦＥＴでは、ソース５とドレイン６の間隔を縮小
した場合、図７に示すようにゲート電極４を０Ｖにバイ
アスしてもソース５とドレイン６間に電流が流れてしま
う現象（これをパンチスルーと呼ぶ）が起きる問題があ
った。これは、ソース５とドレイン６の間を短くした場
合、図７（ａ）に示すように、ドレイン６側の空乏層Ｋ
6 とソース５側の空乏層Ｋ5 がつながってしまい、その
結果、Ｐ型シリコン基板１内部にパンチスルー電流ＩP
が流れてしまう現象である。パンチスルーはＰ型シリコ
ン基板１内部で発生するため、ゲート電極４を０Ｖ（い
わゆるＭＯＳＦＥＴをオフにした状態）にバイアスして
も止めることはできない。
【０００４】図７（ｂ）にソース５とドレイン６の中間
点における基板深さ方向（ｘ方向）の電位φを示す。ゲ
ート電位を０Ｖにした場合、Ｐ型シリコン基板１表面
（ｘ≒０）の電位はほぼ０Ｖになり、基板表面にチャン
ネルは形成されない。しかし、基板内部は、ドレイン６
側の空乏層Ｋ6 の影響を受けるので、徐々に電位が高く
なり、ある深さでピークを持つようになる。ＭＯＳＦＥ
Ｔが微細化され、ソース５とドレイン６の間が縮小され
ると、このピーク電位はソース５側のｐｎ接合を順方向
にバイアスできる大きさになり、ソース５からＰ型シリ
コン基板１内部に向って電子注入が起こり、パンチスル
ー電流ＩP が流れることになる。
点における基板深さ方向（ｘ方向）の電位φを示す。ゲ
ート電位を０Ｖにした場合、Ｐ型シリコン基板１表面
（ｘ≒０）の電位はほぼ０Ｖになり、基板表面にチャン
ネルは形成されない。しかし、基板内部は、ドレイン６
側の空乏層Ｋ6 の影響を受けるので、徐々に電位が高く
なり、ある深さでピークを持つようになる。ＭＯＳＦＥ
Ｔが微細化され、ソース５とドレイン６の間が縮小され
ると、このピーク電位はソース５側のｐｎ接合を順方向
にバイアスできる大きさになり、ソース５からＰ型シリ
コン基板１内部に向って電子注入が起こり、パンチスル
ー電流ＩP が流れることになる。
【０００５】パンチスルーが起こると、ＭＯＳＦＥＴに
漏れ電流が流れることになる。このＭＯＳＦＥＴで大規
模集積回路（ＬＳＩ）を構成する場合、パンチスルーに
よる漏れ電流がたし合わされる結果、非常に大きな電流
が流れてしまうので、低消費電力のＬＳＩを作ることは
不可能であった。また、ブートストラップ回路のように
電荷を蓄積、転送する回路の場合、パンチスルーがある
と電荷が抜けてしまうので、回路動作が正常に機能しな
くなるおそれがあった。
漏れ電流が流れることになる。このＭＯＳＦＥＴで大規
模集積回路（ＬＳＩ）を構成する場合、パンチスルーに
よる漏れ電流がたし合わされる結果、非常に大きな電流
が流れてしまうので、低消費電力のＬＳＩを作ることは
不可能であった。また、ブートストラップ回路のように
電荷を蓄積、転送する回路の場合、パンチスルーがある
と電荷が抜けてしまうので、回路動作が正常に機能しな
くなるおそれがあった。
【０００６】このため、従来型のＭＯＳＦＥＴの構造で
は、ある程度以上の微細化を進めることができない欠点
があった。この発明は、上記課題を解決するもので、パ
ンチスルーの発生を抑制できるＭＯＳＦＥＴを提供する
ことを目的としている。
は、ある程度以上の微細化を進めることができない欠点
があった。この発明は、上記課題を解決するもので、パ
ンチスルーの発生を抑制できるＭＯＳＦＥＴを提供する
ことを目的としている。
【０００７】
【課題を解決するための手段】この発明の半導体装置
は、一導電型の半導体基板上に離間して形成された逆導
電型の一対の拡散層と、この一対の拡散層にはさまれた
前記半導体基板上に形成された孔と、この孔および前記
拡散層に挟まれた半導体基板上に順次積層形成された絶
縁膜および導電膜とを備えている。
は、一導電型の半導体基板上に離間して形成された逆導
電型の一対の拡散層と、この一対の拡散層にはさまれた
前記半導体基板上に形成された孔と、この孔および前記
拡散層に挟まれた半導体基板上に順次積層形成された絶
縁膜および導電膜とを備えている。
【０００８】
【作用】この発明の半導体装置によれば、ＭＯＳＦＥＴ
のパンチスルー電流を抑制できると同時に、実効チャン
ネル幅を拡大することが可能となる。
のパンチスルー電流を抑制できると同時に、実効チャン
ネル幅を拡大することが可能となる。
【０００９】
【実施例】以下、この発明の一実施例における半導体装
置をＮチャンネル型ＭＯＳＦＥＴに適用した例につい
て、図１をもとに説明する。図１（ａ）はこの発明のＭ
ＯＳＦＥＴの主要部の平面図、同図（ｂ），（ｃ）はＡ
−Ａ′線、Ｂ−Ｂ′線における要部断面図である。図１
において、１１はＰ型シリコン基板、１２はフィールド
酸化膜、１３はＰ型シリコン基板１１に形成された孔、
１４はゲート酸化膜、１５はポリシリコン膜からなるゲ
ート電極、１６，１７はゲート電極１５に対して自己整
合的に形成されたｎ+ 型拡散層からなるソースおよびド
レインである。
置をＮチャンネル型ＭＯＳＦＥＴに適用した例につい
て、図１をもとに説明する。図１（ａ）はこの発明のＭ
ＯＳＦＥＴの主要部の平面図、同図（ｂ），（ｃ）はＡ
−Ａ′線、Ｂ−Ｂ′線における要部断面図である。図１
において、１１はＰ型シリコン基板、１２はフィールド
酸化膜、１３はＰ型シリコン基板１１に形成された孔、
１４はゲート酸化膜、１５はポリシリコン膜からなるゲ
ート電極、１６，１７はゲート電極１５に対して自己整
合的に形成されたｎ+ 型拡散層からなるソースおよびド
レインである。
【００１０】この実施例の場合、ゲート電極１５の長さ
（いわゆるゲート長）は０．８μｍ、孔の大きさは０．
４μｍ×０．４μｍ、孔と孔の間隔は０．４μｍ、さら
に孔の深さは１μｍである。つぎに、この発明のパンチ
スルー抑制効果を図８を用いて説明する。図８（ａ）は
図１に示したこの発明のＭＯＳＦＥＴのゲート電極１５
と孔１３の部分を示した図、また同図（ｂ）は孔と孔の
中央の点（Ｃ点）を横切る断面図、さらに同図（ｃ）は
Ｃ点における基板内部方向（ｘ方向）への電位分布を示
す図である。
（いわゆるゲート長）は０．８μｍ、孔の大きさは０．
４μｍ×０．４μｍ、孔と孔の間隔は０．４μｍ、さら
に孔の深さは１μｍである。つぎに、この発明のパンチ
スルー抑制効果を図８を用いて説明する。図８（ａ）は
図１に示したこの発明のＭＯＳＦＥＴのゲート電極１５
と孔１３の部分を示した図、また同図（ｂ）は孔と孔の
中央の点（Ｃ点）を横切る断面図、さらに同図（ｃ）は
Ｃ点における基板内部方向（ｘ方向）への電位分布を示
す図である。
【００１１】図８（ｂ）に示すように、ゲート電位ＶG
とソース電位ＶS を０Ｖに、ドレイン電位ＶD を正にバ
イアスした場合、従来のＭＯＳＦＥＴでは図７で示した
ようにドレイン空乏層がソース側の空乏層とつながって
いたが、この発明のＭＯＳＦＥＴではＰ型シリコン基板
１１内部に形成された孔１３の内部に埋め込まれたゲー
ト電極１５により、ソース１６側の空乏層Ｋ16とドレイ
ン１７側の空乏層Ｋ17がつながるのを抑制できる。
とソース電位ＶS を０Ｖに、ドレイン電位ＶD を正にバ
イアスした場合、従来のＭＯＳＦＥＴでは図７で示した
ようにドレイン空乏層がソース側の空乏層とつながって
いたが、この発明のＭＯＳＦＥＴではＰ型シリコン基板
１１内部に形成された孔１３の内部に埋め込まれたゲー
ト電極１５により、ソース１６側の空乏層Ｋ16とドレイ
ン１７側の空乏層Ｋ17がつながるのを抑制できる。
【００１２】つまり、Ｐ型シリコン基板１１内部にもゲ
ート電極１５が形成されたことになるので、Ｐ型シリコ
ン基板１１表面のみならず、孔１３近傍のＰ型シリコン
基板１１の電位をゲート電極１５の電位（＝０Ｖ）に固
定できるので、ソース１６側の空乏層Ｋ16とドレイン１
７側の空乏層Ｋ17の伸びを押さえることが可能となる。
ート電極１５が形成されたことになるので、Ｐ型シリコ
ン基板１１表面のみならず、孔１３近傍のＰ型シリコン
基板１１の電位をゲート電極１５の電位（＝０Ｖ）に固
定できるので、ソース１６側の空乏層Ｋ16とドレイン１
７側の空乏層Ｋ17の伸びを押さえることが可能となる。
【００１３】上記した空乏層Ｋ16，Ｋ17の伸びを抑制す
る効果は孔１３の構造によって大きく変化する。図８
（ａ）に示した孔１３のソース〜ドレイン方向の寸法を
ＬT 、孔１３と孔１３の間隔をＷS とすると、ＬT が短
かすぎると効果がない、またＷ S が大きすぎても効果は
なくなる。さらに、孔の深さＤT が小さすぎても空乏層
Ｋ16，Ｋ17の伸びを抑制することはできない。
る効果は孔１３の構造によって大きく変化する。図８
（ａ）に示した孔１３のソース〜ドレイン方向の寸法を
ＬT 、孔１３と孔１３の間隔をＷS とすると、ＬT が短
かすぎると効果がない、またＷ S が大きすぎても効果は
なくなる。さらに、孔の深さＤT が小さすぎても空乏層
Ｋ16，Ｋ17の伸びを抑制することはできない。
【００１４】つぎに、Ｃ点における半導体基板表面から
内部への電位分布を図８（ｃ）に示す。ＷS ＝大、ＬT
＝小の場合は図７とほぼ同じ電位分布になる。一方、Ｗ
S ＝小、ＬT ＝大の場合はＰ型シリコン基板１１内部で
の電位の上昇を抑えることが可能となる。したがって、
この発明のＭＯＳＦＥＴでは孔の寸法、間隔、深さを最
適値に設計することで、ドレイン空乏層Ｋ17の伸びが抑
えられ、その結果、Ｐ型シリコン基板１１内部の電位を
安定化できるので、ＭＯＳＦＥＴを微細化した場合で
も、パンチスルーの発生を抑制できることになる。
内部への電位分布を図８（ｃ）に示す。ＷS ＝大、ＬT
＝小の場合は図７とほぼ同じ電位分布になる。一方、Ｗ
S ＝小、ＬT ＝大の場合はＰ型シリコン基板１１内部で
の電位の上昇を抑えることが可能となる。したがって、
この発明のＭＯＳＦＥＴでは孔の寸法、間隔、深さを最
適値に設計することで、ドレイン空乏層Ｋ17の伸びが抑
えられ、その結果、Ｐ型シリコン基板１１内部の電位を
安定化できるので、ＭＯＳＦＥＴを微細化した場合で
も、パンチスルーの発生を抑制できることになる。
【００１５】つぎに、従来のＭＯＳＦＥＴとこの発明の
ＭＯＳＦＥＴの電流駆動能力を比較する。図９はＭＯＳ
ＦＥＴのソース〜ドレイン方向に垂直な断面図であり、
（ａ）は従来のＭＯＳＦＥＴ、（ｂ）はこの発明のＭＯ
ＳＦＥＴを示している。ＭＯＳＦＥＴの電流駆動能力は
チャンネル幅Ｗに比例している。従来のＭＯＳＦＥＴで
は図９（ａ）に示すようにフィールド酸化膜ではさまれ
た長さがチャンネル幅Ｗになる。
ＭＯＳＦＥＴの電流駆動能力を比較する。図９はＭＯＳ
ＦＥＴのソース〜ドレイン方向に垂直な断面図であり、
（ａ）は従来のＭＯＳＦＥＴ、（ｂ）はこの発明のＭＯ
ＳＦＥＴを示している。ＭＯＳＦＥＴの電流駆動能力は
チャンネル幅Ｗに比例している。従来のＭＯＳＦＥＴで
は図９（ａ）に示すようにフィールド酸化膜ではさまれ
た長さがチャンネル幅Ｗになる。
【００１６】一方、この発明のＭＯＳＦＥＴでは、ゲー
ト電極に正電圧をバイアスした場合、Ｐ型シリコン基板
１１の表面のみならず孔の側壁および孔の底面にもチャ
ンネルが形成されるので、実効的なチャンネル幅Ｗeff
は次式のようになる。 Ｗeff ＝Ｎ・（ＷS ＋ＷT ＋２ＤT ）＝Ｗ＋２ＮＤT ここで、ＷS は孔間隔、ＷT は孔寸法、ＤT は孔深さ、
Ｎは孔の数である。
ト電極に正電圧をバイアスした場合、Ｐ型シリコン基板
１１の表面のみならず孔の側壁および孔の底面にもチャ
ンネルが形成されるので、実効的なチャンネル幅Ｗeff
は次式のようになる。 Ｗeff ＝Ｎ・（ＷS ＋ＷT ＋２ＤT ）＝Ｗ＋２ＮＤT ここで、ＷS は孔間隔、ＷT は孔寸法、ＤT は孔深さ、
Ｎは孔の数である。
【００１７】上式からわかるように、この発明のＭＯＳ
ＦＥＴでは孔の数と孔の深さを増すことで、定常状態で
の電流駆動能力を上幅に引き上げることが可能となる。
つぎに、この発明の第２の実施例について図２をもとに
説明する。図２（ａ）は図１（ａ）のＡ−Ａ′に対応し
た断面図、同図（ｂ）はＢ−Ｂ′に対応した断面図であ
る。図２で１１はＰ型シリコン基板、１３はＰ型シリコ
ン基板に形成された孔、１４はゲート酸化膜、１５はポ
リシリコン膜からなるゲート電極、１９，２０はゲート
電極に対して自己整合的に形成されたｎ- 型拡散層であ
り、濃度は約２×１０18cm-3である。つぎに、２１はゲ
ート電極の側壁に形成されたＣＶＤ酸化膜からなるサイ
ドウォール、２２，２３はサイドウォール２１に対して
自己整合的に形成されたｎ+ 型拡散層である。
ＦＥＴでは孔の数と孔の深さを増すことで、定常状態で
の電流駆動能力を上幅に引き上げることが可能となる。
つぎに、この発明の第２の実施例について図２をもとに
説明する。図２（ａ）は図１（ａ）のＡ−Ａ′に対応し
た断面図、同図（ｂ）はＢ−Ｂ′に対応した断面図であ
る。図２で１１はＰ型シリコン基板、１３はＰ型シリコ
ン基板に形成された孔、１４はゲート酸化膜、１５はポ
リシリコン膜からなるゲート電極、１９，２０はゲート
電極に対して自己整合的に形成されたｎ- 型拡散層であ
り、濃度は約２×１０18cm-3である。つぎに、２１はゲ
ート電極の側壁に形成されたＣＶＤ酸化膜からなるサイ
ドウォール、２２，２３はサイドウォール２１に対して
自己整合的に形成されたｎ+ 型拡散層である。
【００１８】図２に示した第２の実施例の場合、ゲート
長は０．８μｍ、孔１３の寸法は０．４μｍ×０．４μ
ｍ、孔間隔は０．４μｍ、孔深さは１μｍである。第２
の実施例で示したＭＯＳＦＥＴでは、パンチスルー抑制
効果と実効チャンネル幅拡大効果、さらにドレイン構造
を低濃度拡散層と高濃度拡散層からなるＬＤＤ（Lightl
y Doped Drain)構造としたことで、ドレイン耐圧を向上
させることが可能となる。
長は０．８μｍ、孔１３の寸法は０．４μｍ×０．４μ
ｍ、孔間隔は０．４μｍ、孔深さは１μｍである。第２
の実施例で示したＭＯＳＦＥＴでは、パンチスルー抑制
効果と実効チャンネル幅拡大効果、さらにドレイン構造
を低濃度拡散層と高濃度拡散層からなるＬＤＤ（Lightl
y Doped Drain)構造としたことで、ドレイン耐圧を向上
させることが可能となる。
【００１９】つぎに、この発明の第３の実施例について
図３および図４をもとに説明する。図３はこの発明の第
３の実施例におけるＭＯＳＦＥＴの主要部の平面図、図
４（ａ），（ｂ）は図３のＣ−Ｃ′線、Ｄ−Ｄ′線にお
ける要部断面図である。図３および図４で、１０１はＰ
型シリコン基板、１０２はＰ型シリコン基板１０１に形
成された孔、１０３はゲート酸化膜、１０４はポリシリ
コン膜からなるゲート電極、１０５，１０６はゲート電
極１０４に対して自己整合的に形成されたｎ+型拡散層
からなるソースおよびドレインである。第３の実施例の
場合、ゲート長は０．６μｍ、孔１０２の寸法は０．４
μｍ×０．８μｍ、孔間隔は０．４μｍ、孔深さは１μ
ｍである。
図３および図４をもとに説明する。図３はこの発明の第
３の実施例におけるＭＯＳＦＥＴの主要部の平面図、図
４（ａ），（ｂ）は図３のＣ−Ｃ′線、Ｄ−Ｄ′線にお
ける要部断面図である。図３および図４で、１０１はＰ
型シリコン基板、１０２はＰ型シリコン基板１０１に形
成された孔、１０３はゲート酸化膜、１０４はポリシリ
コン膜からなるゲート電極、１０５，１０６はゲート電
極１０４に対して自己整合的に形成されたｎ+型拡散層
からなるソースおよびドレインである。第３の実施例の
場合、ゲート長は０．６μｍ、孔１０２の寸法は０．４
μｍ×０．８μｍ、孔間隔は０．４μｍ、孔深さは１μ
ｍである。
【００２０】第３の実施例で示したＭＯＳＦＥＴは、孔
１０２のチャンネル方向の長さＬTが、ゲート長Ｌより
も長く、孔１０２とソース１０５およびドレイン１０６
が接触している。このため、基板内部における電位をソ
ース〜ドレイン間の全域にわたって安定化できるので、
図１の第１の実施例で示したＭＯＳＦＥＴよりも大きな
パンチスルー抑制効果を有している。
１０２のチャンネル方向の長さＬTが、ゲート長Ｌより
も長く、孔１０２とソース１０５およびドレイン１０６
が接触している。このため、基板内部における電位をソ
ース〜ドレイン間の全域にわたって安定化できるので、
図１の第１の実施例で示したＭＯＳＦＥＴよりも大きな
パンチスルー抑制効果を有している。
【００２１】つぎに、この発明の第４の実施例について
図５をもとに説明する。図５（ａ），（ｂ）は図３のＣ
−Ｃ′線、Ｄ−Ｄ′線における要部断面図である。図５
で、１０１はＰ型シリコン基板、１０２はＰ型シリコン
基板１０１に形成された孔、１０３はゲート酸化膜、１
０４はポリシリコン膜からなるゲート電極、１０７、１
０８はゲート電極１０４に対して自己整合的に形成され
たｎ- 型拡散層であり、濃度は約２×１０18cm-3であ
る。つぎに、１０９はゲート電極１０４の側壁に形成さ
れたＣＶＤ酸化膜からなるサイドウォール、１１０，１
１１はサイドウォール１０９に対して自己整合的に形成
されたｎ+ 型拡散層である。第４の実施例の場合、ゲー
ト長は０．６μｍ、孔１０２の寸法は０．４μｍ×０．
８μｍ、孔間隔は０．４μｍ、孔深さは１μｍである。
図５をもとに説明する。図５（ａ），（ｂ）は図３のＣ
−Ｃ′線、Ｄ−Ｄ′線における要部断面図である。図５
で、１０１はＰ型シリコン基板、１０２はＰ型シリコン
基板１０１に形成された孔、１０３はゲート酸化膜、１
０４はポリシリコン膜からなるゲート電極、１０７、１
０８はゲート電極１０４に対して自己整合的に形成され
たｎ- 型拡散層であり、濃度は約２×１０18cm-3であ
る。つぎに、１０９はゲート電極１０４の側壁に形成さ
れたＣＶＤ酸化膜からなるサイドウォール、１１０，１
１１はサイドウォール１０９に対して自己整合的に形成
されたｎ+ 型拡散層である。第４の実施例の場合、ゲー
ト長は０．６μｍ、孔１０２の寸法は０．４μｍ×０．
８μｍ、孔間隔は０．４μｍ、孔深さは１μｍである。
【００２２】第４の実施例で示したＭＯＳＦＥＴは、孔
１０２のチャンネル方向の長さＬTが、ゲート長Ｌより
も長く、孔とソースおよびドレインが接触している。さ
らに、ソースおよびドレインの構造が低濃度拡散層と高
濃度拡散層からなるＬＤＤ構造になっているので、強力
なパンチスルー抑制効果を有するとともにドレイン耐圧
を向上させることが可能となる。
１０２のチャンネル方向の長さＬTが、ゲート長Ｌより
も長く、孔とソースおよびドレインが接触している。さ
らに、ソースおよびドレインの構造が低濃度拡散層と高
濃度拡散層からなるＬＤＤ構造になっているので、強力
なパンチスルー抑制効果を有するとともにドレイン耐圧
を向上させることが可能となる。
【００２３】以上の実施例では、この発明をＮチャンネ
ル型ＭＯＳＦＥＴに適用した場合について例示したが、
この発明がＰチャンネル型ＭＯＳＦＥＴにも適用できる
ことはもちろんである。また、上記実施例では、孔は複
数個設けていたが、１個でもよいのはもちろんである。
ル型ＭＯＳＦＥＴに適用した場合について例示したが、
この発明がＰチャンネル型ＭＯＳＦＥＴにも適用できる
ことはもちろんである。また、上記実施例では、孔は複
数個設けていたが、１個でもよいのはもちろんである。
【００２４】
【発明の効果】この発明によれば、微細化したＭＯＳＦ
ＥＴのパンチスルー現象を抑制できると同時に実効チャ
ンネル幅の増大により電流駆動能力を高める効果を有す
る。さらにＬＤＤ構造と組み合わせることでドレイン耐
圧を向上できる効果も有する。
ＥＴのパンチスルー現象を抑制できると同時に実効チャ
ンネル幅の増大により電流駆動能力を高める効果を有す
る。さらにＬＤＤ構造と組み合わせることでドレイン耐
圧を向上できる効果も有する。
【図１】（ａ）はこの発明の第１の実施例のＭＯＳＦＥ
Ｔの構造を説明するための要部平面図、（ｂ），（ｃ）
は要部断面図である。
Ｔの構造を説明するための要部平面図、（ｂ），（ｃ）
は要部断面図である。
【図２】（ａ），（ｂ）はこの発明の第２の実施例のＭ
ＯＳＦＥＴの構造を説明するための要部断面図である。
ＯＳＦＥＴの構造を説明するための要部断面図である。
【図３】この発明の第３の実施例のＭＯＳＦＥＴの構造
を説明するための要部平面図である。
を説明するための要部平面図である。
【図４】（ａ），（ｂ）はこの発明の第３の実施例のＭ
ＯＳＦＥＴの構造を説明するための要部断面図である。
ＯＳＦＥＴの構造を説明するための要部断面図である。
【図５】（ａ），（ｂ）はこの発明の第４の実施例のＭ
ＯＳＦＥＴの構造を説明するための要部断面図である。
ＯＳＦＥＴの構造を説明するための要部断面図である。
【図６】従来のＭＯＳＦＥＴの要部断面図である。
【図７】（ａ），（ｂ）は従来のＭＯＳＦＥＴのパンチ
スルー現象を説明するための図である。
スルー現象を説明するための図である。
【図８】（ａ），（ｂ），（ｃ）はこの発明のＭＯＳＦ
ＥＴのパンチスルー抑制効果を説明するための図であ
る。
ＥＴのパンチスルー抑制効果を説明するための図であ
る。
【図９】（ａ），（ｂ）は従来のＭＯＳＦＥＴとこの発
明のＭＯＳＦＥＴのソース〜ドレイン方向に垂直な断面
図である。
明のＭＯＳＦＥＴのソース〜ドレイン方向に垂直な断面
図である。
１１ Ｐ型シリコン基板 １２ フィールド酸化膜 １３ 孔 １４ ゲート酸化膜 １５ ゲート電極 １６，１７ ｎ+ 型拡散層 １９，２０ ｎ- 型拡散層 ２１ サイドウォール ２２，２３ ｎ+ 型拡散層 １０１ Ｐ型シリコン基板 １０２ 孔 １０３ ゲート酸化膜 １０４ ゲート電極 １０５，１０６ ｎ+ 型拡散層 １０７，１０８ ｎ- 型拡散層 １０９ サイドウォール １１０，１１１ ｎ+ 型拡散層
Claims (6)
- 【請求項１】 一導電型の半導体基板上に離間して形成
された逆導電型の一対の拡散層と、この一対の拡散層に
挟まれた前記半導体基板上に形成された孔と、この孔お
よび前記拡散層に挟まれた半導体基板上に順次積層形成
された絶縁膜および導電膜とを備えた半導体装置。 - 【請求項２】 拡散層が、導電膜に近接して形成された
一対の低濃度拡散層と、この低濃度拡散層に隣接しかつ
導電膜から離間して形成された一対の高濃度拡散層とか
らなる請求項１記載の半導体装置。 - 【請求項３】 孔が、一対の拡散層の少なくとも一方に
接して形成されたことを特徴とする請求項１記載の半導
体装置。 - 【請求項４】 孔が、一対の低濃度拡散層の少なくとも
一方に接して形成されたことを特徴とする請求項２記載
の半導体装置。 - 【請求項５】 孔が、一対の拡散層から離間して形成さ
れたことを特徴とする請求項１記載の半導体装置。 - 【請求項６】 孔が、一対の低濃度拡散層から離間して
形成されていることを特徴とする請求項２記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP328593A JPH06209106A (ja) | 1993-01-12 | 1993-01-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP328593A JPH06209106A (ja) | 1993-01-12 | 1993-01-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06209106A true JPH06209106A (ja) | 1994-07-26 |
Family
ID=11553136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP328593A Pending JPH06209106A (ja) | 1993-01-12 | 1993-01-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06209106A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009025308A1 (ja) * | 2007-08-22 | 2009-02-26 | Seiko Instruments Inc. | トレンチ構造を利用した横型高駆動能力半導体装置 |
| JP2010109086A (ja) * | 2008-10-29 | 2010-05-13 | Toshiba Corp | 窒化物半導体素子 |
| JP2012004541A (ja) * | 2010-05-19 | 2012-01-05 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1993
- 1993-01-12 JP JP328593A patent/JPH06209106A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009025308A1 (ja) * | 2007-08-22 | 2009-02-26 | Seiko Instruments Inc. | トレンチ構造を利用した横型高駆動能力半導体装置 |
| JP2010109086A (ja) * | 2008-10-29 | 2010-05-13 | Toshiba Corp | 窒化物半導体素子 |
| JP2012004541A (ja) * | 2010-05-19 | 2012-01-05 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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