JPH06209233A - ディジタルフィルタ装置およびディジタルフィルタ構造 - Google Patents
ディジタルフィルタ装置およびディジタルフィルタ構造Info
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- JPH06209233A JPH06209233A JP18300393A JP18300393A JPH06209233A JP H06209233 A JPH06209233 A JP H06209233A JP 18300393 A JP18300393 A JP 18300393A JP 18300393 A JP18300393 A JP 18300393A JP H06209233 A JPH06209233 A JP H06209233A
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- 238000012935 Averaging Methods 0.000 claims abstract description 6
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- 230000003111 delayed effect Effects 0.000 description 4
- 238000005070 sampling Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
-
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0283—Filters characterised by the filter structure
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-
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- H03H17/0607—Non-recursive filters comprising a ROM addressed by the input data signals
-
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- H03—ELECTRONIC CIRCUITRY
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- Mathematical Physics (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 フィルタの最大動作周波数の２倍に等しい非
常に高い入力周波数を有するサンプルでの動作を提供す
る。 【構成】 フィルタ装置１は多数のサンプルを含む入力
信号が供給されるマルチプレクサ／デマルチプレクサ段
３を備え、マルチプレクサ／デマルチプレクサ段３は入
力信号のサンプルを交互に供給する２つの出力部４、５
を有し、従って、これらの各々は入力信号の周波数の半
分で信号を出力する。各出力部４、５はサンプルをろ波
するための各自のハーフフィルタ１８、２３に接続さ
れ、両ハーフフィルタのろ波されたサンプルは平均要素
２２に供給され、その結果平均要素２２の出力部２６に
おけるろ波されたサンプルは入力信号の周波数の半分を
呈する。ハーフフィルタ１８、２３は信号のサンプルで
アドレスされ、可能なサンプル値の全てのろ波係数積を
記憶するメモリを備える。
常に高い入力周波数を有するサンプルでの動作を提供す
る。 【構成】 フィルタ装置１は多数のサンプルを含む入力
信号が供給されるマルチプレクサ／デマルチプレクサ段
３を備え、マルチプレクサ／デマルチプレクサ段３は入
力信号のサンプルを交互に供給する２つの出力部４、５
を有し、従って、これらの各々は入力信号の周波数の半
分で信号を出力する。各出力部４、５はサンプルをろ波
するための各自のハーフフィルタ１８、２３に接続さ
れ、両ハーフフィルタのろ波されたサンプルは平均要素
２２に供給され、その結果平均要素２２の出力部２６に
おけるろ波されたサンプルは入力信号の周波数の半分を
呈する。ハーフフィルタ１８、２３は信号のサンプルで
アドレスされ、可能なサンプル値の全てのろ波係数積を
記憶するメモリを備える。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタルフィルタ
装置およびディジタルフイルタ構造に関し、特に有限イ
ンパルス応答（ＦＩＲ）フィルタに関する。
装置およびディジタルフイルタ構造に関し、特に有限イ
ンパルス応答（ＦＩＲ）フィルタに関する。
【０００２】
【従来の技術】周知のディジタルフイルタの入力データ
サンプリング周波数は、通常出力周波数の低減が必要な
場合でさえ、最大内部動作周波数に等しい。
サンプリング周波数は、通常出力周波数の低減が必要な
場合でさえ、最大内部動作周波数に等しい。
【０００３】
【発明が解決しようとする課題】それ故、これはフィル
タで処理できる入力信号の最大周波数を制限する。その
上、最大動作周波数で２つの異なる入力チャネルをろ波
するために、２つの分離したフィルタ装置を必要とす
る。また、二重のフィルタ装置は、費用の増大に加え
て、複雑な設計と、全体構造の信頼性の劣化を招く。こ
の発明の目的は、主に周知の構造に関連した欠点を克服
するように設計されたディジタルフィルタ装置を提供す
ることである。
タで処理できる入力信号の最大周波数を制限する。その
上、最大動作周波数で２つの異なる入力チャネルをろ波
するために、２つの分離したフィルタ装置を必要とす
る。また、二重のフィルタ装置は、費用の増大に加え
て、複雑な設計と、全体構造の信頼性の劣化を招く。こ
の発明の目的は、主に周知の構造に関連した欠点を克服
するように設計されたディジタルフィルタ装置を提供す
ることである。
【０００４】
【課題を解決するための手段】この発明に係るディジタ
ルフィルタ装置は、多数のろ波されていないサンプルを
含む入力信号が供給される入力部と、ディジタルフイル
タと、多数のろ波されたサンプルを含む出力信号を供給
する出力部とを備えたディジタルフィルタ装置におい
て、上記入力部および上記ディジタルフイルタ間に分周
手段を備えたものである。
ルフィルタ装置は、多数のろ波されていないサンプルを
含む入力信号が供給される入力部と、ディジタルフイル
タと、多数のろ波されたサンプルを含む出力信号を供給
する出力部とを備えたディジタルフィルタ装置におい
て、上記入力部および上記ディジタルフイルタ間に分周
手段を備えたものである。
【０００５】この発明に係るディジタルフィルタ構造
は、多数のろ波されていないサンプルを含む入力信号が
供給される入力部と、ディジタルフイルタと、多数のろ
波されたサンプルを含む出力信号を供給する出力部とを
備えたディジタルフィルタ構造において、各々上記ディ
ジタルフイルタ構造の上記入力部に接続された入力部、
個々のろ波要素、および個々のの出力部を有する２つの
ディジタルフイルタ装置を備え、各上記ディジタルフイ
ルタ装置は上記個々の入力部および上記ろ波要素間に設
けられた分周手段を備えたものである。
は、多数のろ波されていないサンプルを含む入力信号が
供給される入力部と、ディジタルフイルタと、多数のろ
波されたサンプルを含む出力信号を供給する出力部とを
備えたディジタルフィルタ構造において、各々上記ディ
ジタルフイルタ構造の上記入力部に接続された入力部、
個々のろ波要素、および個々のの出力部を有する２つの
ディジタルフイルタ装置を備え、各上記ディジタルフイ
ルタ装置は上記個々の入力部および上記ろ波要素間に設
けられた分周手段を備えたものである。
【０００６】
【実施例】この発明の２つの好適な制限のない実施例
を、添付図面と関連する一例によって説明する。図１は
この発明のディジタルフィルタ装置の一実施例を示す構
成ブロック図である。図１において、１は高周波入力信
号（示した例では、８０ＭＨZの）が供給される入力部
２を有するフィルタ装置である。入力信号は２つの異な
った多重チャネルからなり、各々が４０ＭＨZのサンプ
リング周波数を有し、一連の８ビットサンプルｘ0，
ｙ0，ｘ1，ｙ1，ｘ2，・・・，を提供する。
を、添付図面と関連する一例によって説明する。図１は
この発明のディジタルフィルタ装置の一実施例を示す構
成ブロック図である。図１において、１は高周波入力信
号（示した例では、８０ＭＨZの）が供給される入力部
２を有するフィルタ装置である。入力信号は２つの異な
った多重チャネルからなり、各々が４０ＭＨZのサンプ
リング周波数を有し、一連の８ビットサンプルｘ0，
ｙ0，ｘ1，ｙ1，ｘ2，・・・，を提供する。
【０００７】入力部２は、入力信号の周波数の半分（こ
の場合、４０ＭＨZ）の２つの信号を供給する２つの出
力部４および５を持ったマルチプレクサ／デマルチプレ
クサ段３（その一実施例を図２に示し、後で説明する）
に接続される。図に示した例では、出力部４および５は
それぞれ入力信号の偶数サンプルｘ0，ｙ0，ｘ2，・・・お
よび奇数サンプルｘ1，ｙ1，ｘ3，・・・を供給する。
の場合、４０ＭＨZ）の２つの信号を供給する２つの出
力部４および５を持ったマルチプレクサ／デマルチプレ
クサ段３（その一実施例を図２に示し、後で説明する）
に接続される。図に示した例では、出力部４および５は
それぞれ入力信号の偶数サンプルｘ0，ｙ0，ｘ2，・・・お
よび奇数サンプルｘ1，ｙ1，ｘ3，・・・を供給する。
【０００８】出力部４は遅延要素（例えばフリップフロ
ップ）７の入力部６に接続され、この遅延要素７は８０
ＭＨZのクロック信号ＣＫが供給される第２の入力部８
および２Ｔ（Ｔは入力信号の期間である）だけ遅延され
たサンプルを供給する出力部９を有する。遅延要素７の
出力部９はスイッチ１１の第１の入力部１０に接続さ
れ、このスイッチ１１はマルチプレクサ／デマルチプレ
クサ段３の出力部４に直接接続された第２の入力部１２
および論理信号ＳＥＬが供給される第３の選択入力部１
５を有し、入力部１０および１２における２つの信号の
内のいずれであるかを示す論理値がスイッチ１１の出力
部１６に転送される。
ップ）７の入力部６に接続され、この遅延要素７は８０
ＭＨZのクロック信号ＣＫが供給される第２の入力部８
および２Ｔ（Ｔは入力信号の期間である）だけ遅延され
たサンプルを供給する出力部９を有する。遅延要素７の
出力部９はスイッチ１１の第１の入力部１０に接続さ
れ、このスイッチ１１はマルチプレクサ／デマルチプレ
クサ段３の出力部４に直接接続された第２の入力部１２
および論理信号ＳＥＬが供給される第３の選択入力部１
５を有し、入力部１０および１２における２つの信号の
内のいずれであるかを示す論理値がスイッチ１１の出力
部１６に転送される。
【０００９】スイッチ１１の出力部１６は第１の偶数係
数ハーフフィルタ１８（図３に示され、後で詳細に説明
する）の入力部１７に接続され、その出力部１９は平均
要素２２に接続される。また、フィルタ装置１は第２の
奇数係数ハーフフィルタ２３（図４に示され、後で詳細
に説明する）を備え、この第２の奇数係数ハーフフィル
タ２３はマルチプレクサ／デマルチプレクサ段３の出力
部５に直接接続された入力部２４および平均要素２２に
接続された出力部２５を有する。
数ハーフフィルタ１８（図３に示され、後で詳細に説明
する）の入力部１７に接続され、その出力部１９は平均
要素２２に接続される。また、フィルタ装置１は第２の
奇数係数ハーフフィルタ２３（図４に示され、後で詳細
に説明する）を備え、この第２の奇数係数ハーフフィル
タ２３はマルチプレクサ／デマルチプレクサ段３の出力
部５に直接接続された入力部２４および平均要素２２に
接続された出力部２５を有する。
【００１０】マルチプレクサ／デマルチプレクサ段３の
構造を例示する図２に示すように、マルチプレクサ／デ
マルチプレクサ段３の入力部２は第１のデマルチプレク
サ要素３０に接続され、このデマルチプレクサ要素３０
は８０ＭＨZのクロック信号ＣＫが供給されるクロック
入力部３１およびそれぞれｘ0，ｘ1，ｘ2，・・・とｙ0，
ｙ1，ｙ2，・・・を供給する２つの出力部３２、３３を有
し、そのため先に２つの多重化されたチャネルを分離す
る。
構造を例示する図２に示すように、マルチプレクサ／デ
マルチプレクサ段３の入力部２は第１のデマルチプレク
サ要素３０に接続され、このデマルチプレクサ要素３０
は８０ＭＨZのクロック信号ＣＫが供給されるクロック
入力部３１およびそれぞれｘ0，ｘ1，ｘ2，・・・とｙ0，
ｙ1，ｙ2，・・・を供給する２つの出力部３２、３３を有
し、そのため先に２つの多重化されたチャネルを分離す
る。
【００１１】デマルチプレクサ要素３０の出力部３２は
第２のデマルチプレクサ要素３５の入力部３４に接続さ
れ、この第２のデマルチプレクサ要素３５は、４０ＭＨ
Zのクロック信号ＣＫ１が供給されるクロック入力部３
６と、２０ＭＨZで第１チャネルの偶数サンプルｘ0，ｘ
2，ｘ4，・・・および奇数サンプルｘ1，ｘ3，・・・をそれぞ
れ供給する２つの出力部３７、３８を有する。同様に、
デマルチプレクサ要素３０の出力部３３は第３のデマル
チプレクサ要素４２の入力部４１に接続され、この第３
のデマルチプレクサ要素４２は、４０ＭＨZのクロック
信号ＣＫ１が供給されるクロック入力部４３と、２０Ｍ
ＨZで第２チャネルの偶数サンプルｙ0，ｙ2，ｙ4，・・・
および奇数サンプルｙ1，ｙ3，・・・をそれぞれ供給する
２つの出力部４４、４５を有する。
第２のデマルチプレクサ要素３５の入力部３４に接続さ
れ、この第２のデマルチプレクサ要素３５は、４０ＭＨ
Zのクロック信号ＣＫ１が供給されるクロック入力部３
６と、２０ＭＨZで第１チャネルの偶数サンプルｘ0，ｘ
2，ｘ4，・・・および奇数サンプルｘ1，ｘ3，・・・をそれぞ
れ供給する２つの出力部３７、３８を有する。同様に、
デマルチプレクサ要素３０の出力部３３は第３のデマル
チプレクサ要素４２の入力部４１に接続され、この第３
のデマルチプレクサ要素４２は、４０ＭＨZのクロック
信号ＣＫ１が供給されるクロック入力部４３と、２０Ｍ
ＨZで第２チャネルの偶数サンプルｙ0，ｙ2，ｙ4，・・・
および奇数サンプルｙ1，ｙ3，・・・をそれぞれ供給する
２つの出力部４４、４５を有する。
【００１２】第２のデマルチプレクサ要素３５の出力部
３７および第３のデマルチプレクサ要素４２の出力部４
４はそれぞれ第１のマルチプレクサ要素４９の第１の入
力部４７および第２の入力部４８に接続され、この第１
のマルチプレクサ要素４９は４０ＭＨZのクロック信号
ＣＫ１が供給される第３のクロック入力部５０と、図１
のマルチプレクサ／デマルチプレクサ段３の出力を規定
する出力部４を有する。出力部４は入力信号の両チャネ
ルの偶数サンプル列ｘ0，ｙ0，ｘ2，ｙ2をフィルタ装置
１に供給する。同様に、第２のデマルチプレクサ要素３
５の出力部３８および第３のデマルチプレクサ要素４２
の出力部４５はそれぞれ第２のマルチプレクサ要素５６
の第１の入力部５４および第２の入力部５５に接続さ
れ、この第２のマルチプレクサ要素５６は４０ＭＨZの
クロック信号ＣＫ１が供給される第３のクロック入力部
５７と、マルチプレクサ／デマルチプレクサ段３の出力
を規定する出力部５を有する。出力部５は入力信号の両
チャネルの奇数サンプル列ｘ1，ｙ1，ｘ3，ｙ3をフィル
タ装置１に供給する。
３７および第３のデマルチプレクサ要素４２の出力部４
４はそれぞれ第１のマルチプレクサ要素４９の第１の入
力部４７および第２の入力部４８に接続され、この第１
のマルチプレクサ要素４９は４０ＭＨZのクロック信号
ＣＫ１が供給される第３のクロック入力部５０と、図１
のマルチプレクサ／デマルチプレクサ段３の出力を規定
する出力部４を有する。出力部４は入力信号の両チャネ
ルの偶数サンプル列ｘ0，ｙ0，ｘ2，ｙ2をフィルタ装置
１に供給する。同様に、第２のデマルチプレクサ要素３
５の出力部３８および第３のデマルチプレクサ要素４２
の出力部４５はそれぞれ第２のマルチプレクサ要素５６
の第１の入力部５４および第２の入力部５５に接続さ
れ、この第２のマルチプレクサ要素５６は４０ＭＨZの
クロック信号ＣＫ１が供給される第３のクロック入力部
５７と、マルチプレクサ／デマルチプレクサ段３の出力
を規定する出力部５を有する。出力部５は入力信号の両
チャネルの奇数サンプル列ｘ1，ｙ1，ｘ3，ｙ3をフィル
タ装置１に供給する。
【００１３】図３および図４はそれぞれハーフフィルタ
２３および１８の実施例を示す。各チャネルは通常の非
対称構造用の１６係数フィルタ、対称構造用の３２係数
フィルタ、およびハーフバンドフィルタ用の６４係数フ
ィルタを必要とする。次の説明は、図示した好適実施例
において、奇数サンプル（奇数出力のみを使用して）お
よび偶数サンプル（偶数出力のみを使用して）でそれぞ
れ動作する２つの８係数ハーフフィルタに分割された１
６係数フィルタを扱う。上記フィルタは共に本出願人に
より、“プログラマブル・ディジタル・フィルタ”と題
して１９８９年１２月６日に出願されたイタリア特許出
願第２２８９０Ａ／８９号の図３に示されているように
形成されることが好ましい。特に、ハーフフィルタ１
８、２３は複数のＥＰＲＯＭを使用して形成され、入力
サンプルｘj，ｙlの全ての可能なレベルの部分積ｈiｘj
およびｈkｙlをテーブルの形態で含む多数のメモリバン
ク６０を備える。入力サンプルｘj，ｙlがメモリバンク
読み出しアドレスとして用いられるので、入力サンプル
の対応するビットによって特定されるアドレスを有する
各メモリバンクのメモリセルは出力部に供給する適当な
部分積を含む。各メモリバンク６０の出力部（係数
ｈ0，ｈ1に関連したバンクを除いて）は２つの加算器６
５に接続され、各加算器６５は２Ｔの遅延を生じるため
の各遅延要素６８を介して前の加算器の出力部に接続さ
れる。加算器６５のチェーンはそれ自身回って戻り、そ
してメモリバンク６０の出力はチェーンの中点に対して
対称的に配置された２つの加算器６５に印加される。ハ
ーフフィルタ１８、２３は各々２つの出力即ち加算器の
それぞれのチェーンの終わりでそれぞれの対称出力１
９、２５とそれぞれの非対称出力８０、８１を発生す
る。
２３および１８の実施例を示す。各チャネルは通常の非
対称構造用の１６係数フィルタ、対称構造用の３２係数
フィルタ、およびハーフバンドフィルタ用の６４係数フ
ィルタを必要とする。次の説明は、図示した好適実施例
において、奇数サンプル（奇数出力のみを使用して）お
よび偶数サンプル（偶数出力のみを使用して）でそれぞ
れ動作する２つの８係数ハーフフィルタに分割された１
６係数フィルタを扱う。上記フィルタは共に本出願人に
より、“プログラマブル・ディジタル・フィルタ”と題
して１９８９年１２月６日に出願されたイタリア特許出
願第２２８９０Ａ／８９号の図３に示されているように
形成されることが好ましい。特に、ハーフフィルタ１
８、２３は複数のＥＰＲＯＭを使用して形成され、入力
サンプルｘj，ｙlの全ての可能なレベルの部分積ｈiｘj
およびｈkｙlをテーブルの形態で含む多数のメモリバン
ク６０を備える。入力サンプルｘj，ｙlがメモリバンク
読み出しアドレスとして用いられるので、入力サンプル
の対応するビットによって特定されるアドレスを有する
各メモリバンクのメモリセルは出力部に供給する適当な
部分積を含む。各メモリバンク６０の出力部（係数
ｈ0，ｈ1に関連したバンクを除いて）は２つの加算器６
５に接続され、各加算器６５は２Ｔの遅延を生じるため
の各遅延要素６８を介して前の加算器の出力部に接続さ
れる。加算器６５のチェーンはそれ自身回って戻り、そ
してメモリバンク６０の出力はチェーンの中点に対して
対称的に配置された２つの加算器６５に印加される。ハ
ーフフィルタ１８、２３は各々２つの出力即ち加算器の
それぞれのチェーンの終わりでそれぞれの対称出力１
９、２５とそれぞれの非対称出力８０、８１を発生す
る。
【００１４】図１〜図４に示したフィルタ装置は、次の
ように動作する。マルチプレクサ／デマルチプレクサ段
３は，図２を参照して説明したように，入力信号中の偶
数サンプルおよび奇数サンプルを分離し、この位相中２
つのグループのサンプルの内の１つ例えば奇数サンプル
は、他のグループのサンプルと完全に同期するように時
間２Ｔだけ遅延される。その後偶数サンプルおよび奇数
サンプルはハーフフィルタ１８、２３によってろ波され
てサンプルｘ′0，ｙ′0，ｘ′2，ｙ′2，・・・，および
ｘ′1，ｙ′1，ｘ′3，ｙ′3，・・・，を生じ、それらが
対に加算された後最下位ビット（ＬＳＢ）が落とされて
フィルタ装置１の出力部２６に一連のサンプルｚ0，
ｗ0，ｚ2，ｗ2，・・・，を生じるので、平均される。ここ
で、４０ＭＨZの周波数、即ち入力周波数の半分におい
て、 ｚi＝ｘ′i＋ｘ′i+1 ｗi＝ｙ′i＋ｙ′i+1（ｉ＝奇数番号、ＬＳＢは落とさ
れている） である。
ように動作する。マルチプレクサ／デマルチプレクサ段
３は，図２を参照して説明したように，入力信号中の偶
数サンプルおよび奇数サンプルを分離し、この位相中２
つのグループのサンプルの内の１つ例えば奇数サンプル
は、他のグループのサンプルと完全に同期するように時
間２Ｔだけ遅延される。その後偶数サンプルおよび奇数
サンプルはハーフフィルタ１８、２３によってろ波され
てサンプルｘ′0，ｙ′0，ｘ′2，ｙ′2，・・・，および
ｘ′1，ｙ′1，ｘ′3，ｙ′3，・・・，を生じ、それらが
対に加算された後最下位ビット（ＬＳＢ）が落とされて
フィルタ装置１の出力部２６に一連のサンプルｚ0，
ｗ0，ｚ2，ｗ2，・・・，を生じるので、平均される。ここ
で、４０ＭＨZの周波数、即ち入力周波数の半分におい
て、 ｚi＝ｘ′i＋ｘ′i+1 ｗi＝ｙ′i＋ｙ′i+1（ｉ＝奇数番号、ＬＳＢは落とさ
れている） である。
【００１５】この発明の構成は、また出力部におけるサ
ンプリング周波数を低減する必要のない場合に同じ利点
に対して用いてもよい。この場合、実際フィルタ装置が
まずろ波周波数を低減し、次いでそれをその元の値に戻
すことによって適当に二重化される二重（マルチチッ
プ）構成を用いることができる。このような構成の一実
施例を図５に示し、以下に説明する。
ンプリング周波数を低減する必要のない場合に同じ利点
に対して用いてもよい。この場合、実際フィルタ装置が
まずろ波周波数を低減し、次いでそれをその元の値に戻
すことによって適当に二重化される二重（マルチチッ
プ）構成を用いることができる。このような構成の一実
施例を図５に示し、以下に説明する。
【００１６】全体として、９０で示す図５の構造は、２
つのフィルタ装置１′および１″を備え、これらの入力
部２′および２″は共に構造９０の入力部９１に接続さ
れ、それ故共に同じ入力信号が供給される。
つのフィルタ装置１′および１″を備え、これらの入力
部２′および２″は共に構造９０の入力部９１に接続さ
れ、それ故共に同じ入力信号が供給される。
【００１７】特に、ＳＥＬ信号で付勢されるフィルタ装
置１′は、遅延要素７（およびそれぞれのスイッチ１
１）が奇数サンプルラインに配置されている、即ち偶数
サンプル出力部４と反対のマルチプレクサ／デマルチプ
レクサ段３の出力部５に接続されている以外は、図１と
関連して説明したものと同じである。他方、フィルタ装
置１″では、図６に詳細に示され、かつ後述されるよう
に、偶数サンプルが第２の奇数係数ハーフフィルタ２３
に供給され、逆も又同じである。フィルタ装置１′およ
び１″の出力部２６′および２６″はマルチプレクサ要
素９３の入力部に接続され、その出力部９４は交互にフ
ィルタ装置１′および１″から受けたサンプルを供給す
る。
置１′は、遅延要素７（およびそれぞれのスイッチ１
１）が奇数サンプルラインに配置されている、即ち偶数
サンプル出力部４と反対のマルチプレクサ／デマルチプ
レクサ段３の出力部５に接続されている以外は、図１と
関連して説明したものと同じである。他方、フィルタ装
置１″では、図６に詳細に示され、かつ後述されるよう
に、偶数サンプルが第２の奇数係数ハーフフィルタ２３
に供給され、逆も又同じである。フィルタ装置１′およ
び１″の出力部２６′および２６″はマルチプレクサ要
素９３の入力部に接続され、その出力部９４は交互にフ
ィルタ装置１′および１″から受けたサンプルを供給す
る。
【００１８】図６に示すように、フィルタ装置１″は、
図２のマルチプレクサ／デマルチプレクサ段３のように
再度入力信号の周波数の半分で２つのデータ流を供給す
る２つの出力部４″および５″を有するマルチプレクサ
／デマルチプレクサ段３″を備える。しかしながら、マ
ルチプレクサ／デマルチプレクサ段３と異なり、マルチ
プレクサ／デマルチプレクサ段３″は、入力信号の奇数
サンプルｘ1，ｙ1，ｘ3，・・・を出力部４″へ、そして偶
数サンプルｘ0，ｙ0，ｘ2，・・・を出力部５″へ供給す
る。図６のフィルタ装置１″の残りは、図１に関連して
述べたようなものであり、即ち、マルチプレクサ／デマ
ルチプレクサ段３″の出力部４″は、遅延要素７（例え
ばまた８０ＭＨZのクロック信号ＣＫが供給されるフリ
ップフロップ）および論理信号ＳＥＬが供給されるスイ
ッチ即ちマルチプレクサ１１の両方に接続される。
図２のマルチプレクサ／デマルチプレクサ段３のように
再度入力信号の周波数の半分で２つのデータ流を供給す
る２つの出力部４″および５″を有するマルチプレクサ
／デマルチプレクサ段３″を備える。しかしながら、マ
ルチプレクサ／デマルチプレクサ段３と異なり、マルチ
プレクサ／デマルチプレクサ段３″は、入力信号の奇数
サンプルｘ1，ｙ1，ｘ3，・・・を出力部４″へ、そして偶
数サンプルｘ0，ｙ0，ｘ2，・・・を出力部５″へ供給す
る。図６のフィルタ装置１″の残りは、図１に関連して
述べたようなものであり、即ち、マルチプレクサ／デマ
ルチプレクサ段３″の出力部４″は、遅延要素７（例え
ばまた８０ＭＨZのクロック信号ＣＫが供給されるフリ
ップフロップ）および論理信号ＳＥＬが供給されるスイ
ッチ即ちマルチプレクサ１１の両方に接続される。
【００１９】スイッチ１１の出力部は、図４のように構
成されかつ出力部が加算要素２２に接続された第１の偶
数係数ハーフフィルタ１８に接続され、再度マルチプレ
クサ／デマルチプレクサ段３″の出力部５″は、図３の
ように構成されかつまた出力部が加算要素２２に接続さ
れた第２の奇数係数ハーフフィルタ２３に接続される。
成されかつ出力部が加算要素２２に接続された第１の偶
数係数ハーフフィルタ１８に接続され、再度マルチプレ
クサ／デマルチプレクサ段３″の出力部５″は、図３の
ように構成されかつまた出力部が加算要素２２に接続さ
れた第２の奇数係数ハーフフィルタ２３に接続される。
【００２０】既に述べたように、図５の構成のフィルタ
装置１′は、奇数サンプルが時間２Ｔだけ遅延されるよ
うに（論理信号ＳＥＬによって）制御される。従って、
図５のフィルタ装置１′の第２の奇数係数ハーフフィル
タ２３の出力は、第１の偶数係数ハーフフィルタ１８の
出力に対して２Ｔだけ遅延され、その結果、出力部１９
および２５はそれぞれ次の系列・・・ ｘ′4，ｙ′2，ｘ′2，ｙ′0，ｘ′0・・・ ｘ′3，ｙ′1，ｘ′1 を出力し、そして、平均要素２２の出力部２６′はサン
プルｚ1，ｗ1，ｚ3，ｗ3を出力する。ここで、 ｚi＝ｘ′i＋ｘ′i+1 ｗi＝ｙ′i＋ｙ′i+1（ｉ＝奇数番号） である。
装置１′は、奇数サンプルが時間２Ｔだけ遅延されるよ
うに（論理信号ＳＥＬによって）制御される。従って、
図５のフィルタ装置１′の第２の奇数係数ハーフフィル
タ２３の出力は、第１の偶数係数ハーフフィルタ１８の
出力に対して２Ｔだけ遅延され、その結果、出力部１９
および２５はそれぞれ次の系列・・・ ｘ′4，ｙ′2，ｘ′2，ｙ′0，ｘ′0・・・ ｘ′3，ｙ′1，ｘ′1 を出力し、そして、平均要素２２の出力部２６′はサン
プルｚ1，ｗ1，ｚ3，ｗ3を出力する。ここで、 ｚi＝ｘ′i＋ｘ′i+1 ｗi＝ｙ′i＋ｙ′i+1（ｉ＝奇数番号） である。
【００２１】フィルタ装置１″において、ハーフフィル
タ２３および１８のの出力部はそれぞれ次の系列・・・ ｙ″2，ｘ″2，ｙ″0，ｘ″0・・・ ｙ″3，ｘ″3，ｙ″1，ｘ″1 を出力し、そして、平均要素２２の出力部２６″は次の
系列・・・ｗ2，ｚ2，ｗ0，ｚ0を出力する。ここで、 ｚi＝ｘ″i＋ｘ″i+1 ｗi＝ｙ″i＋ｙ″i+1（ｉ＝偶数番号） である。
タ２３および１８のの出力部はそれぞれ次の系列・・・ ｙ″2，ｘ″2，ｙ″0，ｘ″0・・・ ｙ″3，ｘ″3，ｙ″1，ｘ″1 を出力し、そして、平均要素２２の出力部２６″は次の
系列・・・ｗ2，ｚ2，ｗ0，ｚ0を出力する。ここで、 ｚi＝ｘ″i＋ｘ″i+1 ｗi＝ｙ″i＋ｙ″i+1（ｉ＝偶数番号） である。
【００２２】出力周波数の低減が必要ならば、出力部２
６′，２６″の１つだけのサンプルが用いられ、そうで
なければ、両出力部のサンプルが用いられ、そして、マ
ルチプレクサ要素９３は出力部９４に元の８０ＭＨZの
周波数でサンプルｚ0，ｗ0，ｚ1，ｗ1，ｚ2，・・・,を供
給する。
６′，２６″の１つだけのサンプルが用いられ、そうで
なければ、両出力部のサンプルが用いられ、そして、マ
ルチプレクサ要素９３は出力部９４に元の８０ＭＨZの
周波数でサンプルｚ0，ｗ0，ｚ1，ｗ1，ｚ2，・・・,を供
給する。
【００２３】上述したようにここに例示した装置に対し
て、この発明の要旨を逸脱することなく種々の変更を為
しうることは当業者には明白であろう。例えば、遅延要
素をマルチプレクサ／デマルチプレクサ段３の両出力部
に或は全体に不要な場合でさえ設けてもよく、そしてた
とえ説明した解決法が特に利益があっても、フィルタは
任意の方法で形成してもよい。
て、この発明の要旨を逸脱することなく種々の変更を為
しうることは当業者には明白であろう。例えば、遅延要
素をマルチプレクサ／デマルチプレクサ段３の両出力部
に或は全体に不要な場合でさえ設けてもよく、そしてた
とえ説明した解決法が特に利益があっても、フィルタは
任意の方法で形成してもよい。
【００２４】
【発明の効果】この発明によるディジタルフィルタ装置
の利点は上述から明らかであろう。第１に、ろ波の前に
動作周波数を低減することによって、装置は、例えばフ
ィルタの最大動作周波数の２倍に等しい非常に高い入力
周波数を有するサンプルでの動作を提供する。
の利点は上述から明らかであろう。第１に、ろ波の前に
動作周波数を低減することによって、装置は、例えばフ
ィルタの最大動作周波数の２倍に等しい非常に高い入力
周波数を有するサンプルでの動作を提供する。
【００２５】第２に、提供された構造によって、実際の
ろ波が２つの並行に動作するハーフフィルタで行われ、
２つの多重化されたチャネルが同じろ波パターンを使用
して、チャネル当たり１：２の減少量で処理される。
ろ波が２つの並行に動作するハーフフィルタで行われ、
２つの多重化されたチャネルが同じろ波パターンを使用
して、チャネル当たり１：２の減少量で処理される。
【００２６】第３に、可能な入力の組み合わせの全ての
可能な積の全てを含むルックアップテーブルとしてのハ
ーフフィルタの実施により、特にハードウエアの乗算器
を除去できるという利益がある。ハーフフィルタはオフ
ラインプログラミングを介して要求されるフィルタのタ
イプに適合でき、その積はまたパーソナルコンピュータ
に負荷できるように特に設計されたプログラムを通して
使用前にプログラムできる。
可能な積の全てを含むルックアップテーブルとしてのハ
ーフフィルタの実施により、特にハードウエアの乗算器
を除去できるという利益がある。ハーフフィルタはオフ
ラインプログラミングを介して要求されるフィルタのタ
イプに適合でき、その積はまたパーソナルコンピュータ
に負荷できるように特に設計されたプログラムを通して
使用前にプログラムできる。
【００２７】第４に、図５および図６を参照して説明し
たように、周波数の低減を必要としない場合に外部回路
が不要でかつ外部論理信号を基礎として簡単である同じ
利益に対してまた同じ解決法を用いることができる。最
後に、説明した解決法はＶＬＳＩで実施でき、非常に小
さな面積のみを必要とする。
たように、周波数の低減を必要としない場合に外部回路
が不要でかつ外部論理信号を基礎として簡単である同じ
利益に対してまた同じ解決法を用いることができる。最
後に、説明した解決法はＶＬＳＩで実施でき、非常に小
さな面積のみを必要とする。
【図１】この発明のディジタルフィルタ装置の一実施例
を示す構成ブロック図である。
を示す構成ブロック図である。
【図２】図１のディジタルフイルタ装置の構成要素の論
理図である。
理図である。
【図３】図１のディジタルフイルタ装置の２つの構成要
素の論理図である。
素の論理図である。
【図４】図１のディジタルフイルタ装置の２つの構成要
素の論理図である。
素の論理図である。
【図５】図１のディジタルフイルタ装置を特徴とする構
造の構成ブロック図である。
造の構成ブロック図である。
【図６】図５の構造に適用されるような図１のディジタ
ルフイルタ装置の変形例のブロック図である。
ルフイルタ装置の変形例のブロック図である。
１、１′、１″ フィルタ装置 ３、３″ マルチプレクサ／デマルチプレクサ段 ７ 遅延要素 １１ スイッチ １８ 第１の偶数係数ハーフフィルタ ２２ 平均要素 ２３ 第２の奇数係数ハーフフィルタ ３０ 第１のデマルチプレクサ要素 ３５ 第２のデマルチプレクサ要素 ４２ 第３のデマルチプレクサ要素 ４９ 第１のマルチプレクサ要素 ５６ 第２のマルチプレクサ要素 ６０ メモリバンク ６５ 加算器 ６８ 遅延要素 ９０ 構造
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ファビオ・マリオ・スカリーセ イタリア国、20125 ミラノ、ヴィア・フ ラッキア ４
Claims (11)
- 【請求項１】 多数のろ波されていないサンプルを含む
入力信号が供給される入力部と、ディジタルフイルタ
と、多数のろ波されたサンプルを含む出力信号を供給す
る出力部とを備えたディジタルフィルタ装置において、
上記入力部および上記ディジタルフイルタ間に分周手段
を備えたことを特徴とするディジタルフィルタ装置。 - 【請求項２】 ディジタルフイルタは第１および第２の
ハーフフィルタを備え、分周手段はそれぞれ上記第１お
よび第２のハーフフィルタに接続された第１および第２
の出力部を有することを特徴とする請求項１記載のディ
ジタルフィルタ装置。 - 【請求項３】 分周手段の第１および第２の出力部はそ
れぞれ入力信号の偶数サンプルおよび奇数サンプルを供
給し、第１および第２のハーフフィルタは各々ろ波係数
を提供し、上記第１および第２のハーフフィルタの一方
は偶数ろ波係数を提供し、上記第１および第２のハーフ
フィルタの他方は奇数ろ波係数を提供することを特徴と
する請求項２記載のディジタルフィルタ装置。 - 【請求項４】 分周手段はマルチプレクサ／デマルチプ
レクサ段を備えることを特徴とする請求項１ないし請求
項３のいずれかに記載のディジタルフィルタ装置。 - 【請求項５】 マルチプレクサ／デマルチプレクサ段は
ディジタルフィルタ装置の入力部に接続された入力部お
よび２つの出力部を有する第１のデマルチプレクサ要素
と、この第１のデマルチプレクサ要素の第１の出力部に
接続された入力部および２つの出力部を有する第２のデ
マルチプレクサ要素と、上記第１のデマルチプレクサ要
素の第２の出力部に接続された入力部および２つの出力
部を有する第３のデマルチプレクサ要素と、上記第２お
よび第３のデマルチプレクサ要素の第１の出力部に接続
された各入力部を有する第１のマルチプレクサ要素と、
上記第２および第３のデマルチプレクサ要素の第２の出
力部に接続された各入力部を有する第２のマルチプレク
サ要素とを備えることを特徴とする請求項４記載のディ
ジタルフィルタ装置。 - 【請求項６】 第１および第２のハーフフィルタはろ波
されていないサンプルによってアドレスされ、このろ波
されていないサンプルの可能な値の全てに対する上記ハ
ーフフィルタのろ波係数の積を全て記憶するメモリバン
クを備えることを特徴とする請求項２ないし請求項５の
いずれかに記載のディジタルフィルタ装置。 - 【請求項７】 遅延要素が分周手段の第１および第２の
出力部の一方と個々のハーフフィルタとの間に設けられ
ることを特徴とする請求項２ないし請求項６のいずれか
に記載のディジタルフィルタ装置。 - 【請求項８】 制御可能なスイッチを備え、このスイッ
チは個々のハーフフィルタに接続された出力部、分周手
段の第１および第２の出力部の一方に接続された第１の
入力部、遅延要素の出力部に接続された第２の入力部、
上記個々のハーフフィルタに対する上記スイッチの第１
および第２の入力部の一方を選択的に接続するための選
択信号が供給される第３の入力部からなることを特徴と
する請求項７記載のディジタルフィルタ装置。 - 【請求項９】 第１および第２のハーフフィルタの出力
部にそれぞれ接続された第１および第２の入力部を平均
要素を備えたことを特徴とする請求項２ないし請求項８
のいずれかに記載のディジタルフィルタ装置。 - 【請求項１０】 多数のろ波されていないサンプルを含
む入力信号が供給される入力部と、ディジタルフイルタ
と、多数のろ波されたサンプルを含む出力信号を供給す
る出力部とを備えたディジタルフィルタ構造において、
各々上記ディジタルフイルタ構造の上記入力部に接続さ
れた入力部、個々のろ波要素、および個々のの出力部を
有する２つのディジタルフイルタ装置を備え、各上記デ
ィジタルフイルタ装置は上記個々の入力部および上記ろ
波要素間に設けられた分周手段を備えたことを特徴とす
るディジタルフィルタ構造。 - 【請求項１１】 第１および第２のディジタルフイルタ
装置の個々の出力部に接続された第１および第２の入力
部を有するマルチプレクサ要素を備えたことを特徴とす
る請求項１０記載のディジタルフィルタ構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92830429A EP0580924A1 (en) | 1992-07-30 | 1992-07-30 | Digital filter device |
| IT92830429.4 | 1992-07-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06209233A true JPH06209233A (ja) | 1994-07-26 |
Family
ID=8212151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18300393A Pending JPH06209233A (ja) | 1992-07-30 | 1993-07-23 | ディジタルフィルタ装置およびディジタルフィルタ構造 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0580924A1 (ja) |
| JP (1) | JPH06209233A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905757A (en) * | 1996-10-04 | 1999-05-18 | Motorola, Inc. | Filter co-processor |
| US6023718A (en) * | 1997-05-09 | 2000-02-08 | Matsushita Electric Industrial Co., Ltd. | High speed interpolation filter and a method thereof |
| US7111155B1 (en) | 1999-05-12 | 2006-09-19 | Analog Devices, Inc. | Digital signal processor computation core with input operand selection from operand bus for dual operations |
| US6820189B1 (en) | 1999-05-12 | 2004-11-16 | Analog Devices, Inc. | Computation core executing multiple operation DSP instructions and micro-controller instructions of shorter length without performing switch operation |
| US6859872B1 (en) | 1999-05-12 | 2005-02-22 | Analog Devices, Inc. | Digital signal processor computation core with pipeline having memory access stages and multiply accumulate stages positioned for efficient operation |
| US6624691B1 (en) * | 1999-10-04 | 2003-09-23 | Nec Corporation | Demodulator for processing digital signal |
| US6820103B2 (en) * | 2000-11-03 | 2004-11-16 | Qualcomm Inc. | Digital filter with state storage |
-
1992
- 1992-07-30 EP EP92830429A patent/EP0580924A1/en not_active Withdrawn
-
1993
- 1993-07-23 JP JP18300393A patent/JPH06209233A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0580924A1 (en) | 1994-02-02 |
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