JPH0834407B2 - 入力加重形トランスバーサルフィルタ - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、映像信号や音声信号等のディジタル信号
を実時間でフィルタ演算処理する入力加重形トランスバ
ーサルフィルタに関する。

（従来の技術） ディジタル映像信号処理の一例として、ゴースト除去
を考えた場合、従来のゴースト除去に使用されるトラン
スバーサルフィルタは、通常640タップを必要とする。
トランスバーサルフィルタは複数の集積回路チップを使
用して構成されるため、１チップ当りのタップ数を増加
することにより、システムで使用するICの数を減らすこ
とが可能である。

ところで、トランスバーサルフィルタにおいては係数
器が大きな回路規模を占めている。したがって、同一タ
ップ数の場合、この係数器を時分割動作させることで係
数器の数を減少させることにより回路規模を減少するこ
とが可能である。

第３図は、従来のトランスバーサルフィルタを示すも
のであり、第４図は、この回路のタイミングチャートを
示すものである。この回路は、タップ数が６、時分割多
重度を２とした場合を示すものである。

ゴースト除去では、入力信号が周期Ｔ＝約70nsecで標
本化されるが、この回路は、係数器を時分割動作させ、
標本化信号に乗算される係数を、周期Ｔの間に２回切換
えているものである。

入力端子１には、周期Ｔ毎に標本化された系列信号ａ
＝｛Ｘ（ｉ）｝が供給され、この系列信号ａは係数器1
0、11、12に供給される。このデータは周期Ｔであり、 Ｘ（ｉ−５）、Ｘ（ｉ−４）、Ｘ（ｉ−３）、Ｘ（ｉ−
２）、 …（１） で表されるように変化する。

セレクタ13、14、15には、係数C0〜C5が２組ずつ供給
され、これら係数C0〜C5はセレクト信号Ｓによって選択
的に係数器10、11、12に供給される。例えば係数器10に
おいては、セレクト信号Ｓが“1"の場合、セレクタ13に
よって係数C0が選択され、セレクト信号Ｓが“0"の場
合、セレクタ13によって係数C1が選択される。したがっ
て、係数器10ではこの供給された係数と前記系列信号ａ
＝｛Ｘ（ｉ）｝とが順次乗算され、この乗算結果とし
て、 C0・Ｘ（ｉ−５）、C1・Ｘ（ｉ−５）、C0・Ｘ（ｉ−
４）、C1・Ｘ（ｉ−４）、C0・Ｘ（ｉ−３）、… …
（２） が出力される。

各係数器10〜12の出力ｂ、ｃ、ｄは、加算器16、17、
18に供給される。これら加算器16〜18の相互間には遅延
時間T/2を有する遅延素子19〜22、23〜26がそれぞれ直
列接続されており、パイプライン加算器を構成してい
る。さらに、系列信号が入力される入力端子２と加算器
18の相互間には遅延素子27、28が接続されている。

各係数器10〜12の出力は、加算器16、17、18、遅延素
子19〜22、23〜26によって加算、遅延され、周期T/2の
データとして加算器16から出力される。このデータは第
４図にｅで示すように、C0、C2、C4をタップ係数に持つ
偶数タップの出力和ΣＥと、C1、C3、C5をタップ係数に
持つ奇数タップの出力和ΣＯとが、T/2毎に交互に現れ
る。さらに、このデータは遅延素子29、30によって遅延
され、カスケードデータとして出力端子３より出力され
る。このデータは周期T/2＝約35nsecのデータであり、
カスケード接続されたトランスバーサルフィルタ間のイ
ンターフェイスはこの約35nsecで行うこととなる。

また、トランスバーサルフィルタで最終的に必要なデ
ータは、タップ数６の場合、 で表されるデータである。このため、最終出力には第３
図に示すように、遅延素子29、30、加算器31、遅延素子
32によって構成されたデマルチプレクス回路33が必要と
なる。

前述した第３図に示す加算器16の出力ｅは、偶数タッ
プの出力和ΣＥと奇数タップの出力和ΣＯがT/2毎に現
れるため、デマルチプレクス回路33の遅延素子30によっ
て一方を他方よりT/2だけ遅延させて加算器31によって
加算すると、第４図にｆで示すようなデータとなる。こ
のうち斜線部のデータ C1・Ｘ（ｉ−１）＋C3・Ｘ（ｉ−３）＋C5・Ｘ（ｉ−
５） ＋C0・Ｘ（ｉ）＋C2・Ｘ（ｉ−２）＋C4・Ｘ（ｉ−４） 等が（３）式で表されるデータに相当する。したがっ
て、この斜線部のデータを遅延素子32によって周期Ｔだ
け保持することにより、本来のトランスバーサルフィル
タの出力である標本化周波数の周期Ｔに戻された（３）
式で示すデータを得ることができる。

（発明が解決しようとする課題） 第５図は、上記構成のトランスバーサルフィルタTF
1、TF2、…TFnをカスケード接続したものであり、この
ような構成とすることにより、トータルのタップ数を増
加することができる。

しかし、前述したように、カスケードデータとして次
段のトランスバーサルフィルタに出力されるデータは、
周期T/2＝約35nsecであり、トランスバーサルフィルタ
相互間のインターフェイスもこの周期で行うこととな
る。

しかし、このインターフェイス周期は、トランスバー
サルフィルタを集積回路化した場合、集積回路の製造プ
ロセスによるばらつきを考慮すると実現性に乏しい。

また、出力端子は、後段のトランスバーサルフィルタ
と接続するための出力端子と、最終段でデマルチプレク
スされたデータを出力するための出力端子との２系統が
必要となる。したがって、出力ビット数の２倍のピン数
を必要とするものである。この対策として、セレクタで
出力データを切換えることにより、ピン数を減らすこと
も考えられるが、このためのセレクト信号が必要となる
上、セレクタ等のハード構成も増加することとなり、得
策ではない。

この発明は、上記従来のトランスバーサルフィルタの
課題を解決するものであり、その目的とするところは、
入力された系列信号をT/n幅の信号に間引くことによっ
て周期Ｔの信号をカスケードデータとして使用すること
ができ、トランスバーサルフィルタをカスケード接続し
た場合、各フィルタ間のインターフェイスの周期を長く
でき、製造プロセスのばらつきによる誤差に対して余裕
を持つことができるとともに、出力端子の数を削減する
ことが可能な入力加重形トランスバーサルフィルタを提
供しようとするものである。

〔発明の構成〕

（課題を解決するための手段） この発明は、上記課題を解決するため、周期Ｔ毎に標
本化された標本化系列信号が供給されるとともに、この
標本化系列信号に乗算される係数が周期Ｔの間に複数回
切換えられる係数回路と、周期Ｔ毎に外部から系列信号
を導入し、この系列信号をT/n幅の信号に間引く入力回
路と、この入力回路から出力される系列信号、および前
記複数の係数回路の出力とを順次加算するパイプライン
形加算手段と、この加算手段の出力信号とこの加算手段
の出力信号をT/n遅延した信号とを加算し、周期Ｔ毎の
系列信号として出力する出力回路とを設けている。

（作用） すなわち、この発明は、入力回路によって、入力され
た系列信号をT/n毎に間引き、この間引かれた系列信号
および複数の係数回路の出力とをパイプライン形加算手
段によって加算している。したがって、係数をT/n毎に
時分割して係数器に供給する場合においても、周期Ｔの
信号を受けることができ、複数のトランスバーサルフィ
ルタをカスケード接続した場合、これらのトランスバー
サルフィルタ相互間において、周期Ｔで信号を授受でき
るものである。このため、このトランスバーサルフィル
タを集積回路化した場合、製造プロセスのばらつきに対
して余裕を持つことができるものである。

また、出力回路によって加算手段の出力とこの加算手
段の出力信号をT/n遅延した信号とを加算し、周期Ｔ毎
の系列信号として出力している。したがって、出力を１
系統とすることができ、出力のピン数を削減できる。

（実施例） 以下、この発明の一実施例について図面を参照して説
明する。

第１図は、この発明のトランスバーサルフィルタをカ
スケード接続した例を示すものであり、第２図はそのタ
イミングチャートを示すものである。

この実施例においては、トランスバーサルフィルタを
構成する集積回路１個のタップ数を６、時分割多重度を
２とする。

トランスバーサルフィルタTF1において、入力端子40
には、標本化系列信号ａ＝｛Ｘ（ｉ）｝が供給される。
この標本化系列信号ａは係数器41、42、43に供給され
る。これら係数器41、42、43には、それぞれセレクタ4
4、45、46が接続されている。セレクタ44はセレクト信
号Ｓに応じて係数C2、C3を選択するものであり、セレク
タ45はセレクト信号Ｓに応じて係数C4、C5を選択するも
のである。さらに、セレクタ46はセレクト信号Ｓに応じ
て係数C6、C7を選択するものである。係数器41、42、43
は標本化系列信号ａとセレクタ44、45、46によって選択
された係数とを乗算するものであり、この乗算結果は、
それぞれ加算器47、48、49に供給される。加算器47と48
の相互間には、T/2期間の遅延時間が設定された遅延素
子50、51、52、53が設けられ、加算器48と49の相互間に
は、T/2期間の遅延時間が設定された遅延素子54、55、5
6、57が設けられている。これら加算器47〜49、遅延素
子50〜57によってパイプライン加算器が構成されてい
る。

入力端子58には、前段の系列信号が供給される。この
系列信号はマルチプレクス回路59を介して前記加算器49
に供給される。このマルチプレクス回路59は、Ｔ期間の
遅延時間が設定された遅延素子60、この遅延素子60の出
力をセレクト信号Ｓに応じて出力するマルチプレクサ61
によって構成されている。

前記加算器47と出力端子62の相互間には、デマルチプ
レクス回路63が設けられている。このデマルチプレクス
回路63は加算器47の出力をT/2期間遅延する遅延回路6
4、65、これら遅延素子64、65の出力を加算する加算器6
6、この加算器66の出力をＴ期間遅延する遅延素子67に
よって構成されている。

さらに、第１のクロック入力端子68には、クロック信
号CK1が入力される。このクロック信号CK1は前記マルチ
プレクス回路59を構成する遅延素子60、およびデマルチ
プレクス回路63を構成する遅延素子67に供給されてい
る。また、第２のクロック入力端子69には、クロック信
号CK2が入力される。このクロック信号CK2は前記遅延素
子50〜53、54〜57、64、65に供給されている。

一方、トランスバーサルフィルタTF2は、トランスバ
ーサルフィルタTF1と同一構成であり、同一部分には同
一符号にａの添字を付して示す。

トランスバーサルフィルタTF2において、入力端子40a
には、標本化系列信号ａ＝｛Ｘ（ｉ）｝が供給される。
この標本化系列信号ａは係数器43a等に供給される。セ
レクタ46aはセレクト信号Ｓに応じて係数C0、C1を選択
するものであり、このセレクタ46aによって選択された
係数C0あるいはC1は係数器43aに供給される。係数器43a
の乗算結果は、加算器49aに供給される。この加算器49a
と入力端子58aの相互間にはマルチプレクス回路59aが設
けられている。このマルチプレクス回路59aは、トラン
スバーサルフィルタTF1から供給される系列信号｛ｙ
（ｉ）｝をＴ期間遅延する遅延素子60a、この遅延素子6
0aの出力をセレクト信号Ｓに応じて出力するマルチプレ
クサ61aによって構成されている。また、第１のクロッ
ク入力端子68aには、クロック信号CK1が入力される。こ
のクロック信号CK1は前記マルチプレクス回路59aを構成
する遅延素子60a等に供給される。

上記構成において、係数器41〜43、セレクタ44〜46、
加算器47〜49の動作は、第３図に示す係数器10〜12、セ
レクタ13〜15、加算器16〜18と同様である。

前記加算器47からは、第２図にｂで示すようにT/2毎
にC2、C4、C6をタップ係数に持つ偶数タップの出力和Σ
Ｅと、C3、C5、C7をタップ係数に持つ奇数タップの出力
和ΣＯが交互に出力される。デマルチプレクス回路63の
加算器66では、加算器47から出力され、遅延素子64によ
ってT/2だけ遅延されたデータと遅延素子64、65によっ
てＴだけ遅延されたデータとが加算される。したがっ
て、この加算器66からは、第２図にｃで示すデータが出
力される。ここで、斜線部のデータが有意のデータであ
り、この前後T/2の期間のデータは、カスケードデータ
としての意味を持たない。したがって、斜線部のデータ
を遅延素子69によって期間Ｔの間遅延すると、データは
第２図にｄで示すように周期Ｔのデータ｛ｙ（ｉ）｝に
戻すことができる。このデータ｛ｙ（ｉ）｝が、後段の
トランスバーサルフィルタTF2の入力となるため、トラ
ンスバーサルフィルタTF1、TF2間のインターフェイスは
周期Ｔで行うことができる。

トランスバーサルフィルタTF2では、入力したデータ
｛ｙ（ｉ）｝を遅延量Ｔの遅延素子60aで遅延し、タッ
プ間の遅延量を合わせた後、マルチプレサ61aによりセ
レクト信号Ｓが“1"となるT/2の期間だけ｛ｙ（ｉ）｝
を出力し、セレクト信号Ｓが“0"となるT/2の期間は
“0"を加算器49aにカスケードデータとして供給する。
したがって、データ｛ｙ（ｉ）｝は周期がT/2のデータ
に変換され、第２図にｅで示すように、データｙ（ｉ）
の前後T/2の期間はデータは“0"となる。これによりTF2
の図示せぬデマルチプレクス回路において、T/2の期間
遅延し、加算しても、データｙ（ｉ）がｙ（ｉ−１）と
加算されることがなくなる。

上記実施例によれば、トランスバーサルフィルタの入
力部にマルチプレクス回路を設けることにより、周期Ｔ
のデータをカスケードデータとして使用することができ
る。

また、デマルチプレクス回路によって、加算器47の出
力信号を周期Ｔの系列信号に変換して出力している。し
たがって、データの出力を一系統とすることができるた
め、このトランスバーサルフィルタを集積回路化した場
合、出力のピン数をビット数分とすることができるもの
である。

しかも、トランスバーサルフィルタTF1、TF2のインタ
ーフェイスは、従来のT/2＝35nsecに比べて長い、Ｔ＝7
0nsecで行うことができるため、集積回路の製造プロセ
スにより、各トランスバーサルフィルタにばらつきが生
じた場合においても、余裕を持って各トランスバーサル
フィルタを制御することができるものである。

なお、この発明は上記実施例に限定されるものではな
く、発明の要旨を変えない範囲において、種々変形実施
可能なことは勿論である。

〔発明の効果〕

以上、詳述したようにこの発明によれば、入力された
系列信号をT/n幅の信号に間引くことによって周期Ｔの
信号をカスケードデータとして使用することができ、ト
ランスバーサルフィルタをカスケード接続した場合、各
フィルタ間のインターフェイスの周期を長くでき、製造
プロセスのばらつきによる誤差に対して余裕を持つこと
ができるとともに、出力端子の数を削減することが可能
な入力加重形トランスバーサルフィルタを提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
は第１図の動作を示すタイミングチャート、第３図は従
来の入力加重形トランスバーサルフィルタを示す回路構
成図、第４図は第３図の動作を示すタイミングチャー
ト、第５図は第３図に示す入力加重形トランスバーサル
フィルタをカスケード接続した状態を示す構成図であ
る。 TF1、TF2……トランスバーサルフィルタ、41、42、43…
…係数器、44、45、46……セレクタ、47、48、49……加
算器、50〜57……遅延素子、59、59a……マルチプレク
ス回路、63、63a……デマルチプレクス回路、｛Ｘ
（ｉ）｝……標本化系列信号、Ci……係数データ、｛ｙ
（ｉ−１）｝……データ系列信号。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−268305（ＪＰ，Ａ) 特開 平１−268306（ＪＰ，Ａ) 特開 平４−58608（ＪＰ，Ａ) 特開 平３−4614（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】周期Ｔ毎に標本化された標本化系列信号が
   供給されるとともに、この標本化系列信号に乗算される
   係数が周期Ｔの間に複数回切換えられる係数回路と、 周期Ｔ毎に外部から系列信号を導入し、この系列信号を
   T/n（ｎ≧２）幅の信号に間引く入力回路と、 この入力回路から出力される系列信号、および前記複数
   の係数回路の出力とを順次加算するパイプライン形加算
   手段と、 この加算手段の出力信号とこの加算手段の出力信号をT/
   n遅延した信号とを加算し、周期Ｔ毎の系列信号として
   出力する出力回路と、 を具備したことを特徴とする入力加重形トランスバーサ
   ルフィルタ。