JPH0620983A - 半導体装置の製造方法及びこれにより得られる半導体装置 - Google Patents

半導体装置の製造方法及びこれにより得られる半導体装置

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JPH0620983A
JPH0620983A JP4135777A JP13577792A JPH0620983A JP H0620983 A JPH0620983 A JP H0620983A JP 4135777 A JP4135777 A JP 4135777A JP 13577792 A JP13577792 A JP 13577792A JP H0620983 A JPH0620983 A JP H0620983A
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Abstract

(57)【要約】 【目的】 従来の方法に比較して非常に少ない工程で、
またより簡便かつ高いマスク解像力の半導体装置の製造
方法及びこの方法により製造される半導体装置。 【構成】 溝を備える半導体表面にイオン打ち込みマス
ク（ion implantation mask) を形成するために、この
表面にポジ形フォトレジストを設ける。このポジ形フォ
トレジストは部分的に第一工程で露光され、画像反転工
程により現像液に不溶となる。さらにマスクを用いずに
前記ポジ形フォトレジストは露光され現像され、前記第
一工程で露光されない部分が除去される。このようにし
て得られる前記イオン打ち込みマスクは、後退して傾斜
する縦断面を有し、前記溝の領域の開口は前記溝の底部
の方向に向かって拡大する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は、半導体基体の表面から前記半
導体基体内に延在する少なくとも１個の溝を有する前記
表面にマスクを介しイオン打ち込み法（ion implantati
on) を用いて前記溝の一部に不純物ドープ区域(zone)を
形成する半導体装置の製造方法に関するものである。本
発明は又このような方法により製造される半導体装置に
関するものである。
【０００２】前記溝は例えばＵ字型あるいはＶ字型を有
しバイポーラ回路の島状絶縁のような活性領域間の分離
領域(a separation region) を形成する。他の実施例と
して、導電層を前記溝内に設けて、本出願人による1987
年９月30日公開のヨーロッパ特許出願第239151号に記載
されるような電荷結合装置（charge-coupled device)の
ゲート電極が形成される。この装置では、２個の平行な
溝により限定されるメサ内に電荷移送チャンネルが位置
し、前記メサの壁に沿って電荷移送を生ずる。前記壁に
部分的に形成される区域(zone)は、前記チャンネル内の
電荷蓄積位置を規定する。
【０００３】
【発明の背景】溝の壁に傾斜イオン打ち込み（oblique
ion implantation) を用いてドープする方法は、米国特
許第4,466,178 号により既に知られている。この方法で
はドープ区域(doped zones) は前記溝の全長にわたり形
成される。しかしながら、少なくとも前記壁及び前記溝
の底部のいずれか一方又は溝に局部的に前記溝の長さの
一部にのみドープ区域を形成することがしばしば望まれ
る。
【０００４】主な実用上の欠点は、前記局部的なイオン
打ち込み(ion implantation)、即ち幅に比較して深さの
深い狭い溝内にドープ区域を溝の長さ全体に形成しない
局部的なイオン打ち込み(local ion implantation)をお
こなう場合にある。簡単な方法はフォトレジストのイオ
ン打ち込み(ion implantation)マスクを用いることであ
る。例えば、幅２ミクロン以下で深さが３ミクロンより
も深い溝内の溝の底部の一部分のみを露出するフォトレ
ジストマスクを良好な解像で実現することは実際に不可
能である。前記溝の底部までのフォトレジストを露光す
ることは大きな露光量を必要とするので、表面近傍のマ
スクの解像度は非常に悪くなり、一方前記溝の底部のフ
ォトレジストはより小さな露光量では充分には露光され
ないか全く露光されないであろうからである。
【０００５】冒頭に記載のような方法は、米国特許第4,
756,793 号により既知である。この既知の方法におい
て、前記溝は一時的に例えばフォトレジストのような充
填物質で充填され、少なくとも実質的には平坦な表面が
得られる。この表面に次工程で１個又は複数個の開口を
有し、前記溝又は複数個の溝内にドーパントを注入する
例えばアルミニウム(Al)のような金属のイオン打ち込み
マスクを設ける。次いで前記充填物質を少なくとも前記
イオン注入マスクの窓の領域(area)の一個又は複数個の
前記溝から完全に除去し、前記イオン打ち込みマスク内
の窓を介してイオン打ち込みが行われる。前記イオン打
ち込みマスクは次いで除去される。
【０００６】
【発明の要約】本発明はとりわけ上記既知の方法に比較
して非常に少ない工程で、またより簡便な方法で、かつ
高いマスク解像力を維持する方法を提供することを目的
とする。
【０００７】冒頭に記載のような方法は、本発明によれ
ばポジ形フォトレジスト層を前記表面及び前記溝内に設
け、前記フォトレジスト層は前記イオン打ち込みが行わ
れる領域で露光に対しマスクされ、前記フォトレジスト
層のマスクのされていない部分は露光され、この露光の
後フォトレジスト層の露光された部分は画像反転工程に
より不溶化され、次いで前記フォトレジスト層は第二の
露光工程中前記イオン打ち込みの行われる領域で露光さ
れ、次いで最初に述べた露光工程中マスクされた前記フ
ォトレジスト層の部分を現像により除去する。図の説明
から明らかなようにイオン打ち込みマスクは、このよう
に前記表面では非常に鮮明な解像度を有し同時にイオン
打ち込みが行われる厚さ全体にわたり露出された溝を残
す。
【０００８】上記第一の露光工程は比較的少ない露光量
で行われ、その結果鮮明なマスク解像度が前記表面で達
成される。この比較的少ない露光量の結果、前記フォト
レジストは底部にわたるまで充分に露光されないので、
形成されるべき前記イオン打ち込みマスクの窓は前記溝
の深さ方向に拡大する。しかしながら、これは前記イオ
ン打ち込みマスクのシャドー効果のため欠点とはならな
い。前記第二の露光工程は前記フォトレジスト層の残り
の部分が可溶となるように行われるのみで、前記フォト
レジスト層がその全体の厚さにわたり露光されるような
方法で比較的多量の露光量で行われる。即ち、第二の露
光工程は、第一の露光工程よりも高い露光量で行われ
る。このようにして前記フォトレジストは、前記イオン
打ち込みマスクの窓の領域(area)での前記溝（又は複数
個の溝）の深さ全体にわたり前記フォトレジスト層が除
去されるのを確実にする。
【０００９】
【実施例】本発明を実施例により図面を参照しより詳細
に説明する。図１ないし図７は本発明の実施例の工程の
いくつかを示し、図８は本発明による方法で製造される
半導体装置の図である。
【００１０】図は概略を示すもので実寸により描かれた
ものではない。図１ないし図７は本発明による方法を用
いて、どのようにして非常に狭く比較的深い溝内に、一
個又は複数個の溝の少なくとも両壁面の長さの一部分及
び底部の何れかのみに、一個又は複数個のドープ区域(z
one)をイオン打ち込みにより形成できるかの概略的な方
法を示すものである。このため図５は本発明による装置
の一部分を斜視図で示すものである。図２ないし図４及
び図６は図５に示す前面に対応する断面図を示す。図７
ａは前記溝の長手方向の断面を示し、図７ｂは同じ部分
で従来の方法を用いた場合を示す 。
【００１１】出発材料は、例えばシリコンの半導体基体
１である（図１参照）。図３に２個のみ示す溝は、前記
表面内にエッチング形成される。これらの溝は例えば約
１ミクロンの幅及び約４ミクロンの深さを有し、従って
深さに対し狭い溝であり、例えばリアクティブ・イオン
・エッチング法(RIE) のような既知の方法で形成されて
もよい。このような溝はいろいろな目的のために形成さ
れ、モノリシック集積回路の一部分間の分離溝としてし
ばしば用いられる。本実施例では、前記溝３はこれらの
溝の領域(region)の外で前記表面２上の酸化層マスク４
を用いてエッチングされる。前記酸化層４は0.5 ミクロ
ンの厚さである。約20nmの厚さの酸化層５を熱酸化法を
用いて前記溝３の壁面及び底部に形成する。
【００１２】ポジ形フォトレジスト層６を前記表面に及
び前記溝３内にイオン注入マスクのため設ける。ここで
「ポジ形フォトレジスト層」とは従来の方法では露光さ
れた部分が露光後直ちに現像され除去されるフォトレジ
ストを言う。この実施例では、例えばHunt Companyによ
りHPR204の名称で販売されているフォトレジストを前記
フォトレジスト層６として用いる。前記フォトレジスト
層６の厚さは溝の外部でほぼ1.3 ミクロンである（図３
参照）。
【００１３】前記フォトレジスト層６は図３の矢印８で
示されるように、形成されるべきイオン打ち込みマスク
の開口の領域(area)に前記フォトレジスト６をマスクす
るためのマスク７を介して露光する。この照射強度は比
較的小さく選択し、すなわち前記フォトレジスト層６は
前記溝の底部にまでの全体の厚さにわたり溝内を充分に
効果的に照射されないで、溝の約半分ほどまで、即ち１
ないし２ミクロンの深さにまでのみ照射される。この比
較的弱い照射強度はイオン打ち込みマスクの鮮明な解像
を可能にする。
【００１４】次工程では、画像反転工程が行われ、この
工程により前記フォトレジスト６の照射された部分は、
後の工程でのフォトレジストの現像の際不溶性となる。
このような画像反転工程の方法自体は既知のものであ
り、例えば文献"Image Reversal, Applications for Mi
cron and Sub-Micron Patterning" S.K. Jones等著書、
Proc. Electr. Soc.刊、 1987 年、190-210 頁、に記載
されている。露光により前記フォトレジスト内に酸が形
成される。露光の後にアンモニアNH3 を含有するガス流
を例えば105 ℃の温度で約30分間導入し、前記フォトレ
ジストの照射され、酸が形成された領域は現像液中で不
溶性となる。
【００１５】次の工程（図４参照）で図４において矢印
９により概略的に示すようにマスクを用いない露光工程
を行う。露光９の強度は任意の露光時間で前記フォトレ
ジスト層６が厚さ全体及び前記溝３内にわたり照射され
るような強度に選択する。第一の露光工程の間マスクさ
れていたフォトレジスト層６の部分は、この工程により
引き続く現像工程では可溶性となる。
【００１６】前記フォトレジスト層６は、例えばWaycoa
t Company によりLSI の名称で販売されている現像液の
１：１溶液で現像される。この現像時間は少なくとも図
４に示す工程中、露光された前記フォトレジストの部分
が前記溝の底部までの全体の厚さに渡り除去されるよう
に選択する。前記フォトレジストは先行する弱い露光工
程により画像反転工程で、前記溝の深さの略半分までの
み溝内のフォトレジストが不溶性となるので、溝内の下
方のフォトレジストも現像液により除去され、イオン打
ち込みマスクが得られる（図５参照）。このマスクキン
グはシャドー効果によるもので、これは欠点とはならな
い。前記溝３の上及び内部の窓１１を備える一層のフォ
トレジスト層で形成されるイオン打ち込みマスク１０が
得られる。窓１１は図に示すように溝の領域(areas) に
形成される。しかしながら、窓１１は例えば前記溝３の
間の領域(region)のように、前記基板の平坦部分にもド
ープすべき区域(zone)がある場合、前記溝３の完全に外
側のイオン打ち込みマスク内に形成してもよい。
【００１７】次の工程（図６参照）では、不純物が矢印
１２で概略的に示すように溝３内に打ち込みされる。こ
の不純物は例えばｎ形あるいはｐ形ドーパントである。
イオン打ち込みが行われる角度を適切に選択することに
より、溝の側面又は底部にドープするか否かを決めるこ
とができる。本実施例では、この角度αは前記溝３の側
面にドープ区域(doped zone)１３を設けるように選択さ
れる。例えば、前記溝の一側面にドープ区域を形成する
には、前記表面に対して９０度より小さな角度でイオン
打ち込みを行う。ドープ区域１３の深さもイオン注入角
度により調整される。反対側の側面もドープする場合、
前記半導体基体を180 度に回転すればよい。他の区域、
例えば異なる導電タイプあるいは同一の導電タイプを有
し、異なる濃度のドープ区域は上記工程を繰り返すこと
により得られる。本発明とは関係ないので言及していな
いが、必要な工程の後に前記イオン打ち込みマスク１０
は除去される 。
【００１８】本発明の効果を明確にするために、半導体
装置の一部で窓１１の端部の溝の長手方向の断面を図７
ａに示す。前記打ち込みマスク１０は前記表面２に対し
垂直な直立な壁１４ではなく傾き(slope) を有する壁で
あり、その結果前記打ち込みマスク１０の窓１１は上部
から底部に向い拡大する。ドープされる溝の壁の部分は
前記シャドー効果の結果、前記表面２上に位置するマス
クの部分で規定される。前記溝の注入部分と非注入部分
との間の境界は図７ａに破線１５で示す。比較のために
図７ｂは図７ａと同様の断面を示すもので、従来方法に
より形成されるフォトレジストマスク１０を有する。こ
のフォトレジストマスク１０はポジ形フォトレジストで
形成され、除去されるべきフォトレジストの部分は一回
の露光工程による従来方法で規定され現像により除去さ
れる。前記溝３内の比較的大きな厚さのフォトレジスト
及び前記溝内の深さ方向の露光強度が減少することによ
り、前記フォトレジストマスク１０は図７ｂに示すよう
な断面形状１４が得られ、前記窓１１は垂直方向により
小さくなる。従って窓１１は前記溝内で表面よりも狭く
なり、その結果前記溝内のイオン注入すべき領域(regio
n)はもはや良好には規定されない。
【００１９】図７ｂのフォトレジストの前記断面形状１
４は原則としてネガ形フォトレジストを用い一回の露光
により得られる。しかしながら一般にポジ形フォトレジ
ストは半導体技術には好ましい。この一つの理由は製造
されるべき装置を可能な限り小さな大きさに限定するこ
とが課されているので、ネガ形フォトレジストに非常に
小さな窓を形成することはより困難である。
【００２０】図８ａ及び図８ｂは上記の方法により製造
される電荷結合装置を示すもので図８ａは平面図、図８
ｂは図８ａの平面図の線ｂ−ｂにおける断面を示す。こ
の装置での詳細な構造及び動作についてはヨーロッパ特
許出願第239151号を参照する。この装置は２個の溝２２
により長手方向に境界が形成されるメサ型のチャンネル
２１からなる。前記溝の壁及び底部は薄い酸化層５で被
覆される。前記溝は更に例えばポリシリコンのような導
電物質のトラック２３で充填され、このトラックは前記
電荷結合素子のゲート電極を形成する。動作中電荷はジ
グザグな方法で前記チャンネル内を移送され、図８ａに
おいて左から右へ各段階で前記メサの一側面から前記メ
サの対向する側面へと飛ぶ。メサの両側面、即ち前記溝
２２の両壁は移送領域及び蓄積領域を形成するドープ区
域２４及び２５をこの目的のために設ける。前記区域２
４及び２５は同一の導電型で例えばｎ形であり、この半
導体装置はｎチャンネル形であるとすれば前記区域２５
は前記区域２４よりも高い濃度を有する。前記区域２４
及び２５はイオン注入法により形成され、より浅くドー
プされる区域２４を例えば上記の方法により形成される
フォトマスクを用いて設ける。出来る限り厳密的なアラ
イメントを避けるために、これらの区域は後の工程で設
ける区域２５(zone)の領域(region)と重なるように設け
る。フォトレジストの新しいイオン注入マスクを設け
て、露出された区域２５の領域(area)を残し、この上に
前記区域２５が第二のイオン注入により形成される。
【００２１】本発明は上記実施例に限られるものではな
いことは明らかであり、又より多くの変形応用例が可能
であることは当該技術者に明らかである。従って、前記
溝は隣接する活性領域間の絶縁領域を形成し、前記回路
の様々な回路素子を前記溝内に設けることは上記米国特
許4,466,178 号に記載される通りである。上記以外のフ
ォトレジストを上記方法に用いることも可能であり、ま
た同様に光（可視光又はＵＶ光）の代わりに電子を用い
て露光するフォトレジストを用いることも出来る。ポジ
形フォトレジストを電子線露光により前記溝の底部まで
露光することは可能である。イオン打ち込みマスク１０
（図５及び図６）もこのようにして前記溝３の底部にま
で延在するようにも得られる。
【図面の簡単な説明】
【図１】 本発明の実施例の工程の一部を示す。
【図２】 図５の前面に対応する断面図を示す。
【図３】 図５の前面に対応する断面図を示す。
【図４】 図５の前面に対応する断面図を示す。
【図５】 本発明による装置の一部分を斜視図で示す。
【図６】 図５の前面に対応する断面図を示す。
【図７】 ａは溝の長手方向の断面を示し、ｂは同じ部
分で従来の方法を用いた場合を示す。
【図８】 ａは本発明による方法で製造される電荷結合
装置の平面図であり、ｂはａの平面図の線ｂ−ｂにおけ
る断面を示す。
【符号の説明】
１：半導体基体 ２：表面 ３：溝 ４、５：酸化層 ６：フォトレジスト層 ９：矢印 １０：マスク １１：窓 １２：矢印 １３：ドープ区域 １４：壁 １５：破線 ２２：溝 ２３：トラック ２４、２５：ドープ区域

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基体の表面から前記半導体基体内
    に延在する少なくとも１個の溝を備える前記表面にマス
    クを介しイオン打ち込み法を用いて前記溝の一部に不純
    物ドープ区域を形成する半導体装置の製造方法におい
    て、ポジ形フォトレジスト層を前記表面及び前記溝内に
    設け、前記フォトレジスト層は前記イオン打ち込みが行
    われる領域で露光に対しマスクされ、前記フォトレジス
    ト層のマスクのされていない部分は露光され、前記露光
    の後フォトレジスト層の露光された部分は画像反転工程
    により不溶化され、次いで前記フォトレジスト層は第二
    の露光工程中前記イオン打ち込みの行われる領域で露光
    され、次いで最初に述べた露光工程中マスクされた前記
    フォトレジスト層の部分を現像により除去することを特
    徴とする半導体装置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    において、第二の露光工程は、第一の露光工程よりも高
    い露光量で行われることを特徴とする半導体装置の製造
    方法。
  3. 【請求項３】 請求項１又は請求項２に記載の半導体装
    置の製造方法において、前記溝の一壁面にドープ区域を
    形成するのに、前記表面に対して９０度より小さな角度
    で前記イオン打ち込みを行うことを特徴とする半導体装
    置の製造方法。
  4. 【請求項４】 請求項１ないし請求項３に記載の半導体
    装置の製造方法において、前記フォトレジスト層を設け
    る前に前記表面及び前記溝の前記壁面を絶縁層で被覆す
    ることを特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項１ないし請求項４に記載の半導体
    装置の製造方法において、前記ドープ区域は半導体回路
    素子の一部を形成することを特徴とする半導体装置の製
    造方法。
  6. 【請求項６】 請求項１ないし請求項５に記載の半導体
    装置の製造方法により製造する半導体装置。
JP13577792A 1991-05-03 1992-04-28 半導体装置の製造方法及びこれにより得られる半導体装置 Expired - Fee Related JP3242446B2 (ja)

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NL91201052.7 1991-05-03
EP91201052 1991-05-03

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5557661A (en) * 1993-11-02 1996-09-17 Nec Corporation System for coding and decoding moving pictures based on the result of speech analysis

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100335546B1 (ko) * 1994-04-15 2002-10-11 코닌클리케 필립스 일렉트로닉스 엔.브이. 지지바에 기초한 반도체 디바이스 제조 방법
US5668018A (en) * 1995-06-07 1997-09-16 International Business Machines Corporation Method for defining a region on a wall of a semiconductor structure
US6440638B2 (en) 1998-09-28 2002-08-27 International Business Machines Corp. Method and apparatus for resist planarization
US6100172A (en) * 1998-10-29 2000-08-08 International Business Machines Corporation Method for forming a horizontal surface spacer and devices formed thereby
US6096598A (en) * 1998-10-29 2000-08-01 International Business Machines Corporation Method for forming pillar memory cells and device formed thereby
US6194268B1 (en) 1998-10-30 2001-02-27 International Business Machines Corporation Printing sublithographic images using a shadow mandrel and off-axis exposure
US6150256A (en) * 1998-10-30 2000-11-21 International Business Machines Corporation Method for forming self-aligned features
TW523860B (en) * 2002-03-22 2003-03-11 Nanya Technology Corp Manufacturing method for lower electrode plate of capacitors in memory
US6780736B1 (en) * 2003-06-20 2004-08-24 International Business Machines Corporation Method for image reversal of implant resist using a single photolithography exposure and structures formed thereby
US7041560B2 (en) * 2003-12-19 2006-05-09 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device with conventional terminations
US7052982B2 (en) * 2003-12-19 2006-05-30 Third Dimension (3D) Semiconductor, Inc. Method for manufacturing a superjunction device with wide mesas
KR101983672B1 (ko) 2012-11-07 2019-05-30 삼성전자 주식회사 반도체 장치의 제조 방법
CN103896204A (zh) * 2012-12-25 2014-07-02 上海华虹宏力半导体制造有限公司 沟槽中的成膜工艺方法
US10854455B2 (en) * 2016-11-21 2020-12-01 Marvell Asia Pte, Ltd. Methods and apparatus for fabricating IC chips with tilted patterning

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4466178A (en) * 1981-06-25 1984-08-21 Rockwell International Corporation Method of making extremely small area PNP lateral transistor by angled implant of deep trenches followed by refilling the same with dielectrics
US4466180A (en) * 1981-06-25 1984-08-21 Rockwell International Corporation Method of manufacturing punch through voltage regulator diodes utilizing shaping and selective doping
EP0069191A1 (en) * 1981-06-25 1983-01-12 Rockwell International Corporation Complementary NPN and PNP lateral transistors separated from substrate by intersecting slots filled with substrate oxide for minimal interference therefrom and method for producing same
NL8502765A (nl) * 1985-10-10 1987-05-04 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
NL8600786A (nl) * 1986-03-27 1987-10-16 Philips Nv Ladingsgekoppelde inrichting.
US4693781A (en) * 1986-06-26 1987-09-15 Motorola, Inc. Trench formation process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5557661A (en) * 1993-11-02 1996-09-17 Nec Corporation System for coding and decoding moving pictures based on the result of speech analysis

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Publication number Publication date
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