JPH0621075A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0621075A JPH0621075A JP4172888A JP17288892A JPH0621075A JP H0621075 A JPH0621075 A JP H0621075A JP 4172888 A JP4172888 A JP 4172888A JP 17288892 A JP17288892 A JP 17288892A JP H0621075 A JPH0621075 A JP H0621075A
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Abstract
(57)【要約】 （修正有）
【目的】本発明は、バイポーラトランジスタを形成する
半導体装置の製造方法に関し、比較的簡単な工程によ
り、しかも小さな面積で素子分離と共にコレクタ引出し
電極を形成することができる半導体装置の製造方法を提
供することを目的とする。 【構成】第１導電型シリコン基板１０上の素子分離領域
とコレクタ電極形成領域を覆うシリコン酸化膜を形成
し、シリコン酸化膜が形成されていないコレクタ埋没層
１４ａ上にシリコン層２４ａを選択的にエピタキシャル
成長し、シリコン酸化膜２６にコレクタ埋没層１４ａに
達するコンタクトホール３０を形成し、コンタクトホー
ル３０内に多結晶シリコン層を埋め込んでコレクタ引出
し電極を形成するように構成する。
半導体装置の製造方法に関し、比較的簡単な工程によ
り、しかも小さな面積で素子分離と共にコレクタ引出し
電極を形成することができる半導体装置の製造方法を提
供することを目的とする。 【構成】第１導電型シリコン基板１０上の素子分離領域
とコレクタ電極形成領域を覆うシリコン酸化膜を形成
し、シリコン酸化膜が形成されていないコレクタ埋没層
１４ａ上にシリコン層２４ａを選択的にエピタキシャル
成長し、シリコン酸化膜２６にコレクタ埋没層１４ａに
達するコンタクトホール３０を形成し、コンタクトホー
ル３０内に多結晶シリコン層を埋め込んでコレクタ引出
し電極を形成するように構成する。
Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
を形成する半導体装置の製造方法に関する。
を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化及び微細化
に対する要求は益々強くなってきており、各製造工程に
対する要求も厳しくなってきている。例えば、素子分離
技術において、ＬＯＣＯＳ分離（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術が知られてい
るが、良好な素子分離が行える反面、素子分離領域が大
きくなり高集積化が困難となる。
に対する要求は益々強くなってきており、各製造工程に
対する要求も厳しくなってきている。例えば、素子分離
技術において、ＬＯＣＯＳ分離（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術が知られてい
るが、良好な素子分離が行える反面、素子分離領域が大
きくなり高集積化が困難となる。
【０００３】また、他の素子分離技術として溝分離（ト
レンチアイソレーション）技術が知られているが、素子
分離領域を小さくでき高集積化が容易である反面、製造
工程が複雑である。一方、プレーナ型バイポーラトラン
ジスタを製造する場合には、シリコン基板中に埋め込ま
れたコレクタ埋没層に達するコレクタ引出し電極を形成
する必要があるが、このコレクタ引出し電極を形成する
ためにも従来は大きな面積を必要とすると共に製造工程
が複雑であった。
レンチアイソレーション）技術が知られているが、素子
分離領域を小さくでき高集積化が容易である反面、製造
工程が複雑である。一方、プレーナ型バイポーラトラン
ジスタを製造する場合には、シリコン基板中に埋め込ま
れたコレクタ埋没層に達するコレクタ引出し電極を形成
する必要があるが、このコレクタ引出し電極を形成する
ためにも従来は大きな面積を必要とすると共に製造工程
が複雑であった。
【０００４】
【発明が解決しようとする課題】このようにバイポーラ
トランジスタ集積回路を製造する従来の技術において
は、素子分離のために大きな面積を必要とすると共に製
造工程が複雑であり、また、コレクタ引出し電極を形成
するためにも大きな面積を必要とすると共に製造工程が
複雑であるという問題があった。
トランジスタ集積回路を製造する従来の技術において
は、素子分離のために大きな面積を必要とすると共に製
造工程が複雑であり、また、コレクタ引出し電極を形成
するためにも大きな面積を必要とすると共に製造工程が
複雑であるという問題があった。
【０００５】本発明の目的は、比較的簡単な工程によ
り、しかも小さな面積で素子分離と共にコレクタ引出し
電極を形成することができる半導体装置の製造方法を提
供することにある。
り、しかも小さな面積で素子分離と共にコレクタ引出し
電極を形成することができる半導体装置の製造方法を提
供することにある。
【０００６】
【課題を解決するための手段】上記目的は、第１導電型
シリコン基板上の素子分離領域により分離された素子領
域に第２導電型コレクタ埋没層を形成する工程と、前記
第１導電型シリコン基板上の前記素子分離領域に第１導
電型チャネルカット領域を形成する工程と、前記第１導
電型シリコン基板上の前記素子分離領域及び前記素子領
域中のコレクタ電極形成領域を覆う第１のシリコン酸化
膜を形成する工程と、前記第１のシリコン酸化膜が形成
されていない前記素子領域の前記第２導電型コレクタ埋
没層上にシリコン層を選択的にエピタキシャル成長する
工程と、前記シリコン層及び前記第１のシリコン酸化膜
を覆うように、第２のシリコン酸化膜を堆積する工程
と、前記コレクタ電極領域の前記第１のシリコン酸化膜
及び第２のシリコン酸化膜を除去して前記第１導電型シ
リコン基板の前記第２導電型コレクタ埋没層に達するコ
ンタクトホールを形成する工程と、前記コンタクトホー
ル内に多結晶シリコン層を埋め込んで、前記第２導電型
コレクタ埋没層に達するコレクタ引出し電極を形成する
工程と、前記第２導電型コレクタ埋没層上の前記シリコ
ン層表面に第１導電型ベース領域を形成する工程と、前
記第１導電型ベース領域内に第２導電型エミッタ領域を
形成する工程とを有することを特徴とする半導体装置を
製造方法によって達成される。
シリコン基板上の素子分離領域により分離された素子領
域に第２導電型コレクタ埋没層を形成する工程と、前記
第１導電型シリコン基板上の前記素子分離領域に第１導
電型チャネルカット領域を形成する工程と、前記第１導
電型シリコン基板上の前記素子分離領域及び前記素子領
域中のコレクタ電極形成領域を覆う第１のシリコン酸化
膜を形成する工程と、前記第１のシリコン酸化膜が形成
されていない前記素子領域の前記第２導電型コレクタ埋
没層上にシリコン層を選択的にエピタキシャル成長する
工程と、前記シリコン層及び前記第１のシリコン酸化膜
を覆うように、第２のシリコン酸化膜を堆積する工程
と、前記コレクタ電極領域の前記第１のシリコン酸化膜
及び第２のシリコン酸化膜を除去して前記第１導電型シ
リコン基板の前記第２導電型コレクタ埋没層に達するコ
ンタクトホールを形成する工程と、前記コンタクトホー
ル内に多結晶シリコン層を埋め込んで、前記第２導電型
コレクタ埋没層に達するコレクタ引出し電極を形成する
工程と、前記第２導電型コレクタ埋没層上の前記シリコ
ン層表面に第１導電型ベース領域を形成する工程と、前
記第１導電型ベース領域内に第２導電型エミッタ領域を
形成する工程とを有することを特徴とする半導体装置を
製造方法によって達成される。
【０００７】
【作用】本発明によれば、比較的簡単な工程によりバイ
ポーラトランジスタ間の素子分離を行うと共に、コレク
タ引出し電極を形成することができる。しかも、素子分
離のための酸化膜中にコレクタ引出し電極を形成したの
で、素子分離とコレクタ引出し電極のために必要な面積
を小さくすることができ、バイポーラトランジスタの高
集積化が可能である。
ポーラトランジスタ間の素子分離を行うと共に、コレク
タ引出し電極を形成することができる。しかも、素子分
離のための酸化膜中にコレクタ引出し電極を形成したの
で、素子分離とコレクタ引出し電極のために必要な面積
を小さくすることができ、バイポーラトランジスタの高
集積化が可能である。
【０００８】
【実施例】本発明の一実施例による半導体装置の製造方
法を図１乃至図４を用いて説明する。まず、ｐ型シリコ
ン基板１０上に素子分離領域を覆うようにパターニング
されたレジスト層１２を形成し、このレジスト層１２を
マスクとしてｐ型シリコン基板１０にｎ型不純物をイオ
ン注入する。ｐ型シリコン基板１０表面の素子領域にｎ
型不純物領域１４ａ、１４ｂが形成される（図１
（ａ））。
法を図１乃至図４を用いて説明する。まず、ｐ型シリコ
ン基板１０上に素子分離領域を覆うようにパターニング
されたレジスト層１２を形成し、このレジスト層１２を
マスクとしてｐ型シリコン基板１０にｎ型不純物をイオ
ン注入する。ｐ型シリコン基板１０表面の素子領域にｎ
型不純物領域１４ａ、１４ｂが形成される（図１
（ａ））。
【０００９】次に、ｐ型シリコン基板１０の素子分離領
域の中央が開口するようにパターニングされたレジスト
層１６を形成し、このレジスト層１２６マスクとしてｐ
型シリコン基板１０にｐ型不純物をイオン注入する。ｐ
型シリコン基板１０表面の素子分離領域の中央にｐ+ 型
チャネルカット領域１８が形成される（図１（ｂ））。
域の中央が開口するようにパターニングされたレジスト
層１６を形成し、このレジスト層１２６マスクとしてｐ
型シリコン基板１０にｐ型不純物をイオン注入する。ｐ
型シリコン基板１０表面の素子分離領域の中央にｐ+ 型
チャネルカット領域１８が形成される（図１（ｂ））。
【００１０】次に、ｐ型シリコン基板１０全面にＣＶＤ
法によりシリコン酸化膜２０を堆積する。続いて、シリ
コン酸化膜２０上にレジスト層２２を形成し、素子分離
領域及びそれに隣接する素子領域中のコレクタ電極領域
のみを覆うようにレジスト層２２をパターニングする
（図１（ｃ））。次に、レジスト層２２をマスクとして
シリコン酸化膜２０をエッチング除去して、素子分離領
域及びコレクタ電極領域を覆うようにシリコン酸化膜２
０をパターニングする。続いて、ｐ型シリコン基板１０
上にシリコンをエピタキシャル成長させると、シリコン
酸化膜２０が形成されていない素子領域にシリコン層２
４ａ、２４ｂが選択的にエピタキシャル成長する（図１
（ｄ））。
法によりシリコン酸化膜２０を堆積する。続いて、シリ
コン酸化膜２０上にレジスト層２２を形成し、素子分離
領域及びそれに隣接する素子領域中のコレクタ電極領域
のみを覆うようにレジスト層２２をパターニングする
（図１（ｃ））。次に、レジスト層２２をマスクとして
シリコン酸化膜２０をエッチング除去して、素子分離領
域及びコレクタ電極領域を覆うようにシリコン酸化膜２
０をパターニングする。続いて、ｐ型シリコン基板１０
上にシリコンをエピタキシャル成長させると、シリコン
酸化膜２０が形成されていない素子領域にシリコン層２
４ａ、２４ｂが選択的にエピタキシャル成長する（図１
（ｄ））。
【００１１】次に、ｐ型シリコン基板１０全面にＣＶＤ
法によりシリコン酸化膜２６を堆積する（図２
（ａ））。次に、シリコン酸化膜２６上にレジスト層２
８を形成し、コレクタ電極領域を除去するようにパター
ニングする。続いて、レジスト層２８をマスクとしてシ
リコン酸化膜２０、２６を異方性エッチングし、ｐ型シ
リコン基板１０のｎ型不純物領域１４ａに達するような
コンタクトホール３０を形成する（図２（ｂ））。
法によりシリコン酸化膜２６を堆積する（図２
（ａ））。次に、シリコン酸化膜２６上にレジスト層２
８を形成し、コレクタ電極領域を除去するようにパター
ニングする。続いて、レジスト層２８をマスクとしてシ
リコン酸化膜２０、２６を異方性エッチングし、ｐ型シ
リコン基板１０のｎ型不純物領域１４ａに達するような
コンタクトホール３０を形成する（図２（ｂ））。
【００１２】次に、ｐ型シリコン基板１０全面にＣＶＤ
法により多結晶シリコン層３２を堆積する（図２
（ｃ））。次に、多結晶シリコン層３２をポリッシング
し、コンタクトホール３０以外の領域の多結晶シリコン
層３２を除去し、コンタクトホール３０のみに多結晶シ
リコン層３２を埋め込む（図３（ａ））。続いて、コン
タクトホール３０に埋込まれた多結晶シリコン層３２に
不純物をイオン注入した後にアニールして不純物を活性
化して多結晶シリコン層３２を低抵抗化してコレクタ引
出し電極３３とする（図３（ａ））。
法により多結晶シリコン層３２を堆積する（図２
（ｃ））。次に、多結晶シリコン層３２をポリッシング
し、コンタクトホール３０以外の領域の多結晶シリコン
層３２を除去し、コンタクトホール３０のみに多結晶シ
リコン層３２を埋め込む（図３（ａ））。続いて、コン
タクトホール３０に埋込まれた多結晶シリコン層３２に
不純物をイオン注入した後にアニールして不純物を活性
化して多結晶シリコン層３２を低抵抗化してコレクタ引
出し電極３３とする（図３（ａ））。
【００１３】次に、シリコン層２４ａ上のシリコン酸化
膜２６のベース形成領域をエッチング除去し、このシリ
コン酸化膜２６をマスクとしてシリコン層２４表面にｐ
型不純物をイオン注入してｐ型ベース領域３４を形成す
る（図３（ｂ））。次に、ｐ型ベース領域３４上に多結
晶シリコン層３６を埋込み、不純物をイオン注入して低
抵抗化する（図３（ｃ））。
膜２６のベース形成領域をエッチング除去し、このシリ
コン酸化膜２６をマスクとしてシリコン層２４表面にｐ
型不純物をイオン注入してｐ型ベース領域３４を形成す
る（図３（ｂ））。次に、ｐ型ベース領域３４上に多結
晶シリコン層３６を埋込み、不純物をイオン注入して低
抵抗化する（図３（ｃ））。
【００１４】次に、全面にＣＶＤ法によりシリコン酸化
膜３８を形成し、シリコン酸化膜３８上にレジスト層４
０を塗布し、エミッタ形成領域が開口するようにパター
ニングする。続いて、このレジスト層４０をマスクとし
てシリコン酸化膜３８及び多結晶シリコン層３６を異方
性エッチングしてエミッタ形成領域上にコンタクトホー
ル４２を形成する（図４（ａ））。その後、レジスト層
４０を除去する。
膜３８を形成し、シリコン酸化膜３８上にレジスト層４
０を塗布し、エミッタ形成領域が開口するようにパター
ニングする。続いて、このレジスト層４０をマスクとし
てシリコン酸化膜３８及び多結晶シリコン層３６を異方
性エッチングしてエミッタ形成領域上にコンタクトホー
ル４２を形成する（図４（ａ））。その後、レジスト層
４０を除去する。
【００１５】次に、全面にシリコン酸化膜を形成した後
に異方性エッチングすることにより、コンタクトホール
４２の側壁にサイドウォール４４を形成する（図４
（ｂ））。続いて、コンタクトホール４２内に不純物が
添加された多結晶シリコン層（図示せず）を形成し、こ
の多結晶シリコン層から不純物をｐ型ベース領域３４に
拡散してｎ型エミッタ領域４６を形成する（図４
（ｂ））。
に異方性エッチングすることにより、コンタクトホール
４２の側壁にサイドウォール４４を形成する（図４
（ｂ））。続いて、コンタクトホール４２内に不純物が
添加された多結晶シリコン層（図示せず）を形成し、こ
の多結晶シリコン層から不純物をｐ型ベース領域３４に
拡散してｎ型エミッタ領域４６を形成する（図４
（ｂ））。
【００１６】次に、シリコン酸化膜３８にベース電極及
びコレクタ電極用のコンタクトホールを形成した後に、
多結晶シリコン層３６にコンタクトするベース電極４
８、ｎ型エミッタ領域４６にコンタクトするエミッタ電
極５０、多結晶シリコン層３２にコンタクトするコレク
タ電極５２を形成して、ｎｐｎバイポーラトランジスタ
を完成する（図４（ｃ））。
びコレクタ電極用のコンタクトホールを形成した後に、
多結晶シリコン層３６にコンタクトするベース電極４
８、ｎ型エミッタ領域４６にコンタクトするエミッタ電
極５０、多結晶シリコン層３２にコンタクトするコレク
タ電極５２を形成して、ｎｐｎバイポーラトランジスタ
を完成する（図４（ｃ））。
【００１７】このように本実施例によれば、シリコン酸
化膜とチャネルカット領域により素子分離し、素子分離
用のシリコン酸化膜中にコレクタ埋没層に達するコレク
タ引出し電極を形成したので、小さな面積で素子間分離
をすると共にコレクタ引出し電極の形成が可能である。
しかも、溝分離技術のように複雑な工程を必要とせず簡
単な製造工程により、高集積化されたバイポーラトラン
ジスタを製造することができる。
化膜とチャネルカット領域により素子分離し、素子分離
用のシリコン酸化膜中にコレクタ埋没層に達するコレク
タ引出し電極を形成したので、小さな面積で素子間分離
をすると共にコレクタ引出し電極の形成が可能である。
しかも、溝分離技術のように複雑な工程を必要とせず簡
単な製造工程により、高集積化されたバイポーラトラン
ジスタを製造することができる。
【００１８】本発明は上記実施例に限らず種々の変形が
可能である。例えば、上記実施例ではｎｐｎバイポーラ
トランジスタを製造したが、ｐｎｐバイポーラトランジ
スタの製造に本発明を適用してもよい。
可能である。例えば、上記実施例ではｎｐｎバイポーラ
トランジスタを製造したが、ｐｎｐバイポーラトランジ
スタの製造に本発明を適用してもよい。
【００１９】
【発明の効果】以上の通り、本発明によれば、比較的簡
単な工程によりバイポーラトランジスタ間の素子分離を
行うと共に、コレクタ引出し電極を形成することができ
る。しかも、素子分離のための酸化膜中にコレクタ引出
し電極を形成したので、素子分離とコレクタ引出し電極
のために必要な面積を小さくすることができバイポーラ
トランジスタの高集積化が可能である。
単な工程によりバイポーラトランジスタ間の素子分離を
行うと共に、コレクタ引出し電極を形成することができ
る。しかも、素子分離のための酸化膜中にコレクタ引出
し電極を形成したので、素子分離とコレクタ引出し電極
のために必要な面積を小さくすることができバイポーラ
トランジスタの高集積化が可能である。
【図１】本発明の一実施例による半導体装置の製造方法
を示す工程断面図（その１）である。
を示す工程断面図（その１）である。
【図２】本発明の一実施例による半導体装置の製造方法
を示す工程断面図（その２）である。
を示す工程断面図（その２）である。
【図３】本発明の一実施例による半導体装置の製造方法
を示す工程断面図（その３）である。
を示す工程断面図（その３）である。
【図４】本発明の一実施例による半導体装置の製造方法
を示す工程断面図（その４）である。
を示す工程断面図（その４）である。
１０…ｐ型シリコン基板 １２…レジスト層 １４ａ、１４ｂ…ｎ型不純物領域 １６…レジスト層 １８…ｐ+ 型チャネルカット領域 ２０…シリコン酸化膜 ２２…レジスト層 ２４ａ、２４ｂ…シリコン層 ２６…シリコン酸化膜 ２８…レジスト層 ３０…コンタクトホール ３２…多結晶シリコン層 ３３…コレクタ引出し電極 ３４…ｐ型ベース領域 ３６…多結晶シリコン層 ３８…シリコン酸化膜 ４０…レジスト層 ４２…コンタクトホール ４４…サイドウォール ４６…ｎ型エミッタ領域 ４８…ベース電極 ５０…エミッタ電極 ５２…コレクタ電極
Claims (1)
- 【請求項１】 第１導電型シリコン基板上の素子分離領
域により分離された素子領域に第２導電型コレクタ埋没
層を形成する工程と、 前記第１導電型シリコン基板上の前記素子分離領域に第
１導電型チャネルカット領域を形成する工程と、 前記第１導電型シリコン基板上の前記素子分離領域及び
前記素子領域中のコレクタ電極形成領域を覆う第１のシ
リコン酸化膜を形成する工程と、 前記第１のシリコン酸化膜が形成されていない前記素子
領域の前記第２導電型コレクタ埋没層上にシリコン層を
選択的にエピタキシャル成長する工程と、 前記シリコン層及び前記第１のシリコン酸化膜を覆うよ
うに、第２のシリコン酸化膜を堆積する工程と、 前記コレクタ電極領域の前記第１のシリコン酸化膜及び
第２のシリコン酸化膜を除去して前記第１導電型シリコ
ン基板の前記第２導電型コレクタ埋没層に達するコンタ
クトホールを形成する工程と、 前記コンタクトホール内に多結晶シリコン層を埋め込ん
で、前記第２導電型コレクタ埋没層に達するコレクタ引
出し電極を形成する工程と、 前記第２導電型コレクタ埋没層上の前記シリコン層表面
に第１導電型ベース領域を形成する工程と、 前記第１導電型ベース領域内に第２導電型エミッタ領域
を形成する工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172888A JPH0621075A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4172888A JPH0621075A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621075A true JPH0621075A (ja) | 1994-01-28 |
Family
ID=15950187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4172888A Withdrawn JPH0621075A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621075A (ja) |
-
1992
- 1992-06-30 JP JP4172888A patent/JPH0621075A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |