JPH04294543A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04294543A JPH04294543A JP3083373A JP8337391A JPH04294543A JP H04294543 A JPH04294543 A JP H04294543A JP 3083373 A JP3083373 A JP 3083373A JP 8337391 A JP8337391 A JP 8337391A JP H04294543 A JPH04294543 A JP H04294543A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にバイポーラトランジスタを有する半導体装置
の製造方法に関する。
関し、特にバイポーラトランジスタを有する半導体装置
の製造方法に関する。
【０００２】
【従来の技術】図３Ａ，図３Ｂに従来のｎｐｎ型バイポ
ーラトランジスタの製造方法を示す。図３Ａ（ａ）に示
すように、Ｐ型半導体基板１に埋込ｎ（プラス）領域２
，埋込ｐ（プラス）領域（図では省略）を形成し、ｎ型
エピタキシャル層３を１μｍ程度の膜厚で形成する。 次に選択酸化により素子分離酸化膜４を形成した後、全
面に第１酸化膜６を０．２μｍ程度形成する。次に前記
第１酸化膜６上に第１多結晶シリコン膜７を０．２μｍ
程度形成する。次にＰ型不純物であるボロンを前記第１
多結晶シリコン膜７へイオン注入法を用いて導入しベー
ス電極としてパターニングする。次に第１シリコン窒化
膜５を全面に０．１μｍ程度形成する。
ーラトランジスタの製造方法を示す。図３Ａ（ａ）に示
すように、Ｐ型半導体基板１に埋込ｎ（プラス）領域２
，埋込ｐ（プラス）領域（図では省略）を形成し、ｎ型
エピタキシャル層３を１μｍ程度の膜厚で形成する。 次に選択酸化により素子分離酸化膜４を形成した後、全
面に第１酸化膜６を０．２μｍ程度形成する。次に前記
第１酸化膜６上に第１多結晶シリコン膜７を０．２μｍ
程度形成する。次にＰ型不純物であるボロンを前記第１
多結晶シリコン膜７へイオン注入法を用いて導入しベー
ス電極としてパターニングする。次に第１シリコン窒化
膜５を全面に０．１μｍ程度形成する。
【０００３】次に図３Ａ（ｂ）に示すように、ベース活
性領域及びエミッタ領域の各々を形成するための開口部
１０を設け、第１酸化膜６を露出させる。次に第１シリ
コン窒化膜５をマスクにして開口部１０において露出し
ている第１酸化膜６をエッチングし横方向にもエッチン
グを進め、第１アンダーカット部１１を設ける。次に第
１アンダーカット部１１が埋め込まれるように第２多結
晶シリコン膜１２を形成する。
性領域及びエミッタ領域の各々を形成するための開口部
１０を設け、第１酸化膜６を露出させる。次に第１シリ
コン窒化膜５をマスクにして開口部１０において露出し
ている第１酸化膜６をエッチングし横方向にもエッチン
グを進め、第１アンダーカット部１１を設ける。次に第
１アンダーカット部１１が埋め込まれるように第２多結
晶シリコン膜１２を形成する。
【０００４】次に図３Ａ（ｃ）に示すように、第１アン
ダーカット部１１に埋め込まれた部分を除いて第２多結
晶シリコン膜１２をエッチングし、ベース活性領域及び
エミッタ領域となるエピタキシャル層３を露出させる。
ダーカット部１１に埋め込まれた部分を除いて第２多結
晶シリコン膜１２をエッチングし、ベース活性領域及び
エミッタ領域となるエピタキシャル層３を露出させる。
【０００５】次に図３Ｂ（ｄ）に示すように、ボロンを
含んだシリコン酸化膜であるＢＳＧ膜１５を気相成長法
により被着する。次に熱処理を施し前記ＢＳＧ膜１５に
含まれるボロンをエピタキシャル層３へ導入し活性ベー
ス領域であるｐ−領域１６を形成する。また、このとき
同時に、第１多結晶シリコン膜７に導入されたボロンを
、第１アンダーカット部１１に埋め込まれた第２多結晶
シリコン膜１２を通してエピタキシャル層３へ導入し、
外部ベース領域であるｐ（プラスプラス）領域１７を形
成する。
含んだシリコン酸化膜であるＢＳＧ膜１５を気相成長法
により被着する。次に熱処理を施し前記ＢＳＧ膜１５に
含まれるボロンをエピタキシャル層３へ導入し活性ベー
ス領域であるｐ−領域１６を形成する。また、このとき
同時に、第１多結晶シリコン膜７に導入されたボロンを
、第１アンダーカット部１１に埋め込まれた第２多結晶
シリコン膜１２を通してエピタキシャル層３へ導入し、
外部ベース領域であるｐ（プラスプラス）領域１７を形
成する。
【０００６】次に図３Ｂ（ｅ）に示すように、異方性エ
ッチングを用いてＢＳＧ膜１５をエッチングし、開口部
１０の側壁部のみに残し、エミッタ領域となるエピタキ
シャル層３を露出させる。次にＮ型不純物であるヒ素を
導入した第４多結晶シリコン膜１８を全面に形成した後
、エミッタ領域として表面が露出しているエピタキシャ
ル層３と接続するようにパターニングしてエミッタ電極
を形成する。次に熱処理を施し第３多結晶シリコン膜１
４からヒ素をエピタキシャル層３へ導入し、エミッタ領
域であるｎ（プラス）領域１９を形成する。このとき同
時に開口部１０の側壁部に残っているＢＳＧ膜１５より
ボロンが導入され、活性ベース領域であるｐ−領域１６
と外部ベース領域であるｐ（プラスプラス）領域１７を
接続するためのリンクベース領域であるｐ（プラス）領
域２０を形成する。
ッチングを用いてＢＳＧ膜１５をエッチングし、開口部
１０の側壁部のみに残し、エミッタ領域となるエピタキ
シャル層３を露出させる。次にＮ型不純物であるヒ素を
導入した第４多結晶シリコン膜１８を全面に形成した後
、エミッタ領域として表面が露出しているエピタキシャ
ル層３と接続するようにパターニングしてエミッタ電極
を形成する。次に熱処理を施し第３多結晶シリコン膜１
４からヒ素をエピタキシャル層３へ導入し、エミッタ領
域であるｎ（プラス）領域１９を形成する。このとき同
時に開口部１０の側壁部に残っているＢＳＧ膜１５より
ボロンが導入され、活性ベース領域であるｐ−領域１６
と外部ベース領域であるｐ（プラスプラス）領域１７を
接続するためのリンクベース領域であるｐ（プラス）領
域２０を形成する。
【０００７】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法において、ベース−コレクタ間容量は、外部
ベース領域及びベース引出し電極である第１多結晶シリ
コン膜と、前記エピタキシャル層のｎ型領域との容量が
支配的である。
の製造方法において、ベース−コレクタ間容量は、外部
ベース領域及びベース引出し電極である第１多結晶シリ
コン膜と、前記エピタキシャル層のｎ型領域との容量が
支配的である。
【０００８】このベース−コレクタ間容量を低減してト
ランジスタの高速化を図るためには、外部ベース領域の
面積を縮小しベース引出し電極である第１多結晶シリコ
ン膜とエピタキシャル層のｎ型領域との距離を増加する
必要がある。
ランジスタの高速化を図るためには、外部ベース領域の
面積を縮小しベース引出し電極である第１多結晶シリコ
ン膜とエピタキシャル層のｎ型領域との距離を増加する
必要がある。
【０００９】しかし、第１多結晶シリコン膜とエピタキ
シャル層のｎ型領域との距離を増加するために第１窒化
膜の膜厚を厚くした場合、第１窒化膜のサイドエッチン
グ量を抑え、外部ベース拡散領域を縮小すると、ベース
とベース引出し電極とを接続するために埋め込まれた多
結晶シリコン膜の抵抗が増加してしまう。
シャル層のｎ型領域との距離を増加するために第１窒化
膜の膜厚を厚くした場合、第１窒化膜のサイドエッチン
グ量を抑え、外部ベース拡散領域を縮小すると、ベース
とベース引出し電極とを接続するために埋め込まれた多
結晶シリコン膜の抵抗が増加してしまう。
【００１０】逆に、第１窒化膜の膜厚を薄くして抵抗を
減少させても、第１多結晶シリコン膜とエピタキシャル
層のｎ型領域との距離が減少してしまい、容易にベース
−コレクタ間容量を低減することができないという欠点
があった。
減少させても、第１多結晶シリコン膜とエピタキシャル
層のｎ型領域との距離が減少してしまい、容易にベース
−コレクタ間容量を低減することができないという欠点
があった。
【００１１】本発明の目的は、前記課題を解決した半導
体装置の製造方法を提供することにある。
体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
、本発明に係る半導体装置の製造方法においては、第１
絶縁膜形成工程と、第２絶縁膜形成工程と、第１導電膜
形成工程と、第３絶縁膜形成工程と、開口形成工程と、
第１アンダーカット形成工程と、第２導電膜埋込工程と
、第２アンダーカット形成工程と、接続領域形成工程と
を有し、ベース電極で囲まれた領域内からエミッタ電極
を引き出すバイポーラトランジスタを有する半導体装置
の製造方法であって、第１絶縁膜形成工程は、半導体基
板上に第１の絶縁膜を設ける工程であり、第２絶縁膜形
成工程は、第１の絶縁膜上に、第１の絶縁膜に対してエ
ッチング選択性を持つ第２の絶縁膜を設ける工程であり
、第１導電膜形成工程は、第２の絶縁膜上に第１の導電
膜を設ける工程であり、第３の絶縁膜形成工程は、第１
の導電縁膜上に第３の絶縁膜を設ける工程であり、開口
形成工程は、第３の絶縁膜に第２の絶縁膜に達する開口
部を選択的に設ける工程であり、第１アンダーカット形
成工程は、開口部を通して第２の絶縁膜をエッチングし
第１の絶縁膜を露出させ横方向にもエッチングを進め第
１のアンダーカット部を設ける工程であり、第２導電膜
埋込工程は、少なくとも第１のアンダーカット部の一部
に第２の導電膜を埋め込む工程であり、第２アンダーカ
ット形成工程は、開口部を通して第１の絶縁膜をエッチ
ングし半導体基板を露出させ横方向にもエッチングを進
め第２のアンダーカット部を設ける工程であり、接続領
域形成工程は、少なくとも第２のアンダーカット部の一
部に第３の導電膜を埋め込み、ベースとの接続領域を形
成する工程である。
、本発明に係る半導体装置の製造方法においては、第１
絶縁膜形成工程と、第２絶縁膜形成工程と、第１導電膜
形成工程と、第３絶縁膜形成工程と、開口形成工程と、
第１アンダーカット形成工程と、第２導電膜埋込工程と
、第２アンダーカット形成工程と、接続領域形成工程と
を有し、ベース電極で囲まれた領域内からエミッタ電極
を引き出すバイポーラトランジスタを有する半導体装置
の製造方法であって、第１絶縁膜形成工程は、半導体基
板上に第１の絶縁膜を設ける工程であり、第２絶縁膜形
成工程は、第１の絶縁膜上に、第１の絶縁膜に対してエ
ッチング選択性を持つ第２の絶縁膜を設ける工程であり
、第１導電膜形成工程は、第２の絶縁膜上に第１の導電
膜を設ける工程であり、第３の絶縁膜形成工程は、第１
の導電縁膜上に第３の絶縁膜を設ける工程であり、開口
形成工程は、第３の絶縁膜に第２の絶縁膜に達する開口
部を選択的に設ける工程であり、第１アンダーカット形
成工程は、開口部を通して第２の絶縁膜をエッチングし
第１の絶縁膜を露出させ横方向にもエッチングを進め第
１のアンダーカット部を設ける工程であり、第２導電膜
埋込工程は、少なくとも第１のアンダーカット部の一部
に第２の導電膜を埋め込む工程であり、第２アンダーカ
ット形成工程は、開口部を通して第１の絶縁膜をエッチ
ングし半導体基板を露出させ横方向にもエッチングを進
め第２のアンダーカット部を設ける工程であり、接続領
域形成工程は、少なくとも第２のアンダーカット部の一
部に第３の導電膜を埋め込み、ベースとの接続領域を形
成する工程である。
【００１３】
【作用】半導体基板上に第１の絶縁膜を設け、第１の絶
縁膜上に、第１の絶縁膜に対してエッチング選択性を持
つ第２の絶縁膜を設け、第２の絶縁膜上に第１の導電膜
を設け、第１の導電縁膜上に第３の絶縁膜を設け、第３
の絶縁膜に第２の絶縁膜に達する開口部を選択的に設け
、開口部を通して第２の絶縁膜をエッチングし、第１の
絶縁膜を露出させ横方向にもエッチングを進め第１のア
ンダーカット部を設け、少なくとも第１のアンダーカッ
ト部の一部に第２の導電膜を埋め込み、開口部を通して
第１の絶縁膜をエッチングし半導体基板を露出させ横方
向にもエッチングを進め第２のアンダーカット部を設け
、少なくとも第２のアンダーカット部一部に第３の導電
膜を埋め込みベースとの接続領域を形成するものである
。
縁膜上に、第１の絶縁膜に対してエッチング選択性を持
つ第２の絶縁膜を設け、第２の絶縁膜上に第１の導電膜
を設け、第１の導電縁膜上に第３の絶縁膜を設け、第３
の絶縁膜に第２の絶縁膜に達する開口部を選択的に設け
、開口部を通して第２の絶縁膜をエッチングし、第１の
絶縁膜を露出させ横方向にもエッチングを進め第１のア
ンダーカット部を設け、少なくとも第１のアンダーカッ
ト部の一部に第２の導電膜を埋め込み、開口部を通して
第１の絶縁膜をエッチングし半導体基板を露出させ横方
向にもエッチングを進め第２のアンダーカット部を設け
、少なくとも第２のアンダーカット部一部に第３の導電
膜を埋め込みベースとの接続領域を形成するものである
。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】（実施例１）図１は、本発明の実施例１を
製造工程順に示す断面図である。
製造工程順に示す断面図である。
【００１６】図１Ａ（ａ）に示すように、Ｐ型半導体基
板１に埋込ｎ（プラス）領域２，埋込ｐ（プラス）領域
（図では省略）を形成し、ｎ型エピタキシャル層３を１
μｍ程度の膜厚で形成する。次に選択酸化により素子分
離酸化膜４を形成する。次に全面に第１窒化膜５を０．
１μｍ程度形成する。この第１窒化膜５の形成前に露出
したエピタキシャル層３を酸化して０．０１μｍ程度の
酸化膜を形成し、窒化膜とエピタキシャル層の緩衝材と
して用いてもよい（本実施例では省略）。次に第１窒化
膜５上に第１酸化膜６を０．５μｍ程度形成し、第１酸
化膜６上に第１多結晶シリコン膜７を０．２μｍ程度形
成する。次にＰ型不純物であるボロンを第１多結晶シリ
コン膜７へイオン注入法を用いて導入し、ベース電極と
してパターニングする。次に第２酸化膜８を全面に０．
１μｍ程度形成する。次に第２窒化膜９を全面に０．１
μｍ程度形成する。
板１に埋込ｎ（プラス）領域２，埋込ｐ（プラス）領域
（図では省略）を形成し、ｎ型エピタキシャル層３を１
μｍ程度の膜厚で形成する。次に選択酸化により素子分
離酸化膜４を形成する。次に全面に第１窒化膜５を０．
１μｍ程度形成する。この第１窒化膜５の形成前に露出
したエピタキシャル層３を酸化して０．０１μｍ程度の
酸化膜を形成し、窒化膜とエピタキシャル層の緩衝材と
して用いてもよい（本実施例では省略）。次に第１窒化
膜５上に第１酸化膜６を０．５μｍ程度形成し、第１酸
化膜６上に第１多結晶シリコン膜７を０．２μｍ程度形
成する。次にＰ型不純物であるボロンを第１多結晶シリ
コン膜７へイオン注入法を用いて導入し、ベース電極と
してパターニングする。次に第２酸化膜８を全面に０．
１μｍ程度形成する。次に第２窒化膜９を全面に０．１
μｍ程度形成する。
【００１７】次に図１Ａ（ｂ）に示すように、ベース活
性領域及びエミッタ領域の各々を形成するための開口部
１０を設け、第１酸化膜６を露出させる。次に第２シリ
コン窒化膜９をマスクにして、開口部１０において露出
している第１酸化膜６をエッチングし横方向にもエッチ
ングを進め第１アンダーカット部１１を設ける。次に第
１アンダーカット部１１が埋め込まれるように第２多結
晶シリコン膜１２を形成する。
性領域及びエミッタ領域の各々を形成するための開口部
１０を設け、第１酸化膜６を露出させる。次に第２シリ
コン窒化膜９をマスクにして、開口部１０において露出
している第１酸化膜６をエッチングし横方向にもエッチ
ングを進め第１アンダーカット部１１を設ける。次に第
１アンダーカット部１１が埋め込まれるように第２多結
晶シリコン膜１２を形成する。
【００１８】図１Ａ（ｃ）に示すように、第１アンダー
カット部１１に埋め込まれた部分を除いて第２多結晶シ
リコン膜１２をエッチングし第１窒化膜５を露出させる
。
カット部１１に埋め込まれた部分を除いて第２多結晶シ
リコン膜１２をエッチングし第１窒化膜５を露出させる
。
【００１９】図１Ｂ（ｄ）に示すように、第２酸化膜８
をエッチングストッパーにして第２窒化膜９及び開口部
１０において露出している第１窒化膜５をエッチングし
横方向にもエッチングを進め第２アンダーカット部１３
を設ける。次に第２アンダーカット部１３が埋め込まれ
るように第３多結晶シリコン膜１４を形成する。次に第
２アンダーカット部１３に埋め込まれた部分を除いて第
３多結晶シリコン膜１４をエッチングし、ベース活性領
域及びエミッタ領域となるエピタキシャル層３を露出さ
せる。
をエッチングストッパーにして第２窒化膜９及び開口部
１０において露出している第１窒化膜５をエッチングし
横方向にもエッチングを進め第２アンダーカット部１３
を設ける。次に第２アンダーカット部１３が埋め込まれ
るように第３多結晶シリコン膜１４を形成する。次に第
２アンダーカット部１３に埋め込まれた部分を除いて第
３多結晶シリコン膜１４をエッチングし、ベース活性領
域及びエミッタ領域となるエピタキシャル層３を露出さ
せる。
【００２０】図１Ｂ（ｅ）に示すように、ボロンを含ん
だシリコン酸化膜であるＢＳＧ膜１５を気相成長法によ
り被着する。次に熱処理を施しＢＳＧ膜１５に含まれる
ボロンをエピタキシャル層３へ導入し、活性ベース領域
であるｐ−領域１６を形成する。また、このとき同時に
、第１多結晶シリコン膜７に導入されたボロンを、第１
アンダーカット部１１に埋め込まれた第２多結晶シリコ
ン膜１２及び第２アンダーカット部１３に埋め込まれた
第３多結晶シリコン膜１４を通してエピタキシャル層３
へ導入し外部ベース領域であるｐ（プラスプラス）領域
１７を形成する。
だシリコン酸化膜であるＢＳＧ膜１５を気相成長法によ
り被着する。次に熱処理を施しＢＳＧ膜１５に含まれる
ボロンをエピタキシャル層３へ導入し、活性ベース領域
であるｐ−領域１６を形成する。また、このとき同時に
、第１多結晶シリコン膜７に導入されたボロンを、第１
アンダーカット部１１に埋め込まれた第２多結晶シリコ
ン膜１２及び第２アンダーカット部１３に埋め込まれた
第３多結晶シリコン膜１４を通してエピタキシャル層３
へ導入し外部ベース領域であるｐ（プラスプラス）領域
１７を形成する。
【００２１】図１Ｂ（ｆ）に示すように、異方性エッチ
ングを用いてＢＳＧ膜１５をエッチングし開口部１０の
側壁部のみに残し、エミッタ領域となるエピタキシャル
層３を露出させる。次に第４多結晶シリコン膜１８を全
面に形成した後、Ｎ型不純物であるヒ素をイオン注入法
を用いて導入し、エミッタ領域として表面が露出してい
るエピタキシャル層３と接続するようにパターニングし
てエミッタ電極を形成する。次に熱処理を施し、第４多
結晶シリコン膜１８からヒ素をエピタキシャル層３へ導
入し、エミッタ領域であるｎ（プラス）領域１９を形成
する。このとき同時に開口部１０の側壁部に残っている
ＢＳＧ膜１５よりボロンが導入され、活性ベース領域で
あるｐ−領域１６と外部ベース領域であるｐ（プラスプ
ラス）領域１７を接続するためのリンクベース領域であ
るｐ（プラス）領域２０を形成する。
ングを用いてＢＳＧ膜１５をエッチングし開口部１０の
側壁部のみに残し、エミッタ領域となるエピタキシャル
層３を露出させる。次に第４多結晶シリコン膜１８を全
面に形成した後、Ｎ型不純物であるヒ素をイオン注入法
を用いて導入し、エミッタ領域として表面が露出してい
るエピタキシャル層３と接続するようにパターニングし
てエミッタ電極を形成する。次に熱処理を施し、第４多
結晶シリコン膜１８からヒ素をエピタキシャル層３へ導
入し、エミッタ領域であるｎ（プラス）領域１９を形成
する。このとき同時に開口部１０の側壁部に残っている
ＢＳＧ膜１５よりボロンが導入され、活性ベース領域で
あるｐ−領域１６と外部ベース領域であるｐ（プラスプ
ラス）領域１７を接続するためのリンクベース領域であ
るｐ（プラス）領域２０を形成する。
【００２２】（実施例２）図２は本発明の実施例２を製
造工程順に示す断面図である。本実施例は、ベースの形
成に選択エピタキシャル成長を用いたバイポーラトラン
ジスタに適用した場合である。
造工程順に示す断面図である。本実施例は、ベースの形
成に選択エピタキシャル成長を用いたバイポーラトラン
ジスタに適用した場合である。
【００２３】図１Ａ（ｃ）までの工程を実施例１と同様
に行った後、図２（ａ）に示すように第２酸化膜８をエ
ッチングストッパーにして第２窒化膜９及び開口部１０
において露出している第１窒化膜５をエッチングしてエ
ピタキシャル層３を露出させ、横方向にもエッチングを
進め第２アンダーカット部１３を設ける。次に選択エピ
タキシャル成長法を用いて露出しているエピタキシャル
層３上にＰ型不純物であるボロンを含んだ選択エピタキ
シャル層２１を０．０５μｍ成長する。このとき同時に
開口部１０及び第２アンダーカット部１３の上方に露出
している第２多結晶シリコン膜１２及び第１多結晶シリ
コン膜７からも第３多結晶シリコン膜１４が成長し、選
択エピタキシャル層２１と接続される。
に行った後、図２（ａ）に示すように第２酸化膜８をエ
ッチングストッパーにして第２窒化膜９及び開口部１０
において露出している第１窒化膜５をエッチングしてエ
ピタキシャル層３を露出させ、横方向にもエッチングを
進め第２アンダーカット部１３を設ける。次に選択エピ
タキシャル成長法を用いて露出しているエピタキシャル
層３上にＰ型不純物であるボロンを含んだ選択エピタキ
シャル層２１を０．０５μｍ成長する。このとき同時に
開口部１０及び第２アンダーカット部１３の上方に露出
している第２多結晶シリコン膜１２及び第１多結晶シリ
コン膜７からも第３多結晶シリコン膜１４が成長し、選
択エピタキシャル層２１と接続される。
【００２４】図２（ｂ）に示すように、第３窒化膜２２
を全面に０．２μｍ程度形成した後、異方性エッチング
によりエッチバックして開口部１０の側壁部のみに残す
。次に第４多結晶シリコン膜１８を全面に形成した後、
Ｎ型不純物であるヒ素をイオン注入法を用いて導入し、
エミッタ領域として表面が露出している選択エピタキシ
ャル層２１と接続するようにパターニングしてエミッタ
電極を形成する。次に熱処理を施し、第４多結晶シリコ
ン膜１８からヒ素を選択エピタキシャル層２１へ導入し
、エミッタ領域であるｎ（プラス）領域１９を形成する
。
を全面に０．２μｍ程度形成した後、異方性エッチング
によりエッチバックして開口部１０の側壁部のみに残す
。次に第４多結晶シリコン膜１８を全面に形成した後、
Ｎ型不純物であるヒ素をイオン注入法を用いて導入し、
エミッタ領域として表面が露出している選択エピタキシ
ャル層２１と接続するようにパターニングしてエミッタ
電極を形成する。次に熱処理を施し、第４多結晶シリコ
ン膜１８からヒ素を選択エピタキシャル層２１へ導入し
、エミッタ領域であるｎ（プラス）領域１９を形成する
。
【００２５】本実施例のように選択エピタキシャル成長
法を用いてベース層を形成する場合、ベース層の厚さは
、ｎ型エピタキシャル層とベース電極引出用ポリシリコ
ンの距離により決定される。したがって、超高速バイポ
ーラトランジスタを実現するために極薄ベース層を形成
すると、第１窒化膜厚は一層薄膜化され、本発明により
コレクタ−ベース電極引出用ポリシリコン間の容量を低
減することは、高速化に有効である。
法を用いてベース層を形成する場合、ベース層の厚さは
、ｎ型エピタキシャル層とベース電極引出用ポリシリコ
ンの距離により決定される。したがって、超高速バイポ
ーラトランジスタを実現するために極薄ベース層を形成
すると、第１窒化膜厚は一層薄膜化され、本発明により
コレクタ−ベース電極引出用ポリシリコン間の容量を低
減することは、高速化に有効である。
【００２６】
【発明の効果】以上説明したように本発明は、ｎが多エ
ピタキシャル層とベース電極引出用ポリシリコン間の絶
縁膜を多層にし、２段階でポリシリコンを埋め込んでベ
ース層と接続することにより、外部ベース領域を広げる
ことなく、コレクタ−ベース電極引出用ポリシリコン間
の距離を増加することができ、ベース−コレクタ間容量
を低減してバイポーラトランジスタの高速化を容易に実
現できる。
ピタキシャル層とベース電極引出用ポリシリコン間の絶
縁膜を多層にし、２段階でポリシリコンを埋め込んでベ
ース層と接続することにより、外部ベース領域を広げる
ことなく、コレクタ−ベース電極引出用ポリシリコン間
の距離を増加することができ、ベース−コレクタ間容量
を低減してバイポーラトランジスタの高速化を容易に実
現できる。
【図１Ａ】本発明の実施例１を製造工程順に示す断面図
である。
である。
【図１Ｂ】本発明の実施例１を製造工程順に示す断面図
である。
である。
【図２】本発明の実施例２を製造工程順に示す断面図で
ある。
ある。
【図３】従来例を製造工程順に示す断面図である。
１ Ｐ型半導体基板
２ 埋込ｎ（プラス）領域
３ エピタキシャル層
４ 素子分離酸化膜
５ 第１窒化膜
６ 第１酸化膜
７ 第１多結晶シリコン膜
８ 第２酸化膜
９ 第２窒化膜
１０ 開口部
１１ 第１アンダーカット部
１２ 第２多結晶シリコン膜
１３ 第２アンダーカット部
１４ 第３多結晶シリコン膜
１５ ＢＳＧ膜
１６ ｐ−領域
１７ ｐ（プラスプラス）領域
１８ 第４多結晶シリコン膜
１９ ｎ（プラス）領域
２０ ｐ（プラス）領域
２１ 選択エピタキシャル層
２２ 第３窒化膜
Claims (1)
- 【請求項１】 第１絶縁膜形成工程と、第２絶縁膜形
成工程と、第１導電膜形成工程と、第３絶縁膜形成工程
と、開口形成工程と、第１アンダーカット形成工程と、
第２導電膜埋込工程と、第２アンダーカット形成工程と
、接続領域形成工程とを有し、ベース電極で囲まれた領
域内からエミッタ電極を引き出すバイポーラトランジス
タを有する半導体装置の製造方法であって、第１絶縁膜
形成工程は、半導体基板上に第１の絶縁膜を設ける工程
であり、第２絶縁膜形成工程は、第１の絶縁膜上に、第
１の絶縁膜に対してエッチング選択性を持つ第２の絶縁
膜を設ける工程であり、第１導電膜形成工程は、第２の
絶縁膜上に第１の導電膜を設ける工程であり、第３の絶
縁膜形成工程は、第１の導電縁膜上に第３の絶縁膜を設
ける工程であり、開口形成工程は、第３の絶縁膜に第２
の絶縁膜に達する開口部を選択的に設ける工程であり、
第１アンダーカット形成工程は、開口部を通して第２の
絶縁膜をエッチングし第１の絶縁膜を露出させ横方向に
もエッチングを進め第１のアンダーカット部を設ける工
程であり、第２導電膜埋込工程は、少なくとも第１のア
ンダーカット部の一部に第２の導電膜を埋め込む工程で
あり、第２アンダーカット形成工程は、開口部を通して
第１の絶縁膜をエッチングし半導体基板を露出させ横方
向にもエッチングを進め第２のアンダーカット部を設け
る工程であり、接続領域形成工程は、少なくとも第２の
アンダーカット部の一部に第３の導電膜を埋め込み、ベ
ースとの接続領域を形成する工程であることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03083373A JP3104276B2 (ja) | 1991-03-22 | 1991-03-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03083373A JP3104276B2 (ja) | 1991-03-22 | 1991-03-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04294543A true JPH04294543A (ja) | 1992-10-19 |
| JP3104276B2 JP3104276B2 (ja) | 2000-10-30 |
Family
ID=13800621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03083373A Expired - Fee Related JP3104276B2 (ja) | 1991-03-22 | 1991-03-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3104276B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7170113B2 (en) | 2003-04-01 | 2007-01-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2048339C (en) | 1990-08-03 | 1997-11-25 | Takao Yonehara | Semiconductor member and process for preparing semiconductor member |
-
1991
- 1991-03-22 JP JP03083373A patent/JP3104276B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7170113B2 (en) | 2003-04-01 | 2007-01-30 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
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| Publication number | Publication date |
|---|---|
| JP3104276B2 (ja) | 2000-10-30 |
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