JPH0621102A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0621102A JPH0621102A JP17668892A JP17668892A JPH0621102A JP H0621102 A JPH0621102 A JP H0621102A JP 17668892 A JP17668892 A JP 17668892A JP 17668892 A JP17668892 A JP 17668892A JP H0621102 A JPH0621102 A JP H0621102A
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- insulating layer
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Abstract
(57)【要約】 （修正有）
【目的】 高出力特性のオフセット二段リセス構造のゲ
ート電極構造を有するＧａＡｓ ＭＥＳＦＥＴの製造方
法を提供する。 【構成】 半導体層に、一主面上のゲート電極形成予定
域に開口部３ａ、２３ａを有する第一の絶縁層を形成す
る工程と、第一の絶縁層によって半導体層にエッチング
を施し第一のリセスを形成する工程と、エッチングレー
トの異なる第二の絶縁層１２を被着し、第二の絶縁層を
開口部がドレインに対向する側壁にのみ残しエッチング
除去する工程と、エッチングレートの異なる第三の絶縁
層２２を被着しこれを開口部の側壁にのみ残しエッチン
グ除去する工程と、エッチングを施し第一のリセス１１
内にこれに連続して深い第二のリセス２１を形成する工
程と、開口部を含む部分にゲート電極４ａを形成する工
程からなる。
ート電極構造を有するＧａＡｓ ＭＥＳＦＥＴの製造方
法を提供する。 【構成】 半導体層に、一主面上のゲート電極形成予定
域に開口部３ａ、２３ａを有する第一の絶縁層を形成す
る工程と、第一の絶縁層によって半導体層にエッチング
を施し第一のリセスを形成する工程と、エッチングレー
トの異なる第二の絶縁層１２を被着し、第二の絶縁層を
開口部がドレインに対向する側壁にのみ残しエッチング
除去する工程と、エッチングレートの異なる第三の絶縁
層２２を被着しこれを開口部の側壁にのみ残しエッチン
グ除去する工程と、エッチングを施し第一のリセス１１
内にこれに連続して深い第二のリセス２１を形成する工
程と、開口部を含む部分にゲート電極４ａを形成する工
程からなる。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタの
製造方法に係り、特に二段リセス構造のゲート電極を備
えた電界効果トランジスタの製造方法に関する。
製造方法に係り、特に二段リセス構造のゲート電極を備
えた電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】電力用ＧａＡｓショットキーゲート電界
効果トランジスタ（以下ＧａＡｓ ＭＥＳＦＥＴと略称
する）は、優れた電気的特性を有するためマイクロ波送
信機器に広く用いられている。
効果トランジスタ（以下ＧａＡｓ ＭＥＳＦＥＴと略称
する）は、優れた電気的特性を有するためマイクロ波送
信機器に広く用いられている。
【０００３】以下、一例として従来のリセス構造のゲー
ト電極を有する電力用ＧａＡｓ ＭＥＳＦＥＴのゲート
電極形成方法につき、図４ないし図５を参照して説明す
る。ＧａＡｓの半導体基板１０１上に化学気相成長法
（ＣＶＤ法）により第一の絶縁層１０２、例えばＳｉＯ
2層を層厚３０００オングストローム（以下オングスト
ロームをＡと略記する）に形成したのち、フォトレジス
ト層１０３を被着する（図４（ａ））。
ト電極を有する電力用ＧａＡｓ ＭＥＳＦＥＴのゲート
電極形成方法につき、図４ないし図５を参照して説明す
る。ＧａＡｓの半導体基板１０１上に化学気相成長法
（ＣＶＤ法）により第一の絶縁層１０２、例えばＳｉＯ
2層を層厚３０００オングストローム（以下オングスト
ロームをＡと略記する）に形成したのち、フォトレジス
ト層１０３を被着する（図４（ａ））。
【０００４】次いで前記フォトレジスト層１０３に対し
ゲート電極形成予定域に一例の約０．７μｍ幅の開口部
１０３ａを形成する。このように形成されたフォトレジ
スト層１０３のマスクによってＳｉＯ2層１０２にエッ
チングを施し、ＳｉＯ2層に開口部（１０２ａ）を形成
し、ＳｉＯ2層１０２のマスクによってＧａＡｓ層１０
１にエッチングを施し、深さ１５００Ａのリセス１０１
ａを形成する（図４（ｂ））。
ゲート電極形成予定域に一例の約０．７μｍ幅の開口部
１０３ａを形成する。このように形成されたフォトレジ
スト層１０３のマスクによってＳｉＯ2層１０２にエッ
チングを施し、ＳｉＯ2層に開口部（１０２ａ）を形成
し、ＳｉＯ2層１０２のマスクによってＧａＡｓ層１０
１にエッチングを施し、深さ１５００Ａのリセス１０１
ａを形成する（図４（ｂ））。
【０００５】次にゲート電極金属として例えばＡｌを層
厚６０００Ａ蒸着する（図４（ｃ））。
厚６０００Ａ蒸着する（図４（ｃ））。
【０００６】次いでリフトオフ法によってゲート電極１
０４を形成する（図５）。
０４を形成する（図５）。
【０００７】
【発明が解決しようとする課題】電力用ＦＥＴから取り
出せる最大出力Ｐo maxは近似的に次式で表わすことが
できる。
出せる最大出力Ｐo maxは近似的に次式で表わすことが
できる。
【０００８】
【数１】 ここでηは合成率、ｎは単位ＦＥＴの数、ＩFはゲート
を順方向にバイアスしたときの最大ドレイン電流、Ｖ
DSBはゲートをピンチオフさせたときのドレイン・ソー
ス間降伏電圧、ＶSはドレイン電流が飽和するドレイン
電圧を夫々示す。
を順方向にバイアスしたときの最大ドレイン電流、Ｖ
DSBはゲートをピンチオフさせたときのドレイン・ソー
ス間降伏電圧、ＶSはドレイン電流が飽和するドレイン
電圧を夫々示す。
【０００９】上記（１）式より、高出力を得るためには
ゲート耐圧を高くしてＶDSBを上げ、ドレイン電流ＩFを
大にすることが必要であるが、ドレイン電流を大きくす
るために動作層の電子濃度を上げると、ゲート耐圧が低
下し、ＶDSBが下がり、結果的に期待した程の高出力は
得られない。そこでＶDSBを向上させる方法の一つとし
て叙上のリセス構造が採用されている。
ゲート耐圧を高くしてＶDSBを上げ、ドレイン電流ＩFを
大にすることが必要であるが、ドレイン電流を大きくす
るために動作層の電子濃度を上げると、ゲート耐圧が低
下し、ＶDSBが下がり、結果的に期待した程の高出力は
得られない。そこでＶDSBを向上させる方法の一つとし
て叙上のリセス構造が採用されている。
【００１０】上記方法により形成したリセス構造の電力
用ＧａＡｓ ＭＥＳＦＥＴではリセス幅を広げるとＶ
DSBは向上するが、ソース抵抗が増大するために利得が
低下してしまうという問題がある。そこでこれを防ぐた
めに、ゲート電極をリセス内でソース電極側に近接させ
た構造（リセス内オフセットゲート構造）としてソース
抵抗を増大させることなくゲート・ドレイン間距離を大
にしてＶDSBを向上させる方法がある。
用ＧａＡｓ ＭＥＳＦＥＴではリセス幅を広げるとＶ
DSBは向上するが、ソース抵抗が増大するために利得が
低下してしまうという問題がある。そこでこれを防ぐた
めに、ゲート電極をリセス内でソース電極側に近接させ
た構造（リセス内オフセットゲート構造）としてソース
抵抗を増大させることなくゲート・ドレイン間距離を大
にしてＶDSBを向上させる方法がある。
【００１１】しかし、上記リセス内オフセットゲート構
造を通常のフォトエッチングプロセスで実現しようとす
ると、マスクの位置合わせ精度の問題で均一性よくゲー
ト電極をリセス内でオフセットして形成するのは困難で
ある。さらに、二段リセス構造を用いてＶDSBを向上さ
せる方法も知られているが、叙上の場合と同様にマスク
の位置合わせ精度の問題で、均一性よく二段リセス構造
ゲート電極を形成するのは困難である。
造を通常のフォトエッチングプロセスで実現しようとす
ると、マスクの位置合わせ精度の問題で均一性よくゲー
ト電極をリセス内でオフセットして形成するのは困難で
ある。さらに、二段リセス構造を用いてＶDSBを向上さ
せる方法も知られているが、叙上の場合と同様にマスク
の位置合わせ精度の問題で、均一性よく二段リセス構造
ゲート電極を形成するのは困難である。
【００１２】本発明は上記問題点に鑑みてなされたもの
で、十分な高出力特性が得られるオフセット二段リセス
構造のゲート電極を有するＧａＡｓ ＭＥＳＦＥＴの製
造方法を提供することを目的とする。
で、十分な高出力特性が得られるオフセット二段リセス
構造のゲート電極を有するＧａＡｓ ＭＥＳＦＥＴの製
造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明に係る電界効果ト
ランジスタの製造方法は、二段リセスにゲート電極を設
けた電界効果トランジスタの製造にあたり、半導体層に
その一主面上のゲート電極形成予定域に開口部を有する
第一の絶縁層を形成する工程と、前記第一の絶縁層によ
って半導体層にエッチングを施し第一のリセスを形成す
る工程と、前記第一の絶縁層とエッチングレートの異な
る第二の絶縁層を被着しこの第二の絶縁層を前記開口部
がドレインに対向する側壁にのみ残しエッチング除去す
る工程と、前記第一の絶縁層とエッチングレートの異な
る第三の絶縁層を被着しこれを前記開口部の側壁にのみ
残しエッチング除去する工程と、エッチングを施し前記
第一のリセス内にこれに連続して深い第二のリセスを形
成する工程と、前記開口部を含む部分にゲート電極を形
成する工程を含むものである。
ランジスタの製造方法は、二段リセスにゲート電極を設
けた電界効果トランジスタの製造にあたり、半導体層に
その一主面上のゲート電極形成予定域に開口部を有する
第一の絶縁層を形成する工程と、前記第一の絶縁層によ
って半導体層にエッチングを施し第一のリセスを形成す
る工程と、前記第一の絶縁層とエッチングレートの異な
る第二の絶縁層を被着しこの第二の絶縁層を前記開口部
がドレインに対向する側壁にのみ残しエッチング除去す
る工程と、前記第一の絶縁層とエッチングレートの異な
る第三の絶縁層を被着しこれを前記開口部の側壁にのみ
残しエッチング除去する工程と、エッチングを施し前記
第一のリセス内にこれに連続して深い第二のリセスを形
成する工程と、前記開口部を含む部分にゲート電極を形
成する工程を含むものである。
【００１４】
【作用】リセス内オフセット量を制御性に優れた絶縁層
の膜厚によりコントロールできるので、均一性の良好な
オフセット二段リセス構造のゲート電極が形成でき、高
いＶDSB（ドレイン・ソース間降伏電圧）と、十分な高
出力特性を有し均一性に優れたＧａＡｓ ＭＥＳＦＥＴ
が実現できる。
の膜厚によりコントロールできるので、均一性の良好な
オフセット二段リセス構造のゲート電極が形成でき、高
いＶDSB（ドレイン・ソース間降伏電圧）と、十分な高
出力特性を有し均一性に優れたＧａＡｓ ＭＥＳＦＥＴ
が実現できる。
【００１５】
【実施例】以下、本発明の一実施例に係る二段リセス構
造のゲート電極を備えた電界効果トランジスタの製造方
法について図面を参照して説明する。
造のゲート電極を備えた電界効果トランジスタの製造方
法について図面を参照して説明する。
【００１６】ＧａＡｓ半導体基板１の一主面に第一の絶
縁層２、例えばＳｉＯ2層を層厚２０００Ａに形成した
のち、フォトレジスト層３を被着する（図１（ａ））。
縁層２、例えばＳｉＯ2層を層厚２０００Ａに形成した
のち、フォトレジスト層３を被着する（図１（ａ））。
【００１７】次いで前記フォトレジスト層３に対しゲー
ト電極形成予定域に一例の約２μｍの開口部３ａを形成
する。このように形成されたフォトレジスト層３をマス
クとしてＳｉＯ2層をふっ化アンモニウムでエッチング
を施し開口部２ａを形成し、さらにＳｉＯ2層をマスク
としてＧａＡｓ層１に第一のリセス１１を深さ１５００
Ａに形成する（図１（ｂ））。
ト電極形成予定域に一例の約２μｍの開口部３ａを形成
する。このように形成されたフォトレジスト層３をマス
クとしてＳｉＯ2層をふっ化アンモニウムでエッチング
を施し開口部２ａを形成し、さらにＳｉＯ2層をマスク
としてＧａＡｓ層１に第一のリセス１１を深さ１５００
Ａに形成する（図１（ｂ））。
【００１８】次に第二の絶縁層１２、例えばＳｉＮ層を
層厚４０００Ａに被着する（図１（ｃ））。
層厚４０００Ａに被着する（図１（ｃ））。
【００１９】前記ＳｉＯ2層２の開口部２ａの側壁と、
前記第一のリセス１１の側壁とのＳｉＮ層の他のＳｉＮ
層をＲＩＥ法によってエッチング除去する（図２
（ａ））。
前記第一のリセス１１の側壁とのＳｉＮ層の他のＳｉＮ
層をＲＩＥ法によってエッチング除去する（図２
（ａ））。
【００２０】次に、フォトレジスト層１３をマスクとし
て形成し、前記ＳｉＯ2層２の開口部２ａおよび第一の
リセス１１のいずれも側壁に残された前記ＳｉＮ層を各
のソース電極に対向する側をケミカルドライエッチング
法（ＣＤＥ法）でエッチング除去する（図２（ｂ））。
て形成し、前記ＳｉＯ2層２の開口部２ａおよび第一の
リセス１１のいずれも側壁に残された前記ＳｉＮ層を各
のソース電極に対向する側をケミカルドライエッチング
法（ＣＤＥ法）でエッチング除去する（図２（ｂ））。
【００２１】次いで前記フォトレジスト層１３を除去し
たのち、第三の絶縁層２２、例えばＳｉＮ層を形成する
（図２（ｃ））。前記ＳｉＯ2層２の開口部２ａにおけ
るソース電極側の側壁、第二の絶縁層の側壁、および第
一のリセス部１ａの側壁における各ＳｉＮ層を残し、一
例のＲＩＥ法によりエッチング除去する。ついで前記残
存のＳｉＮ層２２をマスクにしてＧａＡｓ基板１にエッ
チングを施し、前記第一のリセスの底面の一部に連接し
深さ５００Ａの第二のリセス２１を形成する（図３
（ａ））。
たのち、第三の絶縁層２２、例えばＳｉＮ層を形成する
（図２（ｃ））。前記ＳｉＯ2層２の開口部２ａにおけ
るソース電極側の側壁、第二の絶縁層の側壁、および第
一のリセス部１ａの側壁における各ＳｉＮ層を残し、一
例のＲＩＥ法によりエッチング除去する。ついで前記残
存のＳｉＮ層２２をマスクにしてＧａＡｓ基板１にエッ
チングを施し、前記第一のリセスの底面の一部に連接し
深さ５００Ａの第二のリセス２１を形成する（図３
（ａ））。
【００２２】次に、フォトレジスト層２３を被着し、前
記開口部を含む領域に第二の開口部２３ａを一例の約
１．５μｍに形成したのち、ゲート電極用金属層４を一
例としてＡｌで層厚６０００Ａに蒸着する（図３
（ｂ））。
記開口部を含む領域に第二の開口部２３ａを一例の約
１．５μｍに形成したのち、ゲート電極用金属層４を一
例としてＡｌで層厚６０００Ａに蒸着する（図３
（ｂ））。
【００２３】前記フォトレジスト層２３を除去すること
によりゲート電極４ａがリフトオフ形成される（図３
（ｃ））。
によりゲート電極４ａがリフトオフ形成される（図３
（ｃ））。
【００２４】叙上の如く、一実施例のＧａＡｓ ＭＥＳ
ＦＥＴにおけるゲート電極の形成方法によれば、リセス
内のオフセット量を制御性に優れた絶縁層の層厚でコン
トロールできるので、均一性に優れたオフセット二段リ
セスコントロールゲート電極が形成できる。これにより
高いＶDSB（ドレイン・ソース間降伏電圧）と十分な高
出力特性を有するＧａＡｓ ＭＥＳＦＥＴを実現でき
る。
ＦＥＴにおけるゲート電極の形成方法によれば、リセス
内のオフセット量を制御性に優れた絶縁層の層厚でコン
トロールできるので、均一性に優れたオフセット二段リ
セスコントロールゲート電極が形成できる。これにより
高いＶDSB（ドレイン・ソース間降伏電圧）と十分な高
出力特性を有するＧａＡｓ ＭＥＳＦＥＴを実現でき
る。
【００２５】
【発明の効果】本発明によれば、リセス内のオフセット
量を制御性に優れた絶縁層の膜厚でコントロールでき
る。これにより、均一性に優れたオフセット二段リセス
コントロールゲート電極を形成することが容易となり、
高いＶDSB（ドレイン・ソース間降伏電圧）と十分な高
出力特性を備えたＧａＡｓ ＭＥＳＦＥＴを実現できる
などの顕著な効果がある。
量を制御性に優れた絶縁層の膜厚でコントロールでき
る。これにより、均一性に優れたオフセット二段リセス
コントロールゲート電極を形成することが容易となり、
高いＶDSB（ドレイン・ソース間降伏電圧）と十分な高
出力特性を備えたＧａＡｓ ＭＥＳＦＥＴを実現できる
などの顕著な効果がある。
【図１】（ａ）〜（ｃ）は本発明に係る一実施例のオフ
セット二段リセス型ゲート電極の形成方法の一部を工程
順に示すいずれも断面図。
セット二段リセス型ゲート電極の形成方法の一部を工程
順に示すいずれも断面図。
【図２】（ａ）〜（ｃ）は本発明に係る一実施例のオフ
セット二段リセス型ゲート電極の形成方法の一部を図１
に続いて工程順に示すいずれも断面図。
セット二段リセス型ゲート電極の形成方法の一部を図１
に続いて工程順に示すいずれも断面図。
【図３】（ａ）〜（ｃ）は本発明に係る一実施例のオフ
セット二段リセス型ゲート電極の形成方法の一部を図２
に続いて工程順に示すいずれも断面図。
セット二段リセス型ゲート電極の形成方法の一部を図２
に続いて工程順に示すいずれも断面図。
【図４】（ａ）〜（ｃ）は従来例のオフセット二段リセ
ス型ゲート電極の形成方法の一部を工程順に示すいずれ
も断面図。
ス型ゲート電極の形成方法の一部を工程順に示すいずれ
も断面図。
【図５】従来例のオフセット二段リセス型ゲート電極の
形成方法の一部を図４に続いて示す断面図。
形成方法の一部を図４に続いて示す断面図。
１、１０１…半導体基板（ＧａＡｓ層） １１、１０１ａ…第一のリセス ２１…第二のリセス ２、１０２…第一の絶縁層（ＳｉＯ2層） １２…第二の絶縁層（ＳｉＮ層） ２２…第三の絶縁層（ＳｉＮ層） ３、１３、２３、１０３…フォトレジスト層 ３ａ、２３ａ…開口部 ４ａ、１０４ａ…ゲート電極
Claims (1)
- 【請求項１】 二段リセスにゲート電極を設けた電界効
果トランジスタの製造にあたり、半導体層にその一主面
上のゲート電極形成予定域に開口部を有する第一の絶縁
層を形成する工程と、前記第一の絶縁層によって半導体
層にエッチングを施し第一のリセスを形成する工程と、
前記第一の絶縁層とエッチングレートの異なる第二の絶
縁層を被着しこの第二の絶縁層を前記開口部がドレイン
に対向する側壁にのみ残しエッチング除去する工程と、
前記第一の絶縁層とエッチングレートの異なる第三の絶
縁層を被着しこれを前記開口部の側壁にのみ残しエッチ
ング除去する工程と、エッチングを施し前記第一のリセ
ス内にこれに連続して深い第二のリセスを形成する工程
と、前記開口部を含む部分にゲート電極を形成する工程
を備えた電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17668892A JPH0621102A (ja) | 1992-07-03 | 1992-07-03 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17668892A JPH0621102A (ja) | 1992-07-03 | 1992-07-03 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621102A true JPH0621102A (ja) | 1994-01-28 |
Family
ID=16017992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17668892A Pending JPH0621102A (ja) | 1992-07-03 | 1992-07-03 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621102A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436201A (en) * | 1993-05-28 | 1995-07-25 | Hughes Aircraft Company | Dual etchant process, particularly for gate recess fabrication in GaAs MMIC chips |
-
1992
- 1992-07-03 JP JP17668892A patent/JPH0621102A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436201A (en) * | 1993-05-28 | 1995-07-25 | Hughes Aircraft Company | Dual etchant process, particularly for gate recess fabrication in GaAs MMIC chips |
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