JPS6239834B2 - - Google Patents
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- Publication number
- JPS6239834B2 JPS6239834B2 JP55126697A JP12669780A JPS6239834B2 JP S6239834 B2 JPS6239834 B2 JP S6239834B2 JP 55126697 A JP55126697 A JP 55126697A JP 12669780 A JP12669780 A JP 12669780A JP S6239834 B2 JPS6239834 B2 JP S6239834B2
- Authority
- JP
- Japan
- Prior art keywords
- mesa portion
- layer
- photoresist
- mesa
- buffer layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は電界効果トランジスタに関する。
一般に、化合物半導体はその物理的特徴によ
り、超高周波素子に多く用いられている。最近そ
の中でも―族２元化合物半導体であるGaAs
を利用した電界効果型トランジスタ（FET）の
発展は目ざましく、試作段階から量産化へと移行
しつつある。しかしながら、さらに高性能でしか
も信頼度の高い超高周波素子を歩留りよく得るこ
とが要求されている。このような要求の一つに、
ソースとドレイン間の耐圧（ドレイン耐圧と以下
称す）を上げるということがある。
り、超高周波素子に多く用いられている。最近そ
の中でも―族２元化合物半導体であるGaAs
を利用した電界効果型トランジスタ（FET）の
発展は目ざましく、試作段階から量産化へと移行
しつつある。しかしながら、さらに高性能でしか
も信頼度の高い超高周波素子を歩留りよく得るこ
とが要求されている。このような要求の一つに、
ソースとドレイン間の耐圧（ドレイン耐圧と以下
称す）を上げるということがある。
従来、電界効果型トランジスタの製法として、
以下に説明する自己整合法が用いられている。
以下に説明する自己整合法が用いられている。
第１図ａ〜ｅは従来の電界効果トランジスタの
製造方法を説明するための主な製造工程における
断面図である。
製造方法を説明するための主な製造工程における
断面図である。
まず、第１図ａに示すように、半絶縁性GaAs
基板１１上にバツフア層１２を形成してウエハー
１０とし、バツフア層１２にメサ１４を形成す
る。メサ１４上にGaAs動作層１３が形成され
る。次に、ウエハー１０全面にAl層１５を約
4500Åの厚さに形成する。
基板１１上にバツフア層１２を形成してウエハー
１０とし、バツフア層１２にメサ１４を形成す
る。メサ１４上にGaAs動作層１３が形成され
る。次に、ウエハー１０全面にAl層１５を約
4500Åの厚さに形成する。
次に、第１図ｂに示すように、フオトレジスト
１５を全面に被覆させ、写真食刻の技術によりオ
ーミツク形成部のフオトレジストを除去する。
１５を全面に被覆させ、写真食刻の技術によりオ
ーミツク形成部のフオトレジストを除去する。
次に、第１図ｃに示すように、このフオトレジ
スト１６をマスクにして、リン酸によりAl層１
６をエツチングして希望するゲート長になるよう
に調整する。
スト１６をマスクにして、リン酸によりAl層１
６をエツチングして希望するゲート長になるよう
に調整する。
次に、第１図ｄに示すように、フオトレジスト
１６をつけたままオーミツクコンタクト金属であ
るAuGe／Pt層１７を蒸着法により形成する。
１６をつけたままオーミツクコンタクト金属であ
るAuGe／Pt層１７を蒸着法により形成する。
次に、第１図ｅに示すように、フオトレジスト
の上に被着したAuGe／Pt層１７をメチルエチル
ケトンにつけてフオトレジストとともに除去し、
次にH2中で合金化処理を行いオーミツクコンタ
クトをとりAuGe／Pt層１７をソース、ドレイン
電極とする。熱処理温度は420℃である。
の上に被着したAuGe／Pt層１７をメチルエチル
ケトンにつけてフオトレジストとともに除去し、
次にH2中で合金化処理を行いオーミツクコンタ
クトをとりAuGe／Pt層１７をソース、ドレイン
電極とする。熱処理温度は420℃である。
上記方法によつて作られたFETの構造ではソ
ースとドレイン間に電圧を加えると、金属電極１
７のエツジ部（第１図ｅのａ部）に電界が集中
し、ドレイン耐圧が低下するという欠点があつ
た。
ースとドレイン間に電圧を加えると、金属電極１
７のエツジ部（第１図ｅのａ部）に電界が集中
し、ドレイン耐圧が低下するという欠点があつ
た。
本発明は上記欠点を除き、ドレイン耐圧の低下
を防いだ電界効果型トランジスタを提供するもの
である。
を防いだ電界効果型トランジスタを提供するもの
である。
本発明の電界効果トランジスタは、半絶縁性半
導体基板上に形成された第１のメサ部を有するバ
ツフア層と、該第１のメサ部の周囲に掘込まれて
形成された溝と、前記第１のメサ部の上に形成さ
れかつ第２のメサ部を有する動作層と、該第２の
メサ部の上面に形成されかつシヨツトキ接触する
ゲート電極と、前記ゲート電極を間において前記
動作層の第２のメサ部の側面から前記バツフア層
の第１のメサ部側面を通つて前記溝に達するまで
延在させて形成されかつオーム性接触するソース
及びドレイン電極とを含んで構成される。
導体基板上に形成された第１のメサ部を有するバ
ツフア層と、該第１のメサ部の周囲に掘込まれて
形成された溝と、前記第１のメサ部の上に形成さ
れかつ第２のメサ部を有する動作層と、該第２の
メサ部の上面に形成されかつシヨツトキ接触する
ゲート電極と、前記ゲート電極を間において前記
動作層の第２のメサ部の側面から前記バツフア層
の第１のメサ部側面を通つて前記溝に達するまで
延在させて形成されかつオーム性接触するソース
及びドレイン電極とを含んで構成される。
本発明によれば、オーミツク電極を半導体基板
に掘り込んだ形で形成されるため、前述のような
オーミツク電極のエツヂ部分で電界が集中すると
いう問題が解決され、ドレイン耐圧の高い、しか
も信頼性の良い電界効果型トランジスタができ
る。
に掘り込んだ形で形成されるため、前述のような
オーミツク電極のエツヂ部分で電界が集中すると
いう問題が解決され、ドレイン耐圧の高い、しか
も信頼性の良い電界効果型トランジスタができ
る。
本発明を実施例により説明する。
第２図ａ〜ｇは本発明の一実施例を説明するた
めの主な製造工程における断面図である。
めの主な製造工程における断面図である。
まず、第２図ａに示すように半絶縁性GaAs基
板２１上にGaAsのバツフア層２２を形成してウ
エハー２０とし、バツフア層２２にメサ２４を形
成する。メサ２４上にGaAs動作層２３が形成さ
れる。
板２１上にGaAsのバツフア層２２を形成してウ
エハー２０とし、バツフア層２２にメサ２４を形
成する。メサ２４上にGaAs動作層２３が形成さ
れる。
次に、第２図ｂに示すように、ウエハー２０全
面にAl層２５を約4500Åの厚さに形成する。
面にAl層２５を約4500Åの厚さに形成する。
次に、第２図ｃに示すように、フオトレジスト
２６を全面に被覆させ、写真食刻の技術によりオ
ーミツク形成部のフオトレジストを除去する。こ
のとき、次のエツチングでメサ２４とその近傍の
ウエハーが露出するようにフオトレジストを形成
する。このフオトレジスト２６をマスクとしてプ
ラズマエツチング法によりAl層２５をマスクと
ぴつたり整合するようにエツチングする。
２６を全面に被覆させ、写真食刻の技術によりオ
ーミツク形成部のフオトレジストを除去する。こ
のとき、次のエツチングでメサ２４とその近傍の
ウエハーが露出するようにフオトレジストを形成
する。このフオトレジスト２６をマスクとしてプ
ラズマエツチング法によりAl層２５をマスクと
ぴつたり整合するようにエツチングする。
次に、第２図ｄに示すように、同一パターンで
あるフオトレジストとAlをマスクとしてGaAsの
バツフア層２２及び動作層２３をリン酸・過酸化
水素水・純水のエツチング液によりエツチングし
て動作層２３にメサ部を形成すると共に溝２８を
形成する。溝２８の深さは500Åにする。
あるフオトレジストとAlをマスクとしてGaAsの
バツフア層２２及び動作層２３をリン酸・過酸化
水素水・純水のエツチング液によりエツチングし
て動作層２３にメサ部を形成すると共に溝２８を
形成する。溝２８の深さは500Åにする。
次に、第２図ｅに示すように、前記フオトレジ
スト２６をマスクにして、リン酸によりAl層２
５′をサイドエツチングして希望するゲート長に
なるように調整する。
スト２６をマスクにして、リン酸によりAl層２
５′をサイドエツチングして希望するゲート長に
なるように調整する。
次に、第２図ｆに示すように、前記フオトレジ
ストをつけたままオーミツクコンタクト金属であ
るAuGe／Pt層２７を蒸着法により形成する。厚
さはAuGe：1350Å、Pt：360Åである。
ストをつけたままオーミツクコンタクト金属であ
るAuGe／Pt層２７を蒸着法により形成する。厚
さはAuGe：1350Å、Pt：360Åである。
次に、第２図ｇに示すように、前記フオトレジ
ストの上に被着したAuGe／Pt層２７をメチルエ
チルケトンに漬けてフオトレジストとともに除去
し、H2中で合金化処理を行いオーミツクコンタ
クトをとる。熱処理温度は420℃である。
ストの上に被着したAuGe／Pt層２７をメチルエ
チルケトンに漬けてフオトレジストとともに除去
し、H2中で合金化処理を行いオーミツクコンタ
クトをとる。熱処理温度は420℃である。
上記方法によれば、GaAs層２２に溝２８を掘
り込んでオーミツクコンタクトを形成するので、
電界集中を避け、ドレイン耐圧を上げることがで
きる。
り込んでオーミツクコンタクトを形成するので、
電界集中を避け、ドレイン耐圧を上げることがで
きる。
第３図は本発明の一実施例によつて製造した電
界効果トランジスタのドレイン電圧―ドレイン電
流特性図である。
界効果トランジスタのドレイン電圧―ドレイン電
流特性図である。
横軸にドレイン電圧ＶDSを、縦軸にドレイン電
流ＩDSをとつている。実線３１は本発明によつて
製造したトランジスタの特性を表わす。比較のた
めの、従来のトランジスタの特性を破線３２で示
した。図から明らかなように、本発明にトランジ
スタの方が2v程度ドレイン耐圧が高くなつてい
る。
流ＩDSをとつている。実線３１は本発明によつて
製造したトランジスタの特性を表わす。比較のた
めの、従来のトランジスタの特性を破線３２で示
した。図から明らかなように、本発明にトランジ
スタの方が2v程度ドレイン耐圧が高くなつてい
る。
以上詳細に説明したように、本発明によればド
レイン耐圧が高く、信頼性の良い電界効果トラン
ジスタが得られるのでその効果は大きい。
レイン耐圧が高く、信頼性の良い電界効果トラン
ジスタが得られるのでその効果は大きい。
第１図ａ〜ｅは従来の電界効果トランジスタの
製造方法を説明するための主な製造工程における
断面図、第２図ａ〜ｇは本発明の一実施例を説明
するための主な製造工程における断面図、第３図
は本発明の一実施例によつて製造した電界効果ト
ランジスタのドレイン電圧―ドレイン電流特性図
である。 １０，２０……ウエハー、１１，２１……半絶
縁性GaAs基板、１２，２２……GaAsバツフア
層、１３，２３……GaAs動作層、１４，２４…
…メサ、１５，２５……Al層、１６，２６……
フオトレジスト、１７，２７……AuGe／Pt層、
２８……溝。
製造方法を説明するための主な製造工程における
断面図、第２図ａ〜ｇは本発明の一実施例を説明
するための主な製造工程における断面図、第３図
は本発明の一実施例によつて製造した電界効果ト
ランジスタのドレイン電圧―ドレイン電流特性図
である。 １０，２０……ウエハー、１１，２１……半絶
縁性GaAs基板、１２，２２……GaAsバツフア
層、１３，２３……GaAs動作層、１４，２４…
…メサ、１５，２５……Al層、１６，２６……
フオトレジスト、１７，２７……AuGe／Pt層、
２８……溝。
Claims (1)
- １ 半絶縁性半導体基板上に形成された第１のメ
サ部を有するバツフア層と、該第１のメサ部の周
囲に堀込まれて形成された溝と、前記第１のメサ
部の上に形成されかつ第２のメサ部を有する動作
層と、該第２のメサ部の上面に形成されかつシヨ
ツトキ接触するゲート電極と、前記ゲート電極を
間において前記動作層の第２のメサ部の側面から
前記バツフア層の第１のメサ部側面を通つて前記
溝に達するまで延在させて形成されかつオーム性
接触するソース及びドレイン電極とを有すること
を特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55126697A JPS5750478A (en) | 1980-09-12 | 1980-09-12 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55126697A JPS5750478A (en) | 1980-09-12 | 1980-09-12 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750478A JPS5750478A (en) | 1982-03-24 |
| JPS6239834B2 true JPS6239834B2 (ja) | 1987-08-25 |
Family
ID=14941602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55126697A Granted JPS5750478A (en) | 1980-09-12 | 1980-09-12 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5750478A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248437U (ja) * | 1985-09-10 | 1987-03-25 | ||
| JPH03115044U (ja) * | 1990-03-09 | 1991-11-27 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0789558B2 (ja) * | 1984-06-12 | 1995-09-27 | 日本電気株式会社 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51151571U (ja) * | 1975-05-27 | 1976-12-03 | ||
| JPS5842631B2 (ja) * | 1976-03-10 | 1983-09-21 | 日本電気株式会社 | 接合ゲ−ト型電界効果トランジスタの製造方法 |
-
1980
- 1980-09-12 JP JP55126697A patent/JPS5750478A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248437U (ja) * | 1985-09-10 | 1987-03-25 | ||
| JPH03115044U (ja) * | 1990-03-09 | 1991-11-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750478A (en) | 1982-03-24 |
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