JPH0621452A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH0621452A JPH0621452A JP17404892A JP17404892A JPH0621452A JP H0621452 A JPH0621452 A JP H0621452A JP 17404892 A JP17404892 A JP 17404892A JP 17404892 A JP17404892 A JP 17404892A JP H0621452 A JPH0621452 A JP H0621452A
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- silicon oxide
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Abstract
(57)【要約】
【構成】 シリコン基板１にシリコン酸化膜２及びシリ
コン窒化膜３を形成した後、活性領域となる領域の周囲
に溝部を設ける。次にロコス酸化により、溝部に素子分
離領域６を形成し、エッチングにより、素子分離領域６
の上部を除去し、シリコン基板１を凸状に露出させる。
その後、ゲート酸化膜８、ゲート電極部９及びソース／
ドレイン領域１０を形成する。 【効果】 同じ２次元的スペースにおいて、従来より大
きいゲート幅を得ることができる。
コン窒化膜３を形成した後、活性領域となる領域の周囲
に溝部を設ける。次にロコス酸化により、溝部に素子分
離領域６を形成し、エッチングにより、素子分離領域６
の上部を除去し、シリコン基板１を凸状に露出させる。
その後、ゲート酸化膜８、ゲート電極部９及びソース／
ドレイン領域１０を形成する。 【効果】 同じ２次元的スペースにおいて、従来より大
きいゲート幅を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
及びその製造方法に関するものである。
及びその製造方法に関するものである。
【０００２】
【従来の技術】図４は、従来のＭＯＳトランジスタの製
造工程を示す。
造工程を示す。
【０００３】まず、所望の導電型（Ｐ型）にドーピング
されたシリコン基板１の表面に熱酸化により、膜厚が約
６００Åのシリコン酸化膜２を形成し、次に、ＣＶＤ法
により膜厚が約１２００Åのシリコン窒化膜３を形成す
る。その後、パターニングし、シリコン窒化膜３及びシ
リコン酸化膜２を開口し、この開口領域に、反転防止の
ための不純物（ボロン等）をイオン注入し、反転防止層
５を形成する（図４（ａ））。
されたシリコン基板１の表面に熱酸化により、膜厚が約
６００Åのシリコン酸化膜２を形成し、次に、ＣＶＤ法
により膜厚が約１２００Åのシリコン窒化膜３を形成す
る。その後、パターニングし、シリコン窒化膜３及びシ
リコン酸化膜２を開口し、この開口領域に、反転防止の
ための不純物（ボロン等）をイオン注入し、反転防止層
５を形成する（図４（ａ））。
【０００４】次に、ロコス酸化により、膜厚が約６００
０Åのシリコン酸化膜による素子分離領域６を形成する
（図４（ｂ））。
０Åのシリコン酸化膜による素子分離領域６を形成する
（図４（ｂ））。
【０００５】次に、シリコン窒化膜３及びシリコン酸化
膜２を除去し、シリコン基板１の表面を露出させた後、
膜厚が約３００Åの犠性酸化膜７を形成し、しきい値電
圧制御のため、イオン注入を行う（図４（ｃ））。
膜２を除去し、シリコン基板１の表面を露出させた後、
膜厚が約３００Åの犠性酸化膜７を形成し、しきい値電
圧制御のため、イオン注入を行う（図４（ｃ））。
【０００６】次に、犠性酸化膜７を除去した後、膜厚約
２００Åのゲート酸化膜８を形成し、全面に、ゲート電
極材料となる、膜厚約１５００ÅのＮ+ポリシリコン膜
及び膜厚約２０００Åのタングステンシリサイド膜を連
続的に形成し、パターニングし、ゲート電極部９を形成
する（図４（ｄ））。
２００Åのゲート酸化膜８を形成し、全面に、ゲート電
極材料となる、膜厚約１５００ÅのＮ+ポリシリコン膜
及び膜厚約２０００Åのタングステンシリサイド膜を連
続的に形成し、パターニングし、ゲート電極部９を形成
する（図４（ｄ））。
【０００７】次に、ゲート電極部９をマスクとしてソー
ス／ドレイン層１０となる領域に、Ｎ型不純物としてヒ
素（Ａｓ）等を注入し、アニールを行い、ソース／ドレ
イン層１０を形成する（図４（ｅ））。
ス／ドレイン層１０となる領域に、Ｎ型不純物としてヒ
素（Ａｓ）等を注入し、アニールを行い、ソース／ドレ
イン層１０を形成する（図４（ｅ））。
【０００８】
【発明が解決しようとする課題】ＭＯＳトランジスタの
ドライブ能力は、ゲート長（Ｌ）とゲート幅（Ｗ）によ
りほぼ決定し、高いドライブ能力を得るためには、ゲー
ト長を小さく、ゲート幅を大きく設計すれば良い。しか
し、ゲート長を小さくするためには、耐圧低下の問題及
びショートチャンネル効果の問題があり、ゲート幅を大
きくするためには、ＬＳＩの集積度を低下させるという
問題がある。
ドライブ能力は、ゲート長（Ｌ）とゲート幅（Ｗ）によ
りほぼ決定し、高いドライブ能力を得るためには、ゲー
ト長を小さく、ゲート幅を大きく設計すれば良い。しか
し、ゲート長を小さくするためには、耐圧低下の問題及
びショートチャンネル効果の問題があり、ゲート幅を大
きくするためには、ＬＳＩの集積度を低下させるという
問題がある。
【０００９】本発明は、ＬＳＩの集積度を低下させるこ
となくゲート幅を大きくする手段を提供することを目的
とする。
となくゲート幅を大きくする手段を提供することを目的
とする。
【００１０】
【課題を解決するための手段】請求項１記載の本発明の
電界効果トランジスタは、活性領域の、ソース／ドレイ
ン方向に垂直方向の断面が凸状であり、且つ、ゲート電
極及びソース／ドレイン層が前記凸状活性領域の上面及
び側面に設けられていることを特徴とするものである。
電界効果トランジスタは、活性領域の、ソース／ドレイ
ン方向に垂直方向の断面が凸状であり、且つ、ゲート電
極及びソース／ドレイン層が前記凸状活性領域の上面及
び側面に設けられていることを特徴とするものである。
【００１１】また、請求項２に記載の本発明の電界効果
トランジスタの製造方法は、半導体基板上に、シリコン
酸化膜及びシリコン窒化膜を順に形成する工程と、パタ
ーニング後、前記シリコン酸化膜，シリコン窒化膜及び
半導体基板をエッチングし、少なくともソース／ドレイ
ン方向に平行に、前記半導体基板上の活性領域となる領
域の縁部に、所定の深さ及び幅の溝部を形成する工程
と、前記溝部に反転防止のためのイオン注入を行った
後、ロコス酸化により、前記溝部に素子分離領域を形成
する工程と、前記シリコン窒化膜を除去した後、前記シ
リコン酸化膜及び前記溝部に形成された素子分離領域を
所定の深さまでエッチングし、前記半導体基板表面部を
凸状に露出させる工程と、前記凸状半導体基板表面に、
しきい値電圧制御のためのイオン注入を行った後、ゲー
ト酸化膜を形成する工程と、前記凸状の半導体基板の上
面及び側面にゲート電極及びソース／ドレイン層を形成
する工程とを有することを特徴とするものである。
トランジスタの製造方法は、半導体基板上に、シリコン
酸化膜及びシリコン窒化膜を順に形成する工程と、パタ
ーニング後、前記シリコン酸化膜，シリコン窒化膜及び
半導体基板をエッチングし、少なくともソース／ドレイ
ン方向に平行に、前記半導体基板上の活性領域となる領
域の縁部に、所定の深さ及び幅の溝部を形成する工程
と、前記溝部に反転防止のためのイオン注入を行った
後、ロコス酸化により、前記溝部に素子分離領域を形成
する工程と、前記シリコン窒化膜を除去した後、前記シ
リコン酸化膜及び前記溝部に形成された素子分離領域を
所定の深さまでエッチングし、前記半導体基板表面部を
凸状に露出させる工程と、前記凸状半導体基板表面に、
しきい値電圧制御のためのイオン注入を行った後、ゲー
ト酸化膜を形成する工程と、前記凸状の半導体基板の上
面及び側面にゲート電極及びソース／ドレイン層を形成
する工程とを有することを特徴とするものである。
【００１２】
【作用】上記本発明を用いることにより、ＬＳＩの集積
度を低下させることなく、ゲート幅が大きくなる。
度を低下させることなく、ゲート幅が大きくなる。
【００１３】
【実施例】以下、一実施例に基づいて、本発明を詳細に
説明する。
説明する。
【００１４】図１は本発明の一実施例のＭＯＳトランジ
スタの平面図を示し、図２は同ＭＯＳトランジスタの図
１のＡ−Ａ′断面の製造工程図を示し、図３は同ＭＯＳ
トランジスタの、図１のＢ−Ｂ′断面の構造断面図を示
す。
スタの平面図を示し、図２は同ＭＯＳトランジスタの図
１のＡ−Ａ′断面の製造工程図を示し、図３は同ＭＯＳ
トランジスタの、図１のＢ−Ｂ′断面の構造断面図を示
す。
【００１５】図１に示す様に、本発明の一実施例のＭＯ
Ｓトランジスタは、活性領域１１の周囲のシリコン基板
１を除去し、該領域にシリコン酸化膜による素子分離領
域６が形成され、図２及び３に示す様に活性領域となる
シリコン基板１が凸状に露出しており、該凸状のシリコ
ン基板１の上面及び側面に、ゲート電極部９及びソース
／ドレイン層１０が形成されている。
Ｓトランジスタは、活性領域１１の周囲のシリコン基板
１を除去し、該領域にシリコン酸化膜による素子分離領
域６が形成され、図２及び３に示す様に活性領域となる
シリコン基板１が凸状に露出しており、該凸状のシリコ
ン基板１の上面及び側面に、ゲート電極部９及びソース
／ドレイン層１０が形成されている。
【００１６】次に、図２を用いて、本発明の一実施例の
ＭＯＳトランジスタの製造工程を説明する。
ＭＯＳトランジスタの製造工程を説明する。
【００１７】まず、Ｐ型にドーピングされた、シリコン
基板１を熱酸化し、膜厚が約６００Åのシリコン酸化膜
２を形成し、次に、ＣＶＤ法で、膜厚が約１２００Åの
シリコン窒化膜３を形成する（図２（ａ））。
基板１を熱酸化し、膜厚が約６００Åのシリコン酸化膜
２を形成し、次に、ＣＶＤ法で、膜厚が約１２００Åの
シリコン窒化膜３を形成する（図２（ａ））。
【００１８】次に、全面にレジスト４を塗布した後、パ
ターニングを行い、異方性エッチングにより、シリコン
窒化膜３及びシリコン酸化膜２を除去しシリコン基板１
を深さ約３０００Åエッチングし、素子分離領域６とな
る領域を開口し、該開口部から反転防止のためにＰ+不
純物であるボロン等をイオン注入し溝部の底面に反転防
止層５を形成する（図２（ｂ））。
ターニングを行い、異方性エッチングにより、シリコン
窒化膜３及びシリコン酸化膜２を除去しシリコン基板１
を深さ約３０００Åエッチングし、素子分離領域６とな
る領域を開口し、該開口部から反転防止のためにＰ+不
純物であるボロン等をイオン注入し溝部の底面に反転防
止層５を形成する（図２（ｂ））。
【００１９】次に、ロコス酸化を行い、膜厚が約６００
０Åのシリコン酸化膜６を形成し（図２（ｃ））、次
に、異方性エッチングにより、シリコン窒化膜３を除去
した後、シリコン酸化膜６を深さ約３０００Å除去し、
活性領域１１となるシリコン基板１を凸型に露出させる
（図２（ｄ））。
０Åのシリコン酸化膜６を形成し（図２（ｃ））、次
に、異方性エッチングにより、シリコン窒化膜３を除去
した後、シリコン酸化膜６を深さ約３０００Å除去し、
活性領域１１となるシリコン基板１を凸型に露出させる
（図２（ｄ））。
【００２０】次に、犠性酸化膜７を膜厚約３００Å形成
し、ＭＯＳトランジスタのしきい値電圧制御のためにイ
オン注入を行い（図２（ｅ））、その後、犠性酸化膜７
を除去し、熱酸化法により、膜厚が約２００Åのゲート
酸化膜８を形成し、全面にゲート電極材料となる、例え
ば、膜厚が約１５００ÅのＮ+型ポリシリコン膜及び膜
厚が約２０００Åのタングステンシリサイド膜を形成
し、パターニングし、ゲート電極部９を形成する（図２
（ｆ））。
し、ＭＯＳトランジスタのしきい値電圧制御のためにイ
オン注入を行い（図２（ｅ））、その後、犠性酸化膜７
を除去し、熱酸化法により、膜厚が約２００Åのゲート
酸化膜８を形成し、全面にゲート電極材料となる、例え
ば、膜厚が約１５００ÅのＮ+型ポリシリコン膜及び膜
厚が約２０００Åのタングステンシリサイド膜を形成
し、パターニングし、ゲート電極部９を形成する（図２
（ｆ））。
【００２１】次に、ゲート電極部９をマスクとして、ソ
ース／ドレイン層１０となる領域に、Ｎ型不純物として
ヒ素（Ａｓ）等を注入し（図２（ｇ））、アニールを行
い、ソース／ドレイン層１０を形成し（図２（ｈ））、
ＭＯＳトランジスタを完成させる。
ース／ドレイン層１０となる領域に、Ｎ型不純物として
ヒ素（Ａｓ）等を注入し（図２（ｇ））、アニールを行
い、ソース／ドレイン層１０を形成し（図２（ｈ））、
ＭＯＳトランジスタを完成させる。
【００２２】本実施例においては、活性領域の周囲に溝
部を設けたが、ソース／ドレイン方向に垂直な方向の活
性領域の断面が凸状になっていればよく、活性領域の周
囲全てに溝部を設ける必要はない。また、本実施例にお
いてＭＯＳトランジスタについて説明したが、本発明
は、ＭＯＳトランジスタに限定されるものではなく、電
界効果トランジスタであれば適用可能である。
部を設けたが、ソース／ドレイン方向に垂直な方向の活
性領域の断面が凸状になっていればよく、活性領域の周
囲全てに溝部を設ける必要はない。また、本実施例にお
いてＭＯＳトランジスタについて説明したが、本発明
は、ＭＯＳトランジスタに限定されるものではなく、電
界効果トランジスタであれば適用可能である。
【００２３】
【発明の効果】以上、詳細に説明した様に、本発明を用
い、電界効果トランジスタの活性領域を凸状にすること
により、従来の２次元的構造の電界効果トランジスタと
比べて同じ２次元的スペースにおいて、より大きいゲー
ト幅を得ることができ、特に、微細な電界効果トランジ
スタの単位長あたりのドライブ能力を大幅に向上するこ
とができる。
い、電界効果トランジスタの活性領域を凸状にすること
により、従来の２次元的構造の電界効果トランジスタと
比べて同じ２次元的スペースにおいて、より大きいゲー
ト幅を得ることができ、特に、微細な電界効果トランジ
スタの単位長あたりのドライブ能力を大幅に向上するこ
とができる。
【００２４】また、微細なゲート幅の場合に生じる、し
きい値電圧の増大（狭チャンネル効果）を著しく抑制で
きる。
きい値電圧の増大（狭チャンネル効果）を著しく抑制で
きる。
【図１】本発明の一実施例のＭＯＳトランジスタの平面
図である。
図である。
【図２】同ＭＯＳトランジスタの製造工程図である。
【図３】同ＭＯＳトランジスタの断面図である。
【図４】従来のＭＯＳトランジスタの製造工程図であ
る。
る。
１ シリコン基板 ２ シリコン酸化膜 ３ シリコン窒化膜 ４ レジスト ５ 反転防止層 ６ 素子分離領域 ７ 犠性酸化膜 ８ ゲート酸化膜 ９ ゲート電極 １０ ソース／ドレイン層 １１ 活性領域
Claims (2)
- 【請求項１】 活性領域の、ソース／ドレイン方向に垂
直方向の断面が凸状であり、且つ、ゲート電極及びソー
ス／ドレイン層が前記凸状活性領域の上面及び側面に設
けられていることを特徴とする電界効果トランジスタ。 - 【請求項２】 半導体基板上に、シリコン酸化膜及びシ
リコン窒化膜を順に形成する工程と、 パターニング後、前記シリコン酸化膜，シリコン窒化膜
及び半導体基板をエッチングし、少なくともソース／ド
レイン方向に平行に、前記半導体基板上の活性領域とな
る領域の縁部に所定の深さ及び幅の溝部を形成する工程
と、 前記溝部に反転防止のためのイオン注入を行った後、ロ
コス酸化により、前記溝部に素子分離領域を形成する工
程と、 前記シリコン窒化膜を除去した後、前記シリコン酸化膜
及び前記溝部に形成された素子分離領域を所定の深さま
でエッチングし、前記半導体基板表面部を凸状に露出さ
せる工程と、 前記凸状の半導体基板表面に、しきい値電圧制御のため
のイオン注入を行った後、ゲート酸化膜を形成する工程
と、 前記凸状の半導体基板の上面及び側面にゲート電極及び
ソース／ドレイン層を形成する工程とを有することを特
徴とする、電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17404892A JPH0621452A (ja) | 1992-07-01 | 1992-07-01 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17404892A JPH0621452A (ja) | 1992-07-01 | 1992-07-01 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621452A true JPH0621452A (ja) | 1994-01-28 |
Family
ID=15971715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17404892A Pending JPH0621452A (ja) | 1992-07-01 | 1992-07-01 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621452A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005173608A (ja) * | 2003-12-09 | 2005-06-30 | Heidelberger Druckmas Ag | 印刷版を画像形成する方法および印刷版を画像形成するための装置 |
| JP2008004894A (ja) * | 2006-06-26 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2008186915A (ja) * | 2007-01-29 | 2008-08-14 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2009060134A (ja) * | 2008-11-10 | 2009-03-19 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| WO2009157040A1 (ja) * | 2008-06-25 | 2009-12-30 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP2010232677A (ja) * | 2010-06-18 | 2010-10-14 | Renesas Electronics Corp | 半導体装置の製造方法 |
-
1992
- 1992-07-01 JP JP17404892A patent/JPH0621452A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005173608A (ja) * | 2003-12-09 | 2005-06-30 | Heidelberger Druckmas Ag | 印刷版を画像形成する方法および印刷版を画像形成するための装置 |
| JP2008004894A (ja) * | 2006-06-26 | 2008-01-10 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US7829419B2 (en) | 2006-06-26 | 2010-11-09 | Elpida Memory, Inc. | Semiconductor device and method for manufacturing the same |
| JP2008186915A (ja) * | 2007-01-29 | 2008-08-14 | Toshiba Corp | 半導体装置およびその製造方法 |
| WO2009157040A1 (ja) * | 2008-06-25 | 2009-12-30 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US8362530B2 (en) | 2008-06-25 | 2013-01-29 | Fujitsu Semiconductor Limited | Semiconductor device including MISFET and its manufacture method |
| JP5158197B2 (ja) * | 2008-06-25 | 2013-03-06 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2009060134A (ja) * | 2008-11-10 | 2009-03-19 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2010232677A (ja) * | 2010-06-18 | 2010-10-14 | Renesas Electronics Corp | 半導体装置の製造方法 |
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