JPH0621464A - Ｍｏｓ型薄膜トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】ボトム・ゲート型のＭＯＳ型薄膜トランジスタ
のオフセット領域の長さ，およびゲート長を所定の値に
設定し、特にリーク電流を低減させる。 【構成】ゲート電極となる多結晶シリコン層１０３の
上，下にＣＶＤシリコン酸化膜１０４，１０２を設け、
多結晶シリコン層１０６に垂直にイオン注入，熱処理を
行ない、ソース・ドレイン高濃度領域１０８を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多結晶シリコンを用い
た薄膜トランジスタに関する。

【０００２】

【従来の技術】多結晶シリコン薄膜トランジスタは、絶
縁体上に形成可能であることから、高速スタティック・
メモリー集積回路の負荷素子として用いられたり、液晶
表示素子において画素と呼ばれる表示単位毎に配置して
液晶駆動トランジスタなどに用いられている。

【０００３】図２にボトム・デートタイプと呼ばれる一
般的な薄膜トランジスタの素子構造の断面図を示す。下
地絶縁体２０１の上に多結晶シリコンのゲート電極２０
３が配置される。ゲート酸化膜２０５を介して上部に多
結晶シリコン層２０６を堆積した後、高濃度にキャリア
不純物をドーピングしたソース・ドレイン高濃度領域２
０８が形成される。さらに、カバー膜２０９として、シ
リコン酸化膜を上部に堆積し、ソース・ドレイン高濃度
領域２０８の部分に対して開口加工して、アルミ電極２
１０が形成される。この様にして形成された構造におい
て、ゲート電極２０３からの電界によって、ソース領域
とドレイン領域間のキャリアの移動が制御され、ＭＯＳ
型トランジスタとして動作するものである。

【０００４】ところが、シリコン基板結晶を用いて作ら
れたＭＯＳ型トランジスタに比べると、多結晶シリコン
を用いた薄膜トランジスタでは、リーク電流が多く、特
徴的な構造上の工夫がされている。

【０００５】それは、図２に示すように、ソース・ドレ
イン高濃度領域２０８とゲート電極２０３の端部との間
にオフセット領域２２２が形成されているためである。
薄膜トランジスタでは、多結晶シリコンを用いているた
めに結晶粒界などの結晶欠陥が多く含まれており、リー
ク電流の発生機構には電界の効果が影響していることが
多結晶シリコン抵抗体の電気伝導挙動などから類推され
る。

【０００６】実際、このようなオフセット領域を設ける
とリーク電流の低減に効果があることが、経験上知られ
ている。

【０００７】

【発明が解決しようとする課題】さて、上記のオフセッ
ト領域を形成する製造技術上の問題点としては、下地の
ゲート電極パターンに目合わせしてソース・ドレイン高
濃度領域を形成するものの、位置的な誤差が避けられな
いことがある。

【０００８】シリコン基板結晶を用いて作られる一般の
ＭＯＳ型トランジスタでは、基板に対して上部に配置さ
れるゲート電極をマスにして、イオン注入法によりキャ
リア不純物をドーピングすることができる。このため
に、ゲート電極のパターンに対して、自己整合的にソー
ス・ドレイン領域が形成可能なわけである。このこと
が、特性上のばらつきの少ないトランジスタ素子を極め
て高い密度で集積化できる要因の一つであり、薄膜トラ
ンジスタにおいても自己整合的なソース・ドレイン領域
の形成が求められている。

【０００９】また、合せて素子寸法の微細化により、サ
ブミクロン・レベルのゲート寸法が精度よく求められて
いた。

【００１０】

【課題を解決するための手段】本発明では、上述の従来
技術の課題点を解決するために、ゲート電極と絶縁膜と
の積層構造を有しており、その上部及び側面に活性領域
となるシリコン層を配置して、ゲート電極の膜厚でゲー
ト長を制御し、ゲート電極との積層構造を構成する絶縁
膜の膜厚でソース・ドレイン領域の形成領域の配置を制
御したことを特徴としている。

【００１１】これは、通常用いられている半導体構造プ
ロセスにおいて、目当わせ露光では、数百ｎｍ程度の位
置ずれが避けられないのに対して、多結晶シリコン、酸
化膜などの成膜における膜厚は数ｎｍ程度での制御が可
能である点に着目し、このことを利用できる新規のデバ
イス構造を提示するものである。

【００１２】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１３】ＭＯＳ型薄膜トランジスタの製造方法を説
明するための工程順の断面図である図１を参照すると、
本発明の第１の実施例のＭＯＳ型薄膜トランジスタは、
以下のように形成される。まず、下地絶縁膜１０１の上
に、膜厚０．３μｍのＣＶＤシリコン酸化膜１０２、膜
厚０．４μｍの多結晶シリコン層１０３を順次堆積す
る。この後、多結晶シリコン層１０３は、リン拡散法に
より不純物ドーピングを行い、表面の酸化膜を除去す
る。この多結晶シリコン層１０３の膜厚が通常構造のゲ
ート長に相当している。この多結晶シリコン層１０３の
上に、膜厚０．３５μｍのＣＶＤシリコン酸化膜１０４
を堆積する。次に、ホト・レジスト（図示せず）を用い
たリソグラフィー技術とドライエッチング技術を適用し
て、形状加工をおこない、上部にはＣＶＤシリコン酸化
膜３０４，下部にはＣＶＤシリコン酸化膜を有して中間
層には多結晶シリコン膜１０３からなる積層構造を形成
する。この積層構造の上面，側面を含めた周囲に、膜厚
１５０ｎｍのＣＶＤシリコン酸化膜１０５を成膜する
〔図１（ａ）〕。

【００１４】次に、異方性の強いドライエッチングを用
いて全面をエッチングして、上記積層構造の側壁部のみ
ＣＶＤシリコン酸化膜１０５を残して薄膜トランジスタ
のゲート酸化膜を形成した後に、薄膜トランジスタの活
性層となる多結晶シリコン層１０６を、膜厚１５０ｎｍ
堆積する〔図１（ｂ）〕。

【００１５】次に、ホト・レジスト１０７をパターニン
グして、ＭＯＳ型薄膜トランジスタを形成する領域を開
口形状とする。この開口部に対して、加速電圧５０Ｋｅ
Ｖでヒ素を注入してｐ型のイオン注入領域１０８を形成
する。注入部分のヒ素の濃度が、１立方センチメートル
あたり、２０乗程度になるようにドーズ量を設定する。
注入されるイオンの流れを基板表面に垂直になるように
保つと、側壁部に形成された多結晶シリコン層１０６に
は入射角度が平行となるためにドーピングされない。こ
のような、条件が装置上満足できない場合は、補助的に
側壁部をカバーするための意味で、ＣＶＤシリコン酸化
膜を配置することもできる。その手法は、先のゲート酸
化膜の形成と同様に行なえばよい〔図１（ｃ）〕。

【００１６】次に、ホト・レジスト１０７を除去した
後、９００℃２０分程度のアニールを行い、イオン注入
された領域の多結晶シリコン層１０６を活性化させてｎ
チャネルのソース・ドレイン高濃度領域１０８ａを形成
する。このとき、ソース・ドレイン高濃度領域１０８ａ
はイオン注入層１０８より広がるので、薄膜トランジス
タのオフセット量を決める積層構造の酸化膜１０２，１
０４の膜厚としてはこの分を見込んでおく必要がある。

【００１７】最後にカバー膜として、膜厚０．４μｍの
ＣＶＤシリコン酸化膜１０９を堆積した後に、ソース・
ドレイン高濃度領域１０８ａ部分を開口加工して、アル
ミ電極１１０を設ける。これらの電極１１０は、ゲート
電極を共通にした二つのトランジスタを直列に接続した
時のソース、ドレイン端子に対応している〔図１
（ｄ）〕。

【００１８】上記第１の実施例のｎチャネル薄膜トラン
ジスタの特性を、従来構造のものと比較して測定してみ
ると、ウェーハ面内８４個の平均として、従来構造のリ
ーク電流がゲート幅１μｍ当りで３．４ｐＡ，ばらつき
が１８％程度であったのに対して、本実施例のもので
は、０．１７ｐＡ，ばらつきが３％程度と、大幅な特性
の向上が見られた。

【００１９】ＭＯＳ型薄膜トランジスタの製造方法を説
明するための工程順の断面図である図２を参照すると、
本発明の第２の実施例のＭＯＳ型薄膜トランジスタは、
ＣＶＤシリコン酸化膜１０９（図１（ｄ）参照）までは
上記第１の実施例と同様の製造工程を経た後に、積層構
造の上部に形成された高濃度領域１０８ａに対してＣＶ
Ｄシリコン酸化膜１０９を開口加工し〔図２（ａ）〕、
さらに、アルミ電極１１０を配置する〔図２（ｂ）〕。

【００２０】上記第２の実施例では、並列接続の薄膜ト
ランジスタを形成している。本実施例の構造では、従来
構造よりも小さな面積で、全ゲート幅の長いトランジス
タが形成できる利点がある。

【００２１】本発明の第３の実施例は、本発明をＣＭＯ
Ｓトランジスタに適用したものである。ＣＭＯＳ構成の
場合では、ｎチャネル、ｐチャネルの両方の薄膜トラン
ジスタを作る必要があり、また同一のゲート電位で動作
するべく、チャネル領域の多結晶シリコン層に対して低
濃度のドーピングを行って、各チャネルのトランジスタ
のしきい値を揃える必要がある。

【００２２】薄膜トランジスタからなるＣＭＯＳトラン
ジスタの製造方法を説明するための図３を参照すると、
上記第３の実施例は、まず、上記第１の実施例と同様
に、多結晶シリコン層１０６（図１（ｂ）参照）を形成
した後、ｎチャネル薄膜トランジスタを形成する部分の
みを開口部としたホト・レジスト１１７ａのパターンを
形成する。次に、しきい値制御のためにボロンのイオン
注入を行い、多結晶シリコン層１０３を多結晶シリコン
層１０６ａにする。このとき、注入されるイオンの流れ
は、基板表面に対して垂直から大きな角度で傾けている
のが有効である。さらに、ｎ型のイオン注入領域１０８
の形成のために、基板表面に垂直に角度で、ヒ素のイオ
ン注入を行なう〔図３（ａ）〕。

【００２３】次に、ホト・レジスト１１７ａを除去し、
相補的にｐチャネル薄膜トランジスタを形成する領域だ
けを開口させたホト・レジスト１１７ｂを作成し、しき
い値制御のためのリンイオン注入によるチャネル・ドー
ピングをして、多結晶シリコン層１０６を多結晶シリコ
ン層１０６ｂに変換する。さらにｐ型のイオン注入領域
１１８の形成のために、基板に垂直にフッ素化ボロンを
イオンに注入する〔図３（ｂ）〕。

【００２４】次に、ホト・レジスト１１７ｂを除去し
て、全体に０．２μｍ厚さのＣＶＤシリコン酸化膜１１
９を形成して、ゲート・絶縁膜積層構造の上部付近を開
口加工する。こののち、０．１μｍの厚さのチタン層１
２０をスパッタ法で堆積し、アニール処理をする。これ
により、ｎ型，ｐ型のイオン注入領域１０８，１１８
は、それぞれｎチャネル，ｐチャネルのソース・ドレイ
ン高濃度領域１０８ａ，１１８ａとなる。同時に、酸化
膜の開口部の高濃度領域１０８ａ，１１８ａのみをシリ
サイド層１２１とする〔図３（ｃ）〕。

【００２５】他の領域の未反応のチタン層１２０やＣＶ
Ｄシリコン酸化膜１１９を除去した後に、全体にカバー
膜として、０．４μｍ厚のＣＶＤ酸化膜１０９を成膜
し、開口加工を行って、アルミ電極１１０との電気的導
通を設定する〔図３（ｄ）〕。

【００２６】上記第３の実施例ではＣＭＯＳ構成のトラ
ンジスタを近接して形成できる利点がある。

【００２７】

【発明の効果】以上説明したように本発明によると、ゲ
ート電極と積層した絶縁膜の膜厚によりこのＭＯＳ型薄
膜トランジスタのオフセット領域の長さが決定されるた
め、ＭＯＳ型薄膜トランジスタのリーク電流の低減が容
易になる。また、ゲート長の制御も容易になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を製造方法に沿って説明
するための工程順の断面図である。

【図２】本発明の第２の実施例を製造方法に沿って説明
するための工程順の断面図である。

【図３】本発明の第３の実施例を製造方法に沿って説明
するための工程順の断面図である。

【図４】従来のＭＯＳ型薄膜トランジスタを説明するた
めの断面図である。

【符号の説明】

１０１，２０１ 下地絶縁膜 １０２，１０４，１０５，１０９，１１９ ＣＶＤシ
リコン酸化膜 １０３，１０６，１０６ａ，１０６ｂ 多結晶シリコ
ン層 １０７，１１７ａ，１１７ｂ ホト・レジスト １０８，１１８ イオン注入領域 １０８ａ，１１８ａ，２０８ ソース・ドレイン高濃
度領域 １１０，２１０ アルミ電極 １２０ チタン層 １２１ シリサイド層 ２０３ ゲート電極 ２０５ ゲート酸化膜 ２０９ カバー膜 ２２２ オフセット領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ゲート電極と絶縁膜との積層構造を有し
   ており、前記積層構造の上面および側面に活性領域とな
   るシリコン層を有する薄膜トランジスタであって、前記
   ゲート電極の膜厚でゲート長を制御し、前記絶縁膜の膜
   厚でソース・ドレイン領域の形成領域の配置を制御した
   ことを特徴とするＭＯＳ型薄膜トランジスタ。