JPH06214685A - 電子機器 - Google Patents

Abstract

(57)【要約】 【目的】 メモリがデータを保持するための電池の放電
を防止することができる電子機器を提供する。 【構成】 電源切断回路１１の制御端子がロウレベルの
場合、トランジスタ７ｂがオフになるのでトランジスタ
７ａのオフになり、主電源１１の電力がトランジスタ７
ａを介して供給されない。この場合、メモリ３とＣＭＯ
ＳＩＣ４に対しては、電池１の電力がダイオード２ａを
供給され、また、ＰＮＰ型トランジスタ８がオンとな
る。したがって、電源ライン１７がトランジスタ８を介
して接地されているので、この状態で周辺機器１４がコ
ネクタ１３に接続され、周辺機器１４の電源がオンとな
って信号線１５がハイレベルになった場合、この電流が
ダイオード１６、電源ライン１７、がトランジスタ８を
介して接地側に流れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主電源と電池によりデ
ータを保持するメモリを有し、また、周辺機器とのイン
タフェース回路を有する電子機器に関する。

【０００２】

【従来の技術】図３は、従来の電子機器の構成を示し、
電池１は、電力をダイオード２ａを介してメモリ３とＣ
ＭＯＳＩＣ４に供給し、メモリ３は、この電池１又は主
電源１０からの電力によりデータを保持する。ＣＭＯＳ
ＩＣ４は、デコーダやバッファ等のメモリ周辺回路であ
ってメモリ３と同一の電源１、１０から電力が供給さ
れ、バッファ５と入力バッファ回路（インタフェース回
路）６は共に、主電源１０からトランジスタ７を介して
電力が供給される。バッファ５は、データをＣＭＯＳＩ
Ｃ４を介してメモリ３に出力し、周辺装置１４は、デー
タを信号線１５、コネクタ１３を介して入力バッファ回
路６に出力する。入力バッファ回路６は、周辺機器１４
とのインタフェース回路を構成し、信号線１５と電源ラ
イン１７は、入力バッファ回路６内の入力段保護用ダイ
オード１６を介して接続されている。

【０００３】このような構成において、トランジスタ７
は、電源切断回路１７の制御によりオン、オフし、トラ
ンジスタ７がオンの場合に、主電源１０の電力がトラン
ジスタ７を介してバッファ５と入力バッファ回路６に供
給され、また、ダイオード２ｂを介してメモリ３とＣＭ
ＯＳＩＣ４に供給される。他方、トランジスタ７がオフ
の場合には、電池１の電力がダイオード２ａを介してメ
モリ３とＣＭＯＳＩＣ４に供給され、したがって、メモ
リ３は、主電源１０がオフの場合にもデータを継続して
保持することができる。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の電子機器では、周辺機器１４とのインタフェース回
路である入力バッファ回路６の電源ライン１７がトラン
ジスタ７のオン、オフに応じて変動するので、主電源１
０がオフの状態において周辺機器１４がコネクタ１３に
接続され、周辺機器１４の電源がオンとなって信号線１
５がハイレベルになると、この電流が入力バッファ回路
６内の入力段保護用ダイオード１６を介して電源ライン
１７に流れる。

【０００５】この場合、メモリ３の周辺回路であるＣＭ
ＯＳＩＣ４の入力すなわちバッファ４の出力がロウレベ
ルでもハイレベルでもない中間レベルの電圧となること
がある。ＣＭＯＳＩＣ４はその特性上、中間レベルの電
圧ではｐチャネルＭＯＳトランジスタとｎチャネルＭＯ
Ｓトランジスタの両方が同時にオンになるので、大きな
貫通電流が流れる。したがって、従来の電子機器では、
主電源１０がオフの場合であって周辺機器１４の電源が
オンの場合には、電池１が急速に放電するという問題点
がある。

【０００６】本発明は上記従来の問題点に鑑み、メモリ
がデータを保持するための電池の放電を防止することが
できる電子機器を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は上記目的を達成
するために、主電源と、前記主電源と電池によりデータ
を保持するメモリと、前記主電源から電源を供給される
とともに、周辺機器からデータが入力し、このデータ線
が前記主電源に接続されたインタフェース回路と、前記
主電源が遮断された場合に、前記主電源と前記インタフ
ェース回路の間の電源ラインを接地する接地手段とを有
することを特徴とする。

【０００８】

【作用】本発明は上記構成により、主電源がオフの状態
で周辺機器のデータ線がオンとなった場合、この電流が
電源ラインを介して接地側に流れるので、ＣＭＯＳＩＣ
に貫通電流が流れることを防止することができ、したが
って、電池の放電を防止することができる。

【０００９】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、本発明に係る電子機器の一実施例を示す
回路図であり、図３に示す構成部材と同一のものには同
一の参照符号を付す。

【００１０】図１の電子機器１２において、従来例と同
様に、電池１は、電力をダイオード２ａを介してメモリ
３とＣＭＯＳＩＣ４に供給し、メモリ３は、この電池１
又は主電源１０からの電力によりデータを保持する。Ｃ
ＭＯＳＩＣ４は、デコーダやバッファ等のメモリ周辺回
路であってメモリ３と同一の電源１、１０から電力が供
給され、バッファ５と入力バッファ回路６は共に、主電
源１０からＰＮＰ型トランジスタ７ａを介して電力が供
給される。バッファ５は、データをＣＭＯＳＩＣ４を介
してメモリ３に出力し、周辺装置１４は、データを信号
線１５、コネクタ１３を介して入力バッファ回路６に出
力する。入力バッファ回路６は、周辺機器１４とのイン
タフェース回路を構成し、信号線１５と電源ライン１７
は、入力バッファ回路６内の入力段保護用ダイオード１
６を介して接続されている。

【００１１】主電源１０は、トランジスタ７ａのエミッ
タに接続され、トランジスタ７ａのコレクタは、ＰＮＰ
型トランジスタ８のエミッタに接続され、また、トラン
ジスタ８のコレクタは接地されている。トランジスタ７
ａのコレクタからの電力は、電源ライン１７とバッファ
５に供給され、また、ダイオード２ｂを介してメモリ３
とＣＭＯＳＩＣ４に供給される。

【００１２】電源切断回路１１は、主電源１０の電力を
オン、オフするように制御し、その制御端子は、ベース
抵抗９ａ、９ｂを介してそれぞれＮＰＮ型トランジスタ
７ｂ、トランジスタ８の各ベースに接続されている。ト
ランジスタ７ｂのコレクタは、ベース抵抗９ｃを介して
トランジスタ７ａのベースに接続され、エミッタは接地
されている。

【００１３】次に、上記実施例の動作を説明する。図１
において、電源切断回路１１の制御端子がハイレベルの
場合、トランジスタ７ｂがオンになるのでトランジスタ
７ａのオンになり、したがって、主電源１１の電力がト
ランジスタ７ａを介してメモリ３、ＣＭＯＳＩＣ４、バ
ッファ５、入力バッファ回路６に供給される。この場
合、ＰＮＰ型トランジスタ８がオフであるので、主電源
１１の電力は、トランジスタ８を介して接地側に流れな
い。

【００１４】他方、電源切断回路１１の制御端子がロウ
レベルの場合、トランジスタ７ｂがオフになるのでトラ
ンジスタ７ａのオフになり、したがって、主電源１１の
電力がトランジスタ７ａを介して供給されない。この場
合、メモリ３とＣＭＯＳＩＣ４に対しては、電池１の電
力がダイオード２ａを介して供給され、また、ＰＮＰ型
トランジスタ８がオンとなる。したがって、電源ライン
１７がトランジスタ８を介して接地されているので、こ
の状態で周辺機器１４がコネクタ１３に接続され、周辺
機器１４の電源がオンとなって信号線１５がハイレベル
になった場合、この電流がダイオード１６、電源ライン
１７、トランジスタ８を介して接地側に流れる。したが
って、ＣＭＯＳＩＣ４に貫通電流が流れることを防止す
ることができ、電池１の放電を防止することができる。

【００１５】尚、この実施例では、各内部回路３〜５に
共通に接続された電源ライン１７がトランジスタ８を介
して接地されるので、複数の周辺装置１４が接続される
場合にもトランジスタ８は１個でよいという効果があ
る。

【００１６】次に、図２を参照して第２の実施例を説明
する。図２は、本発明に係る電子機器の第２の実施例を
示す回路図であり、図１及び図３に示す構成部材と同一
のものには同一の参照符号を付す。上記第１の実施例で
は、各内部回路３〜５に共通に接続された電源ライン１
７を介して、主電源１０の電力が入力バッファ回路６に
供給されるが、この第２の実施例は、この電源ライン１
７と電源供給遮断用トランジスタ１９により分離可能な
電源ライン１８を有する構成に適用したもので、主電源
１０の電力が電源ライン１７、トランジスタ１９と電源
ライン１８を順次介して入力バッファ回路６に供給され
る。電源供給遮断用トランジスタ１９は従来の構成にも
用いられ、複数の周辺機器１４，１４′から電源ライン
１７への電力供給を遮断するためのものであり、そのベ
ースは周辺機器用電源切断回路２０に接続され、コレク
タは各周辺機器１４，１４′の入力バッファ回路６，
６′に接続されている。

【００１７】更に、ＰＮＰ型のトランジスタ１９のエミ
ッタは、各内部回路３〜５に共通に接続された電源ライ
ン１７に接続され、コレクタは、トランジスタ８のエミ
ッタと、電源ライン１８を介して入力バッファ回路６の
電源入力側と入力バッファ回路６内のダイオード１６の
カソードに接続されている。尚、他の回路構成は、図１
及び図３に示す場合と同一のであるので、その詳細な説
明を省略する。

【００１８】このような構成において、電源切断回路１
１の制御端子がハイレベルの場合、第１の実施例と同様
に、トランジスタ７ｂがオンになるのでトランジスタ７
ａがオンになる。したがって、主電源１０の電力がトラ
ンジスタ７ａを介してメモリ３、ＣＭＯＳＩＣ４、バッ
ファ５、入力バッファ回路６に供給され、また、このと
きトランジスタ１９がオンであれば、電源ライン１７、
トランジスタ１９と電源ライン１８を順次介して入力バ
ッファ回路６に供給される。

【００１９】他方、電源切断回路１１の制御端子がロウ
レベルの場合、第１の実施例と同様に、トランジスタ７
ｂがオフになるのでトランジスタ７ａのオフになり、ま
た、ＰＮＰ型トランジスタ８がオンとなるので電源ライ
ン１８がトランジスタ８を介して接地される。しかる
に、周辺機器１４，１４′の少なくとも１つの電源がオ
ンである場合、トランジスタ１９はオンに維持されてい
る。従って、電源ライン１７には通常、大容量のコンデ
ンサが接続されることを考慮すると、トランジスタ８が
オンとなる瞬間の突入電流を低減することができるの
で、結果として電力、電流定格が小さなトランジスタ８
を用いることができる。

【００２０】尚、上記実施例では、スイッチング素子と
してバイポーラトランジスタ７ａ、７ｂ、８等を用いて
いるが、代わりにリレー、ＦＥＴ等のスイッチング素子
を用いることができることは勿論である。

【００２１】

【発明の効果】以上説明したように、本発明は、主電源
と、前記主電源と電池によりデータを保持するメモリ
と、前記主電源から電源を供給されるとともに、周辺機
器からデータが入力し、このデータ線が前記主電源に接
続されたインタフェース回路と、前記主電源が遮断され
た場合に、前記主電源と前記インタフェース回路の間の
電源ラインを接地する接地手段とを有するので、ＣＭＯ
ＳＩＣに貫通電流が流れることを防止することができ、
したがって、電池の放電を防止することができる。

【図面の簡単な説明】

【図１】本発明に係る電子機器の一実施例を示す回路図
である。

【図２】本発明に係る電子機器の第２の実施例を示す回
路図である。

【図３】従来の電子機器を示す回路図である。

【符号の説明】 １ 電池 ３ メモリ ４ ＣＭＯＳＩＣ ６ 入力バッファ回路（インタフェース回路） ７ａ，７ｂ，８ トランジスタ（接地手段） １０ 主電源 １４ 周辺装置

Claims (1)

【特許請求の範囲】
1. 【請求項１】 主電源と、 前記主電源と電池によりデータを保持するメモリと、 前記主電源から電源を供給されるとともに、周辺機器か
   らデータが入力し、このデータ線が前記主電源に接続さ
   れたインタフェース回路と、 前記主電源が遮断された場合に、前記主電源と前記イン
   タフェース回路の間の電源ラインを接地する接地手段と
   を有する電子機器。