JPH06214758A - 演算回路 - Google Patents
演算回路Info
- Publication number
- JPH06214758A JPH06214758A JP2368693A JP2368693A JPH06214758A JP H06214758 A JPH06214758 A JP H06214758A JP 2368693 A JP2368693 A JP 2368693A JP 2368693 A JP2368693 A JP 2368693A JP H06214758 A JPH06214758 A JP H06214758A
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- JP
- Japan
- Prior art keywords
- adder
- data
- circuit
- input
- addition
- Prior art date
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Abstract
(57)【要約】
【目的】 新たな加算器を設けることなく、異なる２つ
の加算処理を１サイクルで行うことができるようにす
る。 【構成】 多段接続された加算回路の最終段である加算
回路３とその前段の加算回路２との間にセレクタ４〜１
１を設け、各セレクタ４〜１１において選択した加算回
路２からの出力と入力データＸｉ，Ｙｊ（ｉ，ｊ＝０〜
３）とのいずれかを加算回路３に与えるようにすること
により、セレクタ４〜１１でのデータの選択によって最
終段の加算回路３においてその前段の加算回路２までの
部分積の和についての加算処理と入力データＸｉ，Ｙｊ
についての加算処理とのいずれをも行なうことを可能に
し、これにより、当該演算回路を乗算器としても全加算
器としても使用することができるようにする。
の加算処理を１サイクルで行うことができるようにす
る。 【構成】 多段接続された加算回路の最終段である加算
回路３とその前段の加算回路２との間にセレクタ４〜１
１を設け、各セレクタ４〜１１において選択した加算回
路２からの出力と入力データＸｉ，Ｙｊ（ｉ，ｊ＝０〜
３）とのいずれかを加算回路３に与えるようにすること
により、セレクタ４〜１１でのデータの選択によって最
終段の加算回路３においてその前段の加算回路２までの
部分積の和についての加算処理と入力データＸｉ，Ｙｊ
についての加算処理とのいずれをも行なうことを可能に
し、これにより、当該演算回路を乗算器としても全加算
器としても使用することができるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、例えば半導体集積回路
を構成する演算回路に関し、特に、デジタルデータの演
算回路に関する。
を構成する演算回路に関し、特に、デジタルデータの演
算回路に関する。
【０００２】
【従来の技術】従来の演算回路を図３をもとに説明す
る。図３において、例えばデータバス３０からのデータ
またはメモリ２２〜２５からのデータは、それぞれ経路
６ａ〜６ｄまたは経路６ｅ〜６ｈを通って選択器（ＭＰ
Ｘ）２６〜２９に入力される。次いで、各選択器２６〜
２９で選択されたデータは、それぞれ経路７ａ〜７ｄを
通ってレジスタ３１〜３４にラッチされる。そして、レ
ジスタ３１、３２にラッチされたデータはそれぞれ乗算
器（ＭＰＹ）２０に入力され、レジスタ３３、３４にラ
ッチされたデータはそれぞれ算術論理演算器（ＡＬＵ）
２１に入力される。この際、この２種類の演算器２０、
２１により１サイクルで乗算、加算がそれぞれ行なわれ
る。これらの演算結果はそれぞれ経路９ａ、９ｂを通っ
てレジスタ３５、３６にラッチされた後、経路９ｃ、９
ｄを通ってデータバス３０に伝えられる。
る。図３において、例えばデータバス３０からのデータ
またはメモリ２２〜２５からのデータは、それぞれ経路
６ａ〜６ｄまたは経路６ｅ〜６ｈを通って選択器（ＭＰ
Ｘ）２６〜２９に入力される。次いで、各選択器２６〜
２９で選択されたデータは、それぞれ経路７ａ〜７ｄを
通ってレジスタ３１〜３４にラッチされる。そして、レ
ジスタ３１、３２にラッチされたデータはそれぞれ乗算
器（ＭＰＹ）２０に入力され、レジスタ３３、３４にラ
ッチされたデータはそれぞれ算術論理演算器（ＡＬＵ）
２１に入力される。この際、この２種類の演算器２０、
２１により１サイクルで乗算、加算がそれぞれ行なわれ
る。これらの演算結果はそれぞれ経路９ａ、９ｂを通っ
てレジスタ３５、３６にラッチされた後、経路９ｃ、９
ｄを通ってデータバス３０に伝えられる。
【０００３】ここで、このように構成された演算回路に
おいては、加算処理を行う演算器（ここでは算術論理演
算器２１）が１つしかないので、異なる２つの加算処理
を実現するためには、２つの加算処理を２サイクルかけ
て行う必要がある。
おいては、加算処理を行う演算器（ここでは算術論理演
算器２１）が１つしかないので、異なる２つの加算処理
を実現するためには、２つの加算処理を２サイクルかけ
て行う必要がある。
【０００４】
【発明が解決しようとする課題】図３に示したような乗
算器と全加算器の２つの演算器を有する演算回路では、
１サイクルにおいて乗算と加算の２つの処理が行なわれ
るが、例えば異なるデータの２つの加算処理を１サイク
ルで行おうとする場合は、更にもう１つの全加算器を付
け加える必要があり、この結果、素子面積が増大してし
まうという問題があった。
算器と全加算器の２つの演算器を有する演算回路では、
１サイクルにおいて乗算と加算の２つの処理が行なわれ
るが、例えば異なるデータの２つの加算処理を１サイク
ルで行おうとする場合は、更にもう１つの全加算器を付
け加える必要があり、この結果、素子面積が増大してし
まうという問題があった。
【０００５】本発明は、このような問題を解決するため
になされたもので、新たな加算器を設けることなく、異
なる２つの加算処理を１サイクルで行うことができるよ
うにすることを目的とする。
になされたもので、新たな加算器を設けることなく、異
なる２つの加算処理を１サイクルで行うことができるよ
うにすることを目的とする。
【０００６】
【課題を解決するための手段】本発明の演算回路は、多
段接続された複数の加算器を有し、入力データの乗算を
行う演算回路において、前記複数の加算器の最終段の加
算器の入力部に接続され、その前段の加算器の出力（部
分積の和）と前記入力データとを切り替えて前記最終段
の加算器に出力するセレクタを備えたことを特徴とする
ものである。
段接続された複数の加算器を有し、入力データの乗算を
行う演算回路において、前記複数の加算器の最終段の加
算器の入力部に接続され、その前段の加算器の出力（部
分積の和）と前記入力データとを切り替えて前記最終段
の加算器に出力するセレクタを備えたことを特徴とする
ものである。
【０００７】
【作用】以上のように本発明の演算回路によれば、従来
の並列乗算器を構成している多段接続された複数の加算
器のうちの最終段にある加算器の入力部に少数のゲート
（セレクタ）を付け加え、その直前にある加算器からの
出力と上記並列乗算器への入力データとのいずれかをこ
のセレクタにより選択し、選択したデータを上記最終段
の加算器に与えるようにしたことにより、上記セレクタ
において最終段の直前の加算器の出力が選択された場合
は、並列乗算器は通常通り乗算器として動作するが、上
記セレクタにおいて並列乗算器への入力データが選択さ
れた場合は、最終段の加算器ではその直前の加算器の出
力である入力データの部分積の加算結果が無視されて上
記入力データについてのみの加算が行なわれる。これに
より、上記並列乗算器を全加算器としても動作させるこ
とが可能となる。
の並列乗算器を構成している多段接続された複数の加算
器のうちの最終段にある加算器の入力部に少数のゲート
（セレクタ）を付け加え、その直前にある加算器からの
出力と上記並列乗算器への入力データとのいずれかをこ
のセレクタにより選択し、選択したデータを上記最終段
の加算器に与えるようにしたことにより、上記セレクタ
において最終段の直前の加算器の出力が選択された場合
は、並列乗算器は通常通り乗算器として動作するが、上
記セレクタにおいて並列乗算器への入力データが選択さ
れた場合は、最終段の加算器ではその直前の加算器の出
力である入力データの部分積の加算結果が無視されて上
記入力データについてのみの加算が行なわれる。これに
より、上記並列乗算器を全加算器としても動作させるこ
とが可能となる。
【０００８】
【実施例】図１は、本発明の演算回路を構成する加算機
能を備えた乗算器の一実施例を示すものであり、ここで
は、３つの加算回路１、２、３を多段接続して４ビット
データ×４ビットデータの乗算を行う並列乗算器を示し
ている。なお、加算回路１〜３は各桁毎の加算を行う４
つの加算器（図示せず）を有する並列加算器で構成され
ている。本実施例においては、最終段である加算回路３
とその前段の加算回路２との間に後述するセレクタ（ゲ
ート）４〜１１を挟み込むようにして設けているところ
に最も特徴がある。
能を備えた乗算器の一実施例を示すものであり、ここで
は、３つの加算回路１、２、３を多段接続して４ビット
データ×４ビットデータの乗算を行う並列乗算器を示し
ている。なお、加算回路１〜３は各桁毎の加算を行う４
つの加算器（図示せず）を有する並列加算器で構成され
ている。本実施例においては、最終段である加算回路３
とその前段の加算回路２との間に後述するセレクタ（ゲ
ート）４〜１１を挟み込むようにして設けているところ
に最も特徴がある。
【０００９】なお、図１において、Ｐｉｊ（ｉ，ｊ＝０
〜３）およびＺｋ（ｋ＝０〜６）は、図２に示すよう
に、ある２つの入力データＸｉとＹｊ（ｉ，ｊ＝０〜
３）を掛け合わせる場合における部分積と乗算結果とを
それぞれ示している。また、データの伝送経路１ａ〜１
ｋ，２ａ〜２ｌ，３ａ〜３ｉ，４ａ〜４ｈのうち、例え
ば１ｄ，１ｅ，１ｆ，２ｂ，２ｃ及び３ａのように、同
列にあるものは同一桁のデータの経路であることを示し
ている。
〜３）およびＺｋ（ｋ＝０〜６）は、図２に示すよう
に、ある２つの入力データＸｉとＹｊ（ｉ，ｊ＝０〜
３）を掛け合わせる場合における部分積と乗算結果とを
それぞれ示している。また、データの伝送経路１ａ〜１
ｋ，２ａ〜２ｌ，３ａ〜３ｉ，４ａ〜４ｈのうち、例え
ば１ｄ，１ｅ，１ｆ，２ｂ，２ｃ及び３ａのように、同
列にあるものは同一桁のデータの経路であることを示し
ている。
【００１０】図１において、例えば、同一桁のデータで
あるＰ３０，Ｐ２１，Ｐ１２は、それぞれ経路１ｇ，１
ｈ，１ｉを通り加算回路１に入力される。ここで加算さ
れたデータは合計［Ｓ］と桁上げ［Ｃ］とに分けられ
て、それぞれ経路２ｅ，２ｇを通り加算回路２に入力さ
れる。加算回路１では、他の桁においても同様の加算処
理が行なわれ、その合計データ［Ｓ］と桁上げデータ
［Ｃ］とが加算回路２にそれぞれ入力される。
あるＰ３０，Ｐ２１，Ｐ１２は、それぞれ経路１ｇ，１
ｈ，１ｉを通り加算回路１に入力される。ここで加算さ
れたデータは合計［Ｓ］と桁上げ［Ｃ］とに分けられ
て、それぞれ経路２ｅ，２ｇを通り加算回路２に入力さ
れる。加算回路１では、他の桁においても同様の加算処
理が行なわれ、その合計データ［Ｓ］と桁上げデータ
［Ｃ］とが加算回路２にそれぞれ入力される。
【００１１】加算回路２では、例えば、経路２ｄを通っ
て送られてきた１つ下位の桁からの桁上げデータ［Ｃ］
と経路２ｅを通って送られてきた同一桁からの合計デー
タ［Ｓ］と経路２ｆを通って送られてきた部分積Ｐ０３
とが加算される。この加算結果である合計データ［Ｓ］
と桁上げデータ［Ｃ］は、最終段である加算回路３に入
力される前に、その伝送経路３ｃ、３ｄに対して図１に
示すように挟み込まれたセレクタ５、６にそれぞれ入力
される。加算回路２の他の桁において加算されたデータ
についても同様に各伝送経路３ｂ，３ｅ〜３ｉに対して
挟み込まれたセレクタ４、７〜１１にそれぞれ入力され
る。
て送られてきた１つ下位の桁からの桁上げデータ［Ｃ］
と経路２ｅを通って送られてきた同一桁からの合計デー
タ［Ｓ］と経路２ｆを通って送られてきた部分積Ｐ０３
とが加算される。この加算結果である合計データ［Ｓ］
と桁上げデータ［Ｃ］は、最終段である加算回路３に入
力される前に、その伝送経路３ｃ、３ｄに対して図１に
示すように挟み込まれたセレクタ５、６にそれぞれ入力
される。加算回路２の他の桁において加算されたデータ
についても同様に各伝送経路３ｂ，３ｅ〜３ｉに対して
挟み込まれたセレクタ４、７〜１１にそれぞれ入力され
る。
【００１２】このとき、これらのセレクタ４〜１１の他
の入力端には、入力データであるＸｉ，Ｙｊ（ｉ，ｊ＝
０〜３）をそれぞれ図１に示すように入力させる。そし
て、図示しない所定の制御信号をセレクタ４〜１１に与
えることによって、前段までの部分積Ｐｉｊの加算結果
（経路３ｂ〜３ｉより送られてきたデータ）と入力デー
タであるＸｉ，Ｙｊとのいずれを選択するかを決定し、
選択したデータを加算回路３に入力させる。
の入力端には、入力データであるＸｉ，Ｙｊ（ｉ，ｊ＝
０〜３）をそれぞれ図１に示すように入力させる。そし
て、図示しない所定の制御信号をセレクタ４〜１１に与
えることによって、前段までの部分積Ｐｉｊの加算結果
（経路３ｂ〜３ｉより送られてきたデータ）と入力デー
タであるＸｉ，Ｙｊとのいずれを選択するかを決定し、
選択したデータを加算回路３に入力させる。
【００１３】ここで、全てのセレクタ４〜１１について
一律に同種のデータを選択するように制御してやること
により、加算回路３には部分積Ｐｉｊと入力データＸ
ｉ，Ｙｊのどちらか一方のデータしか入力されないこと
になる。したがって、図１に示す並列乗算器は、各セレ
クタ４〜１１において部分積Ｐｉｊを選択すれば通常通
りの乗算器として動作し、入力データＸｉ，Ｙｊを選択
すれば全加算器として動作するようになる。
一律に同種のデータを選択するように制御してやること
により、加算回路３には部分積Ｐｉｊと入力データＸ
ｉ，Ｙｊのどちらか一方のデータしか入力されないこと
になる。したがって、図１に示す並列乗算器は、各セレ
クタ４〜１１において部分積Ｐｉｊを選択すれば通常通
りの乗算器として動作し、入力データＸｉ，Ｙｊを選択
すれば全加算器として動作するようになる。
【００１４】すなわち、入力データＸｉ，Ｙｊを選択し
たときは、加算回路２で計算された部分積Ｐｉｊの加算
結果は加算回路３には入力されず、入力データＸｉ，Ｙ
ｊそのものが加算回路３に入力される。そして、この入
力データＸｉ，Ｙｊの加算結果が並列乗算器の出力とし
て出力されるので、並列乗算器が全加算器として動作す
ることになる。これにより、図３に示した乗算器２０の
代わりに本実施例の並列乗算器を用いれば、その各セレ
クタ４〜１１で入力データＸｉ，Ｙｊを選択してこの並
列乗算器を全加算器として動作させるように制御するこ
とにより、算術論理演算器２１の他に新たな加算器を設
けることなく、異なる２つの加算処理を１サイクルで行
うことが可能となる。
たときは、加算回路２で計算された部分積Ｐｉｊの加算
結果は加算回路３には入力されず、入力データＸｉ，Ｙ
ｊそのものが加算回路３に入力される。そして、この入
力データＸｉ，Ｙｊの加算結果が並列乗算器の出力とし
て出力されるので、並列乗算器が全加算器として動作す
ることになる。これにより、図３に示した乗算器２０の
代わりに本実施例の並列乗算器を用いれば、その各セレ
クタ４〜１１で入力データＸｉ，Ｙｊを選択してこの並
列乗算器を全加算器として動作させるように制御するこ
とにより、算術論理演算器２１の他に新たな加算器を設
けることなく、異なる２つの加算処理を１サイクルで行
うことが可能となる。
【００１５】なお、この並列乗算器を全加算器として使
用した場合はＺ３〜Ｚ６の４ビットに出力され、乗算器
として使用した場合はＺ０〜Ｚ６までの７ビットに出力
されるので、セレクタ４〜１１での選択結果に応じて後
段の処理でビット桁合わせをする必要があるが、これは
単にビットシフトを行うだけで容易に実現できる。
用した場合はＺ３〜Ｚ６の４ビットに出力され、乗算器
として使用した場合はＺ０〜Ｚ６までの７ビットに出力
されるので、セレクタ４〜１１での選択結果に応じて後
段の処理でビット桁合わせをする必要があるが、これは
単にビットシフトを行うだけで容易に実現できる。
【００１６】
【発明の効果】以上説明したように本発明によれば、従
来の並列乗算器を構成している多段接続された複数の加
算器のうちの最終段にある加算器の入力部にセレクタを
設け、このセレクタによりその直前にある加算器からの
出力と上記並列乗算器への入力データとのいずれかを選
択し、選択したデータを上記最終段の加算器に与えるよ
うにしたことにより、そのセレクタでのデータの選択に
より上記並列乗算器を乗算器としても全加算器としても
使用することが可能となるので、従来の回路に新たな加
算器を設けることなく、異なる２つの加算処理を１サイ
クルで行うことができるようにすることができる。
来の並列乗算器を構成している多段接続された複数の加
算器のうちの最終段にある加算器の入力部にセレクタを
設け、このセレクタによりその直前にある加算器からの
出力と上記並列乗算器への入力データとのいずれかを選
択し、選択したデータを上記最終段の加算器に与えるよ
うにしたことにより、そのセレクタでのデータの選択に
より上記並列乗算器を乗算器としても全加算器としても
使用することが可能となるので、従来の回路に新たな加
算器を設けることなく、異なる２つの加算処理を１サイ
クルで行うことができるようにすることができる。
【図１】本発明の演算回路を構成する乗算器の一実施例
を示す図である。
を示す図である。
【図２】乗算処理の内容を説明するための概念図であ
る。
る。
【図３】従来の演算回路を示す図である。
１〜３ 加算回路 ４〜１１ セレクタ（ゲート） １ａ〜１ｋ，２ａ〜２ｌ，３ａ〜３ｉ，４ａ〜４ｈ デ
ータ伝送経路 Ｘｉ，Ｙｊ（ｉ，ｊ＝０〜３） 入力データ Ｐｉｊ（ｉ，ｊ＝０〜３） 部分積 Ｚｋ（ｋ＝０〜６） 乗算結果
ータ伝送経路 Ｘｉ，Ｙｊ（ｉ，ｊ＝０〜３） 入力データ Ｐｉｊ（ｉ，ｊ＝０〜３） 部分積 Ｚｋ（ｋ＝０〜６） 乗算結果
Claims (1)
- 【請求項１】 多段接続された複数の加算器を有し、入
力データの乗算を行う演算回路において、 前記複数の加算器の最終段の加算器の入力部に接続さ
れ、その前段の加算器の出力と前記入力データとを切り
替えて前記最終段の加算器に出力するセレクタを備えた
ことを特徴とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2368693A JPH06214758A (ja) | 1993-01-19 | 1993-01-19 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2368693A JPH06214758A (ja) | 1993-01-19 | 1993-01-19 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06214758A true JPH06214758A (ja) | 1994-08-05 |
Family
ID=12117335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2368693A Withdrawn JPH06214758A (ja) | 1993-01-19 | 1993-01-19 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06214758A (ja) |
-
1993
- 1993-01-19 JP JP2368693A patent/JPH06214758A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |