JPS6135590B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は論理回路に係り、デジタル乗算をなす
〓〓〓〓〓
集積回路、特に積累算もできる乗算器回路に関す
る。デジタル乗算を行なう集積回路即ちモノリシ
ツク回路は勿論公知である。簡単に言えば、この
ような乗算器はデジタル（一般に２進数の）乗数
量とデジタル被乗数量により動作して２進積を得
るものである。また一般に、乗数、被乗数のデジ
ツトの桁数は等しい。乗算されるこれら量の桁位
全部を維持する必要がある場合、積は乗数或は被
乗数の２倍のビツト桁数のものである。このよう
なデジタル乗算器は一般に次の２つのモードのい
ずれかで演算をなし、２つのモードの一方は整数
モードで乗算される量が正の整数として処理さ
れ、他方のモードは２つの補数モードで乗数、被
乗数および積は各々符号を有する（即ち正もしく
は負の）バイナリ・フラクシヨンであらわされ
る。

乗算器のある適用例では、一連の対をなした数
量から得た一連の積を乗算或は加算することが必
要である。この累算機能は乗算器回路の外部にあ
るロジツクを用いて行い得るものであるが、乗算
器と同じ集積回路に累算機能をもたせるようにし
た方が一層効果的であることは明らかである。対
になつた12ビツト量を乗算しその積を累算する乗
算器−累算器の一例としてTRW LSTプロダクツ
（カルホルニヤ、レドンドビーチ）社のモデル
TDC1003Jがある。この回路の場合累算機能が動
作すると、各積量は累算器レジスタの内容に加算
され、或は使用者の選択により累算器レジスタの
内容が積から減算され、累算器レジスタに記憶さ
れるようになつている。

この一般型乗算器−累算器は種々の目的に使用
して満足できる結果を得ることができるものであ
るが、累算器レジスタに選択した値をプレロード
した後、レジスタにおいて積を更に累算し始める
ことが望ましい演算がいくつかある。この累算器
レジスタにプレロードする値は、例えば、乗算器
−累算器を他の演算に用いている間に、外部的に
一時記憶した積の中間累算である。このようなプ
レロード機能と等価な機能を行なうロジツクを乗
算器−累算器回路に外部的に設けることも可能で
ある。例えば、初期量ＰはＰに1.0を乗算し且つ
回路を純乗算用に、即ち累算器としての機能がな
いように条件ずけることによつて累算器レジスタ
に記憶させることもできる。しかし、このような
外部ロジツクは、遅延時間が附加されるので、必
要とする演算機能を行なう場合に、効率が悪い。

以上のことから、前記機能を行ない、しかも外
部ロジツクを用いる技術に比較して複雑性を少な
くし更に演算時間を減少させる集積回路が大いに
望まれていることがわかるであろう。理想的に
は、乗算器−累算器に累算器レジスタの内容をプ
レセツトする回路はレジスタの選択されたフイー
ルドのみをプレセツトし選択されない回路はその
ままにしておくように動作できるものでなければ
ならないが、本発明はこの要求をみたすようにな
されたものである。

従つて、本発明は一組の入力端子に加えた入力
信号に従い選択的にプレロードされる累算器レジ
スタを有する集積乗算器−累算器回路であり、基
本的に本発明による改良は乗算器回路と、この乗
算器回路に結合した合計回路と、この合計回路か
らのデータを受入れるように結合された累算器レ
ジスタと、この累算器レジスタからのデータを合
計回路に選択的に送出する累算器制御ロジツクと
をそなえた乗算器−累算器回路に用いるプレロー
ド制御手段を含むものである。

本発明の重要な一面により、このプレロード制
御手段は制御信号に応答して動作し、３つの別々
の源のひとつから、即ち合計回路から、或は累算
器レジスタにプレロードするデータを供給する入
力端子から、或は累算器レジスタ自体から累算器
レジスタにデータを伝達するように構成されてい
る。プレロード制御手段の動作は、データを合計
回路から得るべきかどうかを決めるプレロード制
御信号と、プレロードの際に入力データでプレロ
ードされるべき累算器レジスタのフイールドを指
定するフイールド選択信号とによつて制御され
る。

本発明の好ましい実施例において、入力端子は
累算器レジスタの対応出力端子と同一の端子ピン
である。これらの二重機能をはたすために、本発
明による回路は累算器レジスタと入／出力端子と
の間に接続された３状態バツフア手段をそなえ、
このバツフア手段はプレロード制御手段からの信
号によつて制御されるようになつている。バツフ
ア手段の１つの状態は高インピーダンス状態であ
り、この状態にある時に累算器レジスタを入／出
力端子からきりはなして、端子が入力データをプ
〓〓〓〓〓
レロード制御端子に供給するのに用いられるよう
にしている。バツフア手段が高インピーダンス状
態でない場合、バツフア手段は累算器レジスタの
出力データを端子に送出するように動作する。

本発明の他の重要な一面により、バツフア手段
はプレロード制御信号或はフイールド選択信号に
より高インピーダンス状態となる。従つて、フイ
ールド選択信号は、２つの目的、即ちフイールド
されるべきフイールドを選択する目的とプレロー
ドでない時に入／出力端子から分離されるべきフ
イールドを選択する目的のうちの一方をはたすも
のである。

以下の詳細な説明から明らかなように、本発明
は集積乗算器−累算器回路の分野に大きい進歩を
もたらしたものであり、特に一連の乗算累積にお
いて希望のステージの入力データで累算器レジス
タ或はその選択フイールドをプレロードする従来
得られなかつた集積回路を提供するものである。

以下本発明を添付図面を参照して説明する。こ
れらの図面からわかるように、本発明は基本的に
乗算器−累算器集積回路に関するものである。第
１図に簡単に図示したように乗算器−累算器回路
は入力レジスタ１０，１２、乗算器回路１４、合
計回路１６、累算器レジスタ１８をそなえてい
る。入力レジスタ１０，１２は２つの入力量即ち
乗数と被乗数を端子Ｘ_IN，Ｙ_INから入力し、これ
ら入力量はライン２０，２２をそれぞれ介して乗
算器１４に送られる。乗算器１４の出力積はライ
ン２４を介して合計回路１６に送られる。累算器
レジスタ１８はレジスタの３つの異つたフイール
ドから並列に出力をライン２６ａ，２６ｂ，２６
ｃに出力するもので、これらのライン２６ａ〜２
６ｃは乗算器制御ロジツク２８に接続されてい
る。この累算器制御ロジツク２８は累算器レジス
タ１８の内容がライン３０を介して合計回路１６
に送出されるのを制御するものである。合計回路
１６の出力データはライン３２を介して送出され
る（このライン３２は、本発明を用いない乗算器
−累算器回路の場合、累算器レジスタ１８の入力
端子に直接接続される）。しかし、このように直
接接続すれば、累算器レジスタ１８の内容を希望
の値にまでプレロードする手段を得ることができ
ず、またこのプレロード操作を外部ロジツクで行
なうとしても無効になつてしまう。

本発明により、乗算器−累算器回路は、合計回
路１６からライン３２を介してデータを受け且つ
ライン４２を介し選択データを累算器レジスタ１
８に送出するように接続したプレロード制御ロジ
ツク４０をそなえている。このプレロード制御ロ
ジツク４０は入力端子４６ａ，４６ｂ，４６ｃか
らライン４４ａ，４４ｂ，４４ｃを介して入力デ
ータを入力している。これら入力端子４６ａ〜４
６ｃは、本実施例の場合、累算器レジスタ１８属
の出力端子となるものである。更にロジツク４０
はライン４８ａ，４８ｂ，４８ｃを介してデータ
を入力し、これらのライン４８ａ〜４８ｃは図示
したように累算器レジスタ１８の出力ライン２６
ａ，２６ｂ，２６ｃにそれぞれ接続されている。
ライン５０を介して加えられるプレロード信号お
よびライン５２ａ，５２ｂ，５２ｃを介して加え
られるフイールド選択信号に制御されて、プレロ
ード制御ロジツク４０は、合計回路１６からのデ
ータ、或は入力端子４６ａ〜４６ｃからのデー
タ、或はライン４８ａ〜４８ｃを介した累算器レ
ジスタ自体からのデータをライン４２を介して累
算器レジスタ１８に送出する。

端子４６ａ，４６ｂ，４６ｃを入出力端子とし
て用いるために、３状態バツフア５６ａ，５６
ｂ，５６ｃが累算器レジスタ１８の出力ライン２
６ａ，２６ｂ，２６ｃと対応出力端子４６ａ，４
６ｂ，４６ｃの間にそれぜれ設けられている。３
状態バツフア５６ａ〜５６ｃの出力はライン２６
ａ〜２６ｃを介して与えられる入力の状態および
ライン５８ａ，５８ｂ，５８ｃを介してバツフア
に加えられる制御信号の状態に応じて３つの状態
のうちのひとつをとる。制御ライン５８のひとつ
に加えた電圧レベルが高い場合、対応バツフア５
６は高インピーダンス状態となり、対応ライン２
６が出力端子４６からはずされ、従つて入力デー
タは端子４６に与えられてライン４４を介してプ
レロード制御ロジツク４０に送られる。一方、制
御ライン５８のひとつに加えられた電圧レベルが
低い場合、バツフア５６は低インピーダンス状態
となり、対応端子４６の出力はバツフアに加えら
れる入力のレベルによつて決定されることにな
る。このようにして、端子４６は入力端子とし
て、また出力端子として作用するのである。制御
ライン５８ａ〜５８ｃの信号はライン５０，５２
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ａ，５２ｂ，５２ｃを介して与えられるプレロー
ド・フイールド選択制御信号に応答してプレロー
ド制御ロジツク４０により発生される。

第１図に図示したデータ路はマルチ・ビツト路
である。入力レジスタ１０，１２は例えば８ビツ
ト、12ビツト或は24ビツトのように任意のもので
よい。説明の便宜上、この実施例では８ビツト乗
算器−累算器を詳細に説明することにする。累算
器レジスタ１８は乗算器１４から出力される多数
の積の和を累算するのに充分な長さをもつたもの
でなければならない。乗算器１４がライン２４を
介して供給する積は各入力レジスタ１０，１２の
語長よりも２倍の語長をもつているので、累算器
レジスタ１８は入力レジスタよりも多少大きい語
長をもつていなければならない。８ビツト乗算器
−累算器に関する以下の詳細な説明からわかるよ
うに、累算器レジスタ１８は19ビツトの長さをも
ち、便宜上８ビツトの最下位フイールド、８ビツ
トの最上位フイールド、最上位フイールドより上
の附加３ビツトの延長フイールドに分けられてい
る。これらの３つのフイールドは３本のライン２
６、３つのバツフア５６、３本の入力ライン４
４、３本の再循環データ・ライン４８で区別して
図示されている。累算器レジスタ１８のフイール
ドがプレロード制御ロジツク４０により選択的に
プレロードされるということは、本発明の重要な
ポイントである。

ライン５０のプレロード制御信号の効果は、信
号が特定の状態例えば論理“０”である場合、こ
れにより入力データが累算器レジスタ１８にプレ
ロードされない事をプレロード制御ロジツク４０
に指示するということである。しかし、プレロー
ド制御信号が反対の状態例えば論理“１”であ
り、ライン５２ａ〜５２ｃのフイールド選択信号
のうちの少なくともひとつが特定の状態にある場
合、プレロード制御ロジツク４０は少くなくとも
ひとつのライン４４を介して少なくとも１つの入
力フイールドからデータを入力し、この入力デー
タをライン４２を介して累算器レジスタ１８に送
出する。プレロード制御ロジツクはライン５８を
“Ｈ”状態に設定するので、３状態バツフア５６
は端子４６からのデータ入力に対し高インピーダ
ンス状態となる。

フイールド選択信号５２ａ〜５２ｃによつて選
択されないフイールドに対しては、累算器レジス
タ１８からのデータがライン４８ａ，４８ｂ，４
８ｃのひとつ或はそれ以上のラインを介してプレ
ロード制御ロジツク４０に再循環され、更にライ
ン４２を介して累算器レジスタ１８に再循環され
る。従つて、累算器レジスタの選択フイールドは
入力端子４６ａ〜４６ｃに加えられたデータでプ
レロードされ、一方プレローデング選択されなか
つた累算器レジスタのフイールドはそのまま残さ
れる。

以下詳細に説明するように、累算器制御ロジツ
ク２８は２つの制御信号、即ちライン６２の累算
信号、ライン６４の加減信号、これら２つの制御
信号の状態に応じて、累算器制御ロジツク２８は
(1)累算器レジスタ１８の内容がライン２４の現在
の積データに加算されるように、或は(2)累算器レ
ジスタの内容の補数即ち否定がライン２４の積か
ら減算されるようにライン３０を介して合計回路
１６に送出するか、或は(3)全くデータを送出せず
従つて回路は純乗算器として動作する。

以下、更に詳細に説明した内容から明らかなよ
うに、データはライン６６の積クロツク信号によ
り累算器レジスタ１８に入力される。ライン６
８，７０には、入力レジスタ１０，１２に入力デ
ータを入力する２つの別々の入力クロツク信号が
加えられている。

第２図は第１図の累算器制御ロジツク２８とプ
レロードロジツク４０のひとつのバイナリ・ステ
ージを示すもので、第１図と同様な論理回路のラ
インや部分には同様な参照番号にダツシユ（′）
を付して図示した。従つてプレロード制御ロジツ
ク４０のシングル・ステージ部は第２図において
４０′で、また累算器制御ロジツク２８のシング
ル・ステージ部は２８′でそれぞれ図示されてい
る。

合計回路（第１図）は、第２図に図示したよう
に、複数の全２進加算器（そのひとつを１６′で
示した）をそなえ、各全加算器１６′は乗算器回
路１４（第１図）からライン２４を介して入力信
号を受け、更に累算器制御ロジツク２８′からラ
イン３０′を介して他の入力信号を受けるように
なつている。更に各全加算器１６′はライン７０
ａを介して前のステージから桁上げ信号を受け、
ライン３２′に合計信号を出力し、ライン７０ｂ
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に次のステージへ桁上げ信号を出力する。第３図
の完全な論理図からわかるように、最小位ステー
ジの桁上げ信号入力が累算器レジスタ１８の内容
の２の補数を取る際に利用されることを除いて、
最上位ステージからの桁上げ信号は無く、また最
下位ステージへの桁上げ信号もないことは勿論で
ある。

各プレロード制御ロジツク・ステージ４０は３
つのANDゲート７２，７４，７６と２つのORゲ
ート７８，８０をそなえている。ライン５０のプ
レロード信号はANDゲート７２への１つの入力
として、ANDゲート７６への１つの入力とし
て、ANDゲート７４への反転入力として、ORゲ
ート７８への入力としてそれぞれ加えられる。第
１図において説明したライン５２のフイールド選
択信号は乗算積語に関するバイナリ・ステージの
位置に応じてライン５２ａ，５２ｂ，５２ｃのフ
イールド選択信号であり、ANDゲート７２へ反
転入力として、ANDゲート７６へ入力として、
ORゲート７８へ第２の入力としてそれぞれ加え
られる。ANDゲート７２，７４，７６の出力は
ライン８６，８８，９０を介してORゲート８０
に加えられ、ORゲート８０の出力は、累算器レ
ジスタ１８の１つのバイナリ・ステージを形成す
るＤ型フリツプフロツプ１８′のＤ入力にライン
４２′を介して加えられる。

フリツプフロツプ１８′からライン２６′に出力
した反転出力（）は反転３状態バツフア５６′
へ入力され、該バツフアの出力は入出力端子４６
のひとつに接続されている。この入／出力端子４
６はライン４４′を介してANDゲート７６の第３
の入力に接続されている。フリツプフロツプ１
８′の非反転出力（Ｑ）はライン２６″を介して累
算器制御ロジツク２８′に送出され、更にライン
４８′を介してプレロード制御ロジツク・ステー
ジ４０′のANDゲート７２の第３入力として加え
られている。

累算器制御ロジツク２８′はANDゲート９４と
EXCLUSIVE OPゲート９６で構成されている。
EXCLUSIVE ORゲート９６は２つの入力を入力
し、その一方はライン６４の加減信号であり、他
方はフリツプフロツプ１８がライン２６″に出力
した“Ｑ”出力である。EXCLUSIVE ORゲート
９６の出力はライン９８を介してANDゲート９
４の一方の入力となり、ANDゲート９４の他の
入力はライン６２の累算制御信号である。AND
ゲート９４の出力はライン３０′を介して全加算
器１６′に接続されている。

プレロード制御ロジツク・ステージ４０′の動
作を以下説明する。乗算器１４の出力の１ビツト
が、累算器制御ロジツク１８′からの情報を加算
或は減算する全加算器１６′にライン２４′を介し
て加えられ、その後合計回路１６の各ステージ、
即ち各加算器１６′からの出力データがライン３
２′を介して対応プレロード制御ロジツク・ステ
ージ４０′に送出される。基本的に、このプレロ
ード制御ロジツク・ステージ４０′は３つの入力
データ源、即ち(1)ライン３２′を介して全加算器
１６′から得られるデータ、(2)ライン４４′を介し
て入／出力端子４６′から得られるデータ、(3)ラ
イン２６″，４８′を介してフリツプフロツプ１
８′から再循環されるデータをもつている。プレ
ロード制御ロジツク・ステージ４０′はライン５
０のプレロード制御信号およびライン５２のフイ
ールド選択信号の状態に応じて前記３つの源のひ
とつからデータを選択し、選択されたデータは、
ライン６６に出力される積クロツク信号によりフ
リツプフロツプ１８′に入力される。

ライン５０のプレロード制御信号が論理“０”
の場合、プレローデングは行なわれず、通常の乗
算器−累算器機能が得られる。プレロード制御信
号が論理“０”であれば、ANDゲート７４は動
作可能となるが、ANDゲート７２，７６は動作
不可能となる。従つて、プレロード制御ロジツ
ク・ステージ４０′が選択したデータはライン３
２′を介して全加算器１６′から出力されたもので
ある。この選択データはライン８８を介してOR
ゲート８０へ、更にライン４２′を介してフリツ
プフロツプ１８′へ送出される。ライン５０のプ
レロード信号はORゲート７８に入力され、更に
バツフア５６′の制御端子にも入力されるので、
ライン５２のフイールド選択信号が論理“０”の
場合、バツフアは低インピーダンス状態となり、
端子４６が出力端子として機能することになる。
従つてフリツプフロツプ１８に入力したデータ
は、端子４６′に出現し、出力される。

ライン５０のプレロード信号がこの“０”状態
にあり、ライン５２のフイールド選択信号が論理
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“１”である場合、バツフア５６′は高インピーダ
ンス状態となり、累算器レジスタ１８′からの出
力を阻止し、同時に入力はANDゲート７６で阻
止される。このようにして、フイールド選択信号
は母線構成における通常のデータルート指定機能
用に用いられるのである。フイールド選択信号が
論理“１”の場合、出力データは、他の回路に送
出されるように、データ母線に加えることができ
る。フイールド選択信号が論理“０”の場合、母
線へのデータ出力は禁止され、入力はプレロード
制御信号により与えられる。

ライン５０のプレロード信号が論理“０”で、
ライン５２のフイールド選択信号も論理“０”の
場合、この特定のステージはプレロード用に選択
されたもので、この場合、ANDゲート７２，７
４が共に動作不可能とされ、ANDゲート７６が
動作可能となる。更に、ライン５０のプレロード
信号の論理“１”の状態はORゲート７８を介し
てバツフア５６′の制御端子に伝達され、バツフ
ア５６′を高インピーダンス状態にするので、端
子４６′は入力端子となる。従つて、端子４６′に
加えた入力データはライン４４′を介して動作可
能状態のANDゲート７６に、更にライン９０、
ORゲート８０、ライン４２′を介してフリツプフ
ロツプ１８′のＤ端子に加えられる。このように
して、入／出力端子４６′に加えたデータは累算
レジスタ１８（第１図）の１つのステージをそな
えたフリツプフロツプ１８′にプレロードされ
る。

前述したように、累算レジスタ１８（第１図）
全体を入力データでプレロードする必要はない
が、選択したフイールドをプレロードすることが
できる。この場合、プレロードされるべきでない
累算器レジスタ１８の部分の内容を保存しておく
必要がある。このためには、累算器レジスタ１８
の別々のフイールドには別々のクロツク信号を用
意するという多少不便な方法を用いてもよいが、
本発明の回路では、同じ結果をライン６６の単一
の積クロツク信号のみを利用して得ている。ライ
ン５０のプレロード信号が論理“１”、ライン５
２のフイールド選択信号が論理“０”の状態の場
合、ANDゲート７４，７６が動作不可能、AND
ゲート７２が動作可能状態となる。従つて、デー
タはフリツプフロツプ１８′のＱ出力からライン
２６″，４８′を介してANDゲート７２を通り、
更にライン８６、ORゲート８０、ライン４２′を
介してフリツプフロツプ１８′のＤ端子に再循環
される。従つて、累算器レジスタ１８（第１図）
の選択フイールドにライン５０のプレロード信号
およびライン５２のフイールド選択信号を適切に
操作してデータをプレロードする場合にはプレロ
ードするように選択されなかつた累算器レジスタ
のフイールドはその内容をプレロード制御ロジツ
ク４０′を介して再循環することによつて、その
ままの状態で保持される。

累算器制御ロジツク２８′の動作は第２図の詳
細な論理回路から容易に理解できるところである
が、ライン６２の累算信号が論理“０”の場合、
ANDゲート９４は動作不可能状態となり、従つ
てライン３０′の出力信号はフリツプフロツプ１
８′のライン２６″の入力データの状態とは無関係
に論理“０”である。しかし、ライン６２の累算
信号が論理“１”であれば、ANDゲート９４は
動作可能状態となり、ライン３０′の出力は部分
的にライン６４の加減信号の状態によつて決定さ
れる。ライン６４の加減信号が論理“０”であれ
ば、ライン９８のEXCLUSIVE ORゲートの出力
はフリツプフロツプ１８′からの入力の状態に対
応する。従つてフリツプフロツプ１８′のＱ出力
がライン３０′にあらわれ、全加算器１６′に入力
される。従つて、累算器レジスタ１８（第１図）
の内容はライン２４を介して乗算器１４（第１
図）から供給した積に加算される。

一方、ライン６４の加減制御信号が論理“１”
の場合、EXCLUSIVE ORゲート９６は論理コン
バータとして動作し、累算器レジスタ１８（第１
図）の各ビツトの反転値が全加算器１６′に供給
される。従つて第３図に図示した本発明の乗算器
−累算器の論理図に関連させてわかるように、累
算器レジスタ１８の内容が、乗算器１４（第１
図）から供給した現在の積から減算されることに
なる。

第３図は前述した原理を用い、８ビツト入力と
19ビツト累算器レジスタを有する乗算器−累算器
の一例を示すものである。入力レジスタは８個の
フリツプフロツプ１０′（図面が読みやすいよう
に、２個のみを図示した）と、８個のフリツプフ
ロツプ１２′（同様に２個のみを図示した）とを
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そなえている。フリツプフロツプ１０′，１２′の
出力は、乗算器１４（第４図に詳細に図示した）
の入力端子に加えられる。積出力フイールドは乗
算器ブロツク１４にPR_SGN〜PR₆，PR₇〜PR₁₄と
して示されている。この例の累算器レジスタ１８
（第１図）のセグメンテーシヨンは最下位積フイ
ールドをPR₇〜PR₁₄とし、最上位積フイールドを
PR_SGN〜PR₆とするものである。延長積フイール
ドは乗算器１４から直接得られる入力がないフリ
ツプフロツプで示した附加桁位の３ビツトでなる
ものである。

第３図に図示したように、第１図のライン５２
ｃの制御信号に対応するフイールド制御信号
TSLが積の８つの最小位ビツト、即ち乗算器１
４の出力PR₇〜PR₁₄から得られるビツトに対応す
るプレロード制御ロジツク・ステージ４０′に加
えられる。制御信号TSMは第１図のライン５２
ｂのフイールド選択信号に対応するもので、８つ
の最上位ステージ、即ち乗算器出力PR_SGN〜PR₆
から出ているものに加えられる。同様に、フイー
ルド選択信号TSEは第１図のライン５２ａの信
号に対応するもので、累算器レジスタ１８の３つ
の延長ビツト即ちステージに加えられている。

図示の回路において、ライン６２の累算信号お
よびライン６４の加減信号はフリツプフロツプ１
００，１０２にそれぞれクロツク信号により入力
されている。これらフリツプフロツプ１００，１
０２のＱ出力は母線を介して累算器制御ロジツク
２８の全ステージ２８′に接続されている。フリ
ツプフロツプ１００，１０２のＱ出力ANDゲー
ト１０４に入力されて、ANDゲート１０４の出
力は最小位ステージの全加算器１６′桁上げ入力
に加えられている。従つて、累算信号および加減
信号が共に論理“１”で、減算累算が行なわれる
べきであることを示している場合は、累算器レジ
スタ１８の内容の２の補数をとることによつて従
来の減算機能を行なうために“１”が最小位ビツ
ト位置に加算される。公知のように、２進数の否
定即ち２の補数は、最初に、累算器制御ロジツク
で行なわれるように、１の補数を取り、そして最
小位ビツト位置に１を加えることによつて得られ
る。

第３図の乗算器−累算器には乗算器の積を従来
のように丸めるために丸め入力１０６が加わり、
更に２の補数モード入力１０８が加えられる。こ
の２の補数モード入力はフリツプフロツプ１１０
にクロツク信号により入力され、フリツプフロツ
プ１１０の出力はANDゲート１１２を動作可能
状態にし、更に２の補数モード指示を乗算器１４
に供給するのに用いられる。ANDゲート１１２
が２の補数モードを選択することによつて動作可
能状態となると、乗算器１４の符号出力がライン
１１４を介してANDゲート１１２に加えられ、
更に累算器レジスタ１８（第１図）の３つの延長
ステージに含まれる３つの全加算器１６′に入力
される。従つて、２の補数モードにおいて、積の
符号は19ビツト全部に及ぼされ、従つて累算器レ
ジスタのデータが積に適切に加減算される。

乗算器の構成は本発明において特に限定される
ものではなく、第４図に図示したものは８×82進
乗算器の詳細論理回路である。第４図の乗算器は
従来のもので、多数の全加算器FA、半加算器
HA、および他の従来の論理ゲートをそなえてい
る。

以上の説明からわかるように、本発明はデジタ
ル乗算器の分野に大きな進歩をもたらすものであ
り、特に、プレロードの選択がなされないレジス
タのフイールドに影響を与えることなく、累算器
にデジタル量を選択的にプレロードすることがで
きる乗算器−累算器を提供するものである。

また、本発明は前記説明内容のみに限定される
ものでなく、その要旨を変更しない範囲で任意に
改良変形でき、それらはいずれも本発明の要旨範
囲に入るものである。

【図面の簡単な説明】

第１図は本発明による乗算器−累算器回路を示
す概略図、第２図は第１図に示した乗算器−累算
器回路の１つのステージの部分論理図で、１つの
ステージに対すプレロード制御ロジツクおよび累
算器ロジツクを示すもの、第３図は本発明の実施
例である８ビツト乗算器−累算器の詳細論理図
で、重複する部分をはぶいて読みやすくしたも
の、第４図は第３図の乗算器−累算器に用いた８
ビツト乗算器列の詳細論理図である。 １０，１２……入力レジスタ、１４……乗算器
回路、１６……合計回路、１８……累算器レジス
タ、２８……累算器制御ロジツク、４０……プレ
ロード制御ロジツク、４６ａ〜４６ｃ……入／出
〓〓〓〓〓
力端子、５０，５２ａ〜５２ｃ……ライン、５６
ａ〜５６ｃ……３状態バツフア、７２〜７６……
ANDゲート、７８，８０……ORゲート。 〓〓〓〓〓

Claims (1)

1. 【特許請求の範囲】 １ 乗算器回路と、この乗算器回路に結合された
   合計回路と、この合計回路からデータを受入れる
   ように結合された累算器レジスタ、この累算器レ
   ジスタからデータを前記合計回路に選択的に送出
   する累算器制御ロジツクとを有する集積デジタル
   乗算器−累算器回路に用いるプレロード制御ロジ
   ツクにおいて、 (a) 前記合計回路からのデータを入力する第１の
   入力回路手段と、 (b) 外部入力端子からのデータを入力する第２の
   入力回路手段と、 (c) 前記第１および第２の入力回路手段のうちの
   １つからのデータを選択する制御信号に応答す
   るゲート手段とをそなえ、 前記プレロード制御ロジツクが外部的に供給さ
   れたデータを前記累算器レジスタにプレロードす
   ることを特徴とする論理回路。 ２ 前記外部入力端子が前記累算器レジスタの出
   力端子として機能し、 前記第２の入力回路手段が前記累算器レジスタ
   を前記端子に結合するバツフア手段を含み、前記
   バツフア手段が高インピーダンス状態に切換え可
   能で前記端子を前記累算器レジスタの出力から分
   離するごとくなされたことを特徴とする特許請求
   の範囲第１項記載の論理回路。 ３ 前記プレロード制御ロジツクが前記累算器レ
   ジスタ自体からのデータを入力する第３の入力回
   路をさらにそなえ、 前記ゲート手段がプレロード制御信号およびフ
   イールド選択信号に応答し、前記第１、第２、お
   よび第３の入力回路手段のうちの１つからのデー
   タを選択する手段を含み、 前記フイールド選択信号が前記プレロード制御
   ロジツクの選択ステージに接続されて、前記累算
   器レジスタの選択されたフイールドのみのプレロ
   ードを可能とし、選択されないフイールドが前記
   第３の入力回路手段を介してデータを再循環させ
   ることにより、そのままに残されることを特徴と
   する特許請求の範囲第１項または第２項記載の論
   理回路。 ４ (a) デジタル乗算器回路と、 (b) このデジタル乗算器回路からの１つの入力を
   受入れるように結合されたデジタル合計回路
   と、 (c) この合計回路からのデータを受入れる累算器
   レジスタと、 (d) 累算制御信号に応答し、前記累算器レジスタ
   からの累算データを前記合計回路の第２の入力
   へ選択的送出する累算器制御ロジツクと、 〓〓〓〓〓
   (e) 前記累算器レジスタと、一組の端子の間に結
   合された３状態バツフア手段であつて、高イン
   ピーダンス状態に切換えられ前記累算器レジス
   タを前記端子から分離するものと、 (f) 前記合計回路と前記累算器レジスタの間に介
   在したプレロード制御手段であつて、前記累算
   器レジスタに伝達するために前記合計回路、端
   子、あるいは累算器レジスタからの入力データ
   を選択するように制御可能なものとをそなえた
   ことを特徴とする論理回路。 ５ 前記プレロード制御手段がプレロード制御信
   号の第１の状態に応答して前記合計回路からの入
   力データを選択し、 前記プレロード制御手段が前記プレロード制御
   信号の第２の状態およびフイールド選択信号の第
   １の状態に応答して前記端子からの入力データを
   選択し且つ前記バツフア手段を高インピーダンス
   状態に切換え、 前記プレロード制御手段が前記プレロード制御
   信号の第２の状態および前記フイールド選択信号
   の第２の状態に応答して、前記累算器レジスタか
   らの入力データを選択し且つ前記バツフア手段を
   切換えて高インピーダンス状態でなくし、 前記フイールド選択信号が前記プレロード制御
   手段の１つ或はそれ以上の選択フイールドに加え
   得て、選択されないフイールドをそのままに残し
   て前記累算器レジスタの対応選択フイールドの１
   つ或はそれ以上に入力データをプレロードするこ
   とを特徴とする特許請求の範囲第４項記載の論理
   回路。 ６ 前記累算器制御手段が制御信号に応答して、
   前記累算器レジスタの内容を前記乗算器回路の積
   に加算し、或は前記累算器レジスタの内容を前記
   積から減算し、或は前記積に何も加算せず純乗算
   器として動作させることを特徴とする特許請求の
   範囲第４項または第５項記載の集積デジタル乗算
   器−累算器回路。 ７ 前記プレロード制御手段が (a) 前記合計回路からの入力データを選択する第
   １のゲート手段と、 (b) 複数の端子からの入力データを選択する第２
   のゲート手段と、 (c) 前記累算器レジスタからの入力データを選択
   する第３のゲート手段と、 (d) 前記第１、第２および第３のゲート手段によ
   り選択されたデータを前記累算器レジスタに送
   出する第４のゲート手段と、 前記第２のゲート手段が前記端子からの入力デ
   ータを選択するように動作可能状態となつた時、
   或はフイールド選択信号が特定の状態にある時に
   前記３状態バツフア手段を高インピーダンス状態
   に切換える第５のゲート手段とをそなえたことを
   特徴とする特許請求の範囲第４項に記載の論理回
   路。 ８ 前記プレロード制御手段に接続されたプレロ
   ード制御端子であつて、前記合計回路からの入力
   データを選択する第１の状態と、前記組の端子の
   選択フイールドからの入力データを選択する第２
   の状態とを有するプレロード制御信号を与えるも
   のと： 前記プレロード制御信号が第２の状態の時プレ
   ロードされるべき前記累算器レジスタのフイール
   ドの選択、および前記プレロード制御信号が第１
   の状態の時、前記３状態バツフア手段により前記
   組の端子からの分離されるべき前記累算器レジス
   タのフイールドの選択の２つの機能をなす少なく
   とも１つのフイールド選択端子とを更にそなえた
   ことを特徴とする特許請求の範囲第４項記載の論
   理回路。 ９ 前記プレロード制御手段の制御がプレロード
   制御信号と少なくともひとつのフイールド選択信
   号との組合せ状態によつて行なわれ、 前記プレロード選御信号が前記合計回路からの
   入力データの選択を与える第１の状態と、前記組
   の端子の選択フイールドからの入力データを与え
   る第２の状態とを有し、 前記フイールド選択信号は、前記プレロード制
   御信号が第１の状態である時に、前記３状態バツ
   フアのインピーダンス状態を決定し、もつて前記
   累算器レジスタのいずれのフイールドが前記組の
   端子から分離されるべきかを決定し、 前記フイールド選択信号は、前記プレロード制
   御信号が第２の状態にある時に、前記端子からの
   データのプレローデングに選択されるフイールド
   を決定することを特徴とする特許請求の範囲第４
   項記載の論理回路。