JPH06214869A

JPH06214869A - 記憶装置

Info

Publication number: JPH06214869A
Application number: JP5021764A
Authority: JP
Inventors: Hiroyuki Tsuruoka; 博之鶴岡
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1993-01-14
Filing date: 1993-01-14
Publication date: 1994-08-05

Abstract

(57)【要約】【目的】ＣＰＵの処理を、記憶装置の処理に制限され
ることなく実行できるようにして、システム全体の処理
速度を向上させること。【構成】アドレスＦＩＦＯ３にメモリ１にアクセスす
る先頭アドレスを蓄えておき、データ数ＦＩＦＯ４に
は、メモリ１へのデータ転送数を蓄えておく。そして、
データＦＩＦＯ２は、アクセスしたときにメモリ１に書
き込む書込データ、あるいは、メモリ１から読み出した
読出データを保持する。アクセスするときは、上記アド
レスＦＩＦＯ３の先頭アドレスを取り出し、行アドレス
と列アドレスとに分離した後、行アドレスレジスタ６と
列アドレスレジスタ７とに保持させる。そして、ＣＰＵ
の処理とは無関係に、先頭アドレスから、データ数ＦＩ
ＦＯ４に保持させたデータ数になるまで順次列アドレス
を変化させながら、メモリ１にアドレス信号を与えるよ
うにする。ＣＰＵは、適宜のタイミングでデータＦＩＦ
Ｏ２にデータを与えたり、データＦＩＦＯ２からデータ
を取り出したりする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリにデータの書き
込み及び読み出しを行うときの処理速度を向上させた記
憶装置に関するものである。

【０００２】

【従来の技術】記憶装置においては、メモリにデータを
書き込んだり読み出したりする際の、アクセス速度の向
上が求められているが、画像処理装置等、一度に大量の
データを処理する装置に用いられる記憶装置において
は、特に高速処理が求められる。記憶装置の処理を高速
化するための従来技術としては、次のようなものがあ
る。図６は、従来の記憶装置の概要を示すブロック図で
ある。図６において、１はメモリ、１０はシステムバ
ス、１１はアドレス制御部、１２はデータ転送数制御
部、１３はメモリ制御部、１４はバッファ制御部、１５
は書込データレシーバ、１６は読出データバッファであ
る。

【０００３】アドレス制御部１１は、システムバス１０
から与えられるメモリ先頭アドレス、及び、メモリ制御
部１３から与えられる行アドレスストローブ信号ＲＡ
Ｓ，列アドレスストローブ信号ＣＡＳ等に基づいて、メ
モリ１に対して順次アドレスを出力する。データ転送数
制御部１２は、システムバス１０からデータを受けて、
メモリ制御部１３に対して、データの転送数を出力す
る。メモリ制御部１３は、システムバス１０から与えら
れる書込，読出信号、データ転送数制御部１２から与え
られるデータの転送数等に基づいて、メモリ１及びアド
レス制御部１１に対して行アドレスストローブ信号ＲＡ
Ｓ及び列アドレスストローブ信号ＣＡＳを出力する。

【０００４】バッファ制御部１４は、システムバス１０
からの書込，読出信号等に基づいて、書込データレシー
バ１５，読出データバッファ１６を制御する。書込デー
タレシーバ１５は、システムバス１０からの書込データ
を一時記憶してメモリ１に出力する。読出データバッフ
ァ１６は、メモリ１からの読出データをラッチした後シ
ステムバス１０に出力する。

【０００５】次に、データ書込時の動作を例にして、上
記従来技術の動作を説明する。最初に先頭アドレスとデ
ータ転送数とを、それぞれ、アドレス制御部１１とデー
タ転送数制御部１２に与える。その後、上記先頭アドレ
スから順に、アドレス制御部１１からメモリ１に順次ア
ドレスが出力され、行アドレスストローブ信号ＲＡＳ，
列アドレスストローブ信号ＣＡＳがメモリ制御部１３か
らメモリ１に出力され、書込データが書込データレシー
バ１５からメモリ１に順次出力される。そのようにし
て、順次アドレスを１番地ずつ移動させながら、データ
転送数の数になるまで書込データレシーバ１５で受け取
ったデータをメモリ１に書き込んでいく。

【０００６】データ読出時の動作も書込動作と同様に、
最初に先頭アドレスとデータ転送数とを、それぞれ、ア
ドレス制御部１１とデータ転送数制御部１２に与えれ
ば、順次アドレスを１番地ずつ移動させながら、データ
転送数の数になるまでメモリ１から読出データバッファ
１６にデータを読み出していく。この従来技術によれ
ば、バス１０を介してメモリ１をアクセスする装置は、
最初にメモリ１の先頭アドレスとデータ転送数とを出力
し、書込信号又は読出信号を変化させるのみで、上記デ
ータ転送数だけのデータをメモリ１に書き込んだり、メ
モリ１から読み出したりできるので、高速のアクセスが
可能となる。

【０００７】なお、このような記憶装置に関連する従来
の文献としては、例えば、特開平２−１５１９４６号公
報がある。

【０００８】

【発明が解決しようとする課題】

（問題点）しかしながら、前記した従来の技術には、書
込データレシーバ１５，読出データバッファ１６とシス
テムバス１０との間のデータ授受は、１ワード毎にＣＰ
Ｕ（図示せず）が介在するため、そこがネックになって
ＣＰＵの処理が制限され、システム全体の処理速度を上
げることができないという問題点があった。また、メモ
リ１中の連続しない複数箇所にアクセスする場合、不連
続部分がある毎にＣＰＵが介在して先頭アドレスとデー
タ転送数を与える必要があって、ＣＰＵの処理が制限さ
れ、システム全体の処理速度を上げることができないと
いう問題点があった。

【０００９】（問題点の説明）現在ＣＰＵの性能が高く
なり、記憶装置のアクセス速度がシステム全体の処理速
度に大きく影響するようになっている。前記した従来の
技術では、書込データレシーバ１５，読出データバッフ
ァ１６とメモリ１との間のデータの授受は、ＣＰＵの関
与がなくても行えるようにして、ＣＰＵと記憶装置との
処理速度の差を連続したアクセスによって補おうとし
た。しかし、前記従来技術においても、書込データレシ
ーバ１５，読出データバッファ１６とシステムバス１０
との間のデータ授受は、１ワード毎にＣＰＵが介在する
必要があって、そこがネックになってＣＰＵの処理が制
限されていた。

【００１０】また、メモリ１中の連続しない複数箇所に
アクセスする場合、最初のアクセス箇所の先頭アドレス
とデータ転送数を与えて、順次１ワードずつ書き込みあ
るいは読み出しを行って、その箇所のデータが全て終了
したら、次の箇所の先頭アドレスとデータ転送数を与え
て、再び同様な動作を繰り返す。このように、不連続部
分がある毎にＣＰＵが介在して先頭アドレスとデータ転
送数を与える必要があって、ＣＰＵの処理が制限されて
いた。本発明は、以上のような問題点を解決することを
課題とするものである。

【００１１】

【課題を解決するための手段】前記課題を解決するた
め、本発明の記憶装置では、メモリの各アクセス対象箇
所の先頭アドレスを順次蓄えておくアドレスＦＩＦＯ
（First In First Out）と、上記各箇所のデータ数を順
次蓄えておくデータ数ＦＩＦＯと、アクセスしたときに
メモリに書き込む書込データ、及び、メモリから読み出
す読出データを順次保持するデータＦＩＦＯと、上記ア
ドレスＦＩＦＯとデータ数ＦＩＦＯからデータを取り出
して、メモリのアドレスを順次出力するアドレス出力部
とを具えることとした。また、そのような記憶装置にお
いて、メモリを３個以上のメモリブロックに分割し、各
メモリブロックに順番にアクセスできるようにした。

【００１２】

【作用】最初に、アドレスＦＩＦＯとデータ数ＦＩ
ＦＯとに、それぞれ、メモリ上のアクセス対象となる不
連続な複数箇所の先頭アドレスとデータ転送数とを与え
て蓄えておき、その後は、ＣＰＵの処理とは完全に切り
離されてデータの書き込み，読み出しを行う。その結
果、ＣＰＵは、記憶装置の処理に制限されることなく、
処理を実行することが可能となり、システム全体の処理
速度を向上させることができる。さらに、メモリを複数
のメモリブロックに分割し、各メモリブロックに順番に
アクセスできるようにすれば、１ワードアクセスする毎
に行アドレス，列アドレス共に変わるような場合の処理
速度を向上させることができる。

【００１３】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の第１実施例を示すブロッ
ク図である。図１において、１はメモリ、２はデータＦ
ＩＦＯ、３はアドレスＦＩＦＯ、４はデータ数ＦＩＦ
Ｏ、５は分離器、６は行アドレスレジスタ、７は列アド
レスレジスタ、８はデータ数レジスタ、９はメモリ制御
部、１０はシステムバスである。

【００１４】アドレスＦＩＦＯ３は、メモリにアクセス
する複数箇所の先頭アドレスを順次蓄えておくためのＦ
ＩＦＯであり、データ数ＦＩＦＯ４は、上記複数箇所の
データ数を順次蓄えておくためのＦＩＦＯであり、デー
タＦＩＦＯ２は、アクセスしたときに書込データ，読出
データを順次保持するＦＩＦＯである。分離器５は、ア
ドレスＦＩＦＯ３から順次先頭アドレスを読み出して、
それを行アドレスと列アドレスとに分離し、それぞれ、
行アドレスレジスタ６と列アドレスレジスタ７とに与え
る。データ数レジスタ８は、内部にカウンタを有してお
り、データ数ＦＩＦＯ４から出力された数になるまでデ
ータ転送数をカウントしながら、列アドレスレジスタ７
の出力を順次変化させていく。メモリ制御部９は、メモ
リ１に対して行アドレスストローブ信号ＲＡＳ、及び、
列アドレスストローブ信号ＣＡＳを出力する。

【００１５】図２は、アクセス対象とされたメモリの先
頭アドレスとデータ数を示す図である。図２において、
Ａ₁〜Ａ₃は、メモリ１中の各アクセス対象箇所の先頭
アドレスを示しており、Ｎ₁〜Ｎ₃は、各アクセス対象
箇所のデータ数を示している。図２に示される上記３箇
所にアクセスする場合、ＣＰＵから、各先頭アドレスＡ
₁〜Ａ₃を順にアドレスＦＩＦＯ３に与え、各データ数
Ｎ₁〜Ｎ₃を順にデータ数ＦＩＦＯ４に与えて保持させ
ておく。データをメモリ１に書き込む場合は、更に、書
き込むべきデータを順にデータＦＩＦＯ２に与えて保持
させておく。その後は、ＣＰＵが何ら関与することなく
データの書き込み、読み出しが実行される。

【００１６】次に、タイミングチャートを参照しなが
ら、第１実施例の動作を説明する。まず、データ書き込
みを行うときの動作を説明する。図３は、第１実施例に
おいてデータ書き込みを行うときのタイミングチャート
である。予め、最初のアクセス箇所に書き込むべきデー
タと先頭アドレス及びデータ数が各ＦＩＦＯ２，３，４
に入力されて、時点Ｔ₁でラッチされたものとする。そ
れと同時に、データ数レジスタ８のカウンタには、デー
タ数として、例えば“３”がセットされる。なお、その
後、各ＦＩＦＯには、記憶装置の動作とは無関係のタイ
ミングで順次それに続くアクセス箇所に書き込むべきデ
ータと先頭アドレス及びデータ数が順次入力されてい
く。

【００１７】まず、アドレスＦＩＦＯ３から最初のアド
レスデータを取り出して分離器５で行アドレスと列アド
レスとに分離する。そして、時点Ｔ₂で、行アドレスス
トローブ信号ＲＡＳをローレベルにして、その立ち下が
りでそれらをそれぞれ行アドレスレジスタ６と列アドレ
スレジスタ７とにラッチさせる。その後、時点Ｔ₃で、
書込・読出信号Ｗ／Ｒをローレベルにし、その立ち下が
りで最初のデータＤ₁をメモリ１に与え、それに続く列
アドレスストローブ信号ＣＡＳの立ち下がりで、行アド
レスＲ_1,列アドレスＣ₁で指定されるメモリ１のアドレ
スにデータＤ₁を書き込む。

【００１８】データＤ₁の書き込みが終わると、データ
数レジスタ８のカウンタが１カウント減らされると共
に、列アドレスが１番地移動し、次のデータＤ₂がメモ
リ１に与えられる。その後、列アドレスストローブ信号
ＣＡＳの立ち下がりで、行アドレスＲ_2,列アドレスＣ₂
で指定されるメモリ１のアドレスにデータＤ₂を書き込
む。以下同様にデータＤ₃が書き込まれた後、カウンタ
の値が“０”になると、終了信号ＥＮＤがローレベルに
なると共に、行アドレスストローブ信号ＲＡＳ，列アド
レスストローブ信号ＣＡＳ，書込・読出信号Ｗ／Ｒが元
の状態に復帰する。そして、時点Ｔ₇でアドレスＦＩＦ
Ｏ３から次のアドレスデータを取り出して、先と同様な
処理を繰り返していく。

【００１９】次に、データをメモリ１から読み出すとき
の動作を説明する。図４は、第１実施例においてデータ
読み出しを行うときのタイミングチャートである。図３
のタイミングチャートと異なる箇所は、「データ」と、
「ＦＩＦＯクロック」と、「Ｗ／Ｒ」だけで、その他は
図３と同様なので説明を省略する。「データ」は、デー
タがメモリ１から読み出されるタイミングを示してお
り、列アドレスストローブ信号ＣＡＳの立ち下がりに応
じて、それより僅かな時間遅れてデータが読み出され
る。「ＦＩＦＯクロック」は、メモリ１からデータＦＩ
ＦＯ２にデータを書き込むタイミングをとるクロック
で、その立ち下がりで書き込みが行われる。書込・読出
信号「Ｗ／Ｒ」は、読み出しの場合は、ハイレベルのま
ま保持される。

【００２０】図５は、本発明の第２実施例を示すブロッ
ク図である。符号は、図１のものに対応し、１−１〜１
−ｎはメモリブロックである。この実施例は、メモリを
３個以上のメモリブロックに分割することにより、アク
セス対象アドレスが１ワード毎に不連続に変わる場合の
処理速度を向上させるようにしたものである。行アドレ
スレジスタ６及び列アドレスレジスタ７は、各メモリブ
ロック毎に行アドレス，列アドレスを保持するようにな
っている。

【００２１】図７は、第２実施例においてデータ書き込
みを行うときのタイミングチャートである。図７では、
メモリを３メモリブロックに分割し、また、アクセス対
象アドレスは、１ワード書き込む毎に不連続に変わる場
合で示している。予め、最初のアクセス箇所に書き込む
べきデータと先頭アドレス及びデータ数１（１ワード毎
にアドレスが変わるのでデータ数は１となる）が各ＦＩ
ＦＯ２，３，４に入力されてラッチされているものとす
る。なお、その後、各ＦＩＦＯには、記憶装置の動作と
は無関係のタイミングで順次それに続くアクセス箇所に
書き込むべきデータと先頭アドレス及びデータ数が順次
入力されていくことは、第１実施例と同様である。

【００２２】まず、アドレスＦＩＦＯ３から最初のアド
レスデータを取り出して分離器５で行アドレスと列アド
レスとに分離する。そして、時点Ｔ₁で、メモリブロッ
ク１−１の行アドレスストローブ信号ＲＡＳ１をローレ
ベルにして、その立ち下がりでメモリブロック１−１の
行アドレスＲ₁を行アドレスレジスタ６にラッチさせ
る。

【００２３】その後、時点Ｔ₂で、メモリブロック１−
１の列アドレスＣ₁を列アドレスレジスタ７にラッチさ
せると共に、書込・読出信号Ｗ／Ｒをローレベルにし、
最初のデータＤ₁をデータＦＩＦＯ２から各メモリブロ
ックに与える。そして、それに続くメモリブロック１−
１への列アドレスストローブ信号ＣＡＳ１の立ち下がり
で、行アドレスＲ_1,列アドレスＣ₁で指定されるメモリ
ブロック１−１のアドレスにデータＤ₁を書き込む。時
点Ｔ₂では、また、メモリブロック１−２の行アドレス
ストローブ信号ＲＡＳ２をローレベルにして、その立ち
下がりでメモリブロック１−２の行アドレスＲ₂を行ア
ドレスレジスタ６にラッチさせる。

【００２４】続いて、時点Ｔ₃で、各メモリブロックへ
次のデータＤ₂が与えられ、その後のメモリ１−２への
列アドレスストローブ信号ＣＡＳ２の立ち下がりで、行
アドレスＲ_2,列アドレスＣ₂で指定されるメモリブロッ
ク１−２のアドレスにデータＤ₂を書き込む。時点Ｔ₃
では、また、メモリブロック１−３の行アドレスストロ
ーブ信号ＲＡＳ３をローレベルにして、その立ち下がり
でメモリブロック１−３の行アドレスＲ₃を行アドレス
レジスタ６にラッチさせる。さらに、次の立ち下げに備
えて、メモリブロック１−１の行アドレスストローブ信
号ＲＡＳ１をハイレベルにする。

【００２５】以下同様にメモリブロック１−３にデータ
Ｄ₃が書き込まれ、それに続いて再びメモリブロック１
−１にデータＤ₄が書き込まれる。このようにして、メ
モリブロック１−１〜１−３に順番にデータＤ₁〜Ｄ₆
が書き込まれていく。

【００２６】図８は、第２実施例においてデータ読み出
しを行うときのタイミングチャートである。図８も図７
のものと同様に、メモリを３メモリブロックに分割し、
また、アクセス対象アドレスは、１ワード読み出す毎に
不連続に変わる場合で示している。データＤ₁〜Ｄ
₆は、各列アドレスストローブ信号ＣＡＳ１〜ＣＡＳ３
の立ち下げに応じて、各メモリブロック１−１〜１−３
から出力されるデータであり、ＦＩＦＯクロックは、そ
の立ち下げにより、メモリブロック１−１〜１−３から
出力されたでーたＤ₁〜Ｄ₆を、データＦＩＦＯ２に書
き込むためのものである。その他の動作は、図７のもの
と同様なので、説明は省略する。

【００２７】１ワードアクセスする毎にアドレスが不連
続に変わる、即ち、行アドレス，列アドレス共に変わる
ようなとき、第１実施例のようにメモリが１つだけだ
と、行アドレスストローブ信号ＲＡＳの切り換えに最低
３クロック分必要であることから、３クロックの間に１
回しかデータの書き込み，読み出しができない。それに
対して、第２実施例のようにすれば、１クロック間隔で
データの書き込み，読み出しができ、その分処理速度が
向上する。なお、このように１ワードアクセスする毎に
行アドレス，列アドレス共に変わるようなメモリの使用
例としては、例えば、メモリを用途別にブロックに分割
し、分割された各メモリブロックに対してデータの書き
込み，読み出しを順次行うような場合等がある。また、
メモリブロックの数は、３個に限らず、用途に応じて４
個以上に分けることもできる。

【００２８】

【発明の効果】以上述べた如く、本発明の記憶装置によ
れば、ＣＰＵは、記憶装置の処理に制限されることな
く、処理を実行することが可能となり、システム全体の
処理速度を向上させることができる。また、メモリを複
数のメモリブロックに分けて使用すれば、１ワードアク
セスする毎に行アドレス，列アドレス共に変わるような
場合の処理速度を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すブロック図

【図２】アクセス対象とされたメモリの先頭アドレス
とデータ数を示す図

【図３】第１実施例においてデータ書き込みを行うと
きのタイミングチャート

【図４】第１実施例においてデータ読み出しを行うと
きのタイミングチャート

【図５】本発明の第２実施例を示すブロック図

【図６】従来の記憶装置の概要を示すブロック図

【図７】第２実施例においてデータ書き込みを行うと
きのタイミングチャート

【図８】第２実施例においてデータ読み出しを行うと
きのタイミングチャート

【符号の説明】

１…メモリ、１−１〜１−ｎ…メモリブロック、２…デ
ータＦＩＦＯ、３…アドレスＦＩＦＯ、４…データ数Ｆ
ＩＦＯ、５…分離器、６…行アドレスレジスタ、７…列
アドレスレジスタ、８…データ数レジスタ、９，１３…
メモリ制御部、１０…システムバス、１１…アドレス制
御部、１２…データ転送数制御部、１４…バッファ制御
部、１５…書込データレシーバ、１６…読出データバッ
ファ

Claims

【特許請求の範囲】

【請求項１】メモリの各アクセス対象箇所の先頭アド
レスを順次蓄えておくアドレスＦＩＦＯと、上記各箇所
のデータ数を順次蓄えておくデータ数ＦＩＦＯと、アク
セスしたときにメモリに書き込む書込データ、及び、メ
モリから読み出す読出データを順次保持するデータＦＩ
ＦＯと、上記アドレスＦＩＦＯとデータ数ＦＩＦＯから
データを取り出して、メモリのアドレスを順次出力する
アドレス出力部とを具えたことを特徴とする記憶装置。
【請求項２】メモリを３個以上のメモリブロックに分
割し、各メモリブロックに順番にアクセスできるように
したことを特徴とする請求項１記載の記憶装置。