JPH06214892A - ソリッドステート周辺記憶装置 - Google Patents

ソリッドステート周辺記憶装置

Info

Publication number
JPH06214892A
JPH06214892A JP5308766A JP30876693A JPH06214892A JP H06214892 A JPH06214892 A JP H06214892A JP 5308766 A JP5308766 A JP 5308766A JP 30876693 A JP30876693 A JP 30876693A JP H06214892 A JPH06214892 A JP H06214892A
Authority
JP
Japan
Prior art keywords
signal
data
sector
memory device
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5308766A
Other languages
English (en)
Inventor
Juei-Chi Hsu
ジュエイ‐チ・シュー
Ching S Jeng
チン・エス・ジェンク
Ping Wang
ピン・ワン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of JPH06214892A publication Critical patent/JPH06214892A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G11C29/765—Masking faults in memories by using spares or by reconfiguring using address translation or modifications in solid state disks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】メモリチップの価格がその歩留り（欠陥の逆）
に依存するため一層厳格な無欠陥度を要求すると歩留り
が低くなり、チップ当たりの価格が高くなるという問題
を解決する。 【構成】本ソリッドステート周辺記憶装置はコンピュー
ターから論理セクタ番号（ＬＳＮ）アドレスを受信して
物理的セクタ番号（ＰＳＮ）データにマッピングする。
ＰＳＮデータアドレスメモリユニットはソリッドステー
ト浮遊ゲート記憶セルからなる。また、マイクロシーケ
ンサーがＰＳＮへのＬＳＮのマッピングの変換オペレー
ションを制御する。ＰＳＮへのＬＳＮのマッピングを利
用するが、ユーザーが関与することなくすべて自動的に
メモリユニット内の欠陥セクタはマッピングから除か
れ、新鮮な未使用の無欠陥セクタで置換することができ
る。最後に、上記マイクロシーケンサーは本周辺装置の
信頼性を高めるためのエラー回復ルーチンを有する。

Description

【発明の詳細な説明】
【０００１】本出願は、シリコン ストーレッジテクノ
ロジーインコーポレーティッドの１９９２年著作権にか
かる著作物を示す書証ＡおよびＢを含むマイクロフィッ
シュの付録と共に提出する。これらの付録は書証Ａ（８
５フレームのマイクロフィッシュ一通）と書証Ｂ（１０
フレームのマイクロフッシュ一通）とからなる。
【０００２】本著作権所有者は米国特許商標庁の出願書
類もしくは記録として見られる本出願書類および本願の
開示に関して何人もファクシミリにより複製をとること
に異議ないが、それ以外は付録の内容のすべての著作権
を保有する。
【０００３】
【産業上の利用分野】本発明は浮遊ゲートソリッドステ
ートセルを記憶媒体として使用する周辺記憶装置に関す
る。さらに特定すると、本発明は、上記の装置および装
置を動作させる方法に関する。
【０００４】
【従来の技術】コンピューターの周辺記憶装置は本技術
分野でよく知られている。先行技術による周辺記憶装置
の一つは記憶媒体として磁気媒体を使用する。これはハ
ードディスクドライブ及びフロッピーディスクドライブ
の形で実現されている。ハードディスクドライブは何度
でも消去及び書き込みをすることができる。それらは非
常に大容量の記憶をすることができる。ソリッドステー
トメモリを使った別の型の周辺記憶装置は読み取り専用
メモリ（Read Only Memory, ＲＯＭ）である。ＲＯＭは
一度入力するとその後は読み取りだけができる。ソリッ
ドステートメモリ装置は、電力消費が少ないこととアク
セス時間が短いと言う利点をもつ。しかしながら磁気媒
体と異なり、これら装置は消去して繰り返して入力する
ことができない。
【０００５】
【発明が解決しようとする課題】最近、集積化の程度が
進み、浮遊ゲートソリッドステートメモリ装置が周辺記
憶装置として使用する提案なされている。浮遊ゲートメ
モリ装置は、電気的に入力しかつ消去することができる
ことにより、ＲＯＭメモリの利点である消費電力の低さ
およびアクセスの速さと、磁気媒体の書き込み性能とを
備えた利点とを有する。さらに集積回路の製作寸法が増
大するにともない、一層大きな集積度が達成できる。し
かしながら浮遊ゲートソリッドステートメモリ装置を使
用することの一つの問題は、チップが実質上欠陥なしで
なければならないことである。各メモリチップの価格は
その分止り（欠陥の逆）に依存するので、一層厳格な無
欠陥度を要求すると分止りが低くなり、チップ当たりの
価格が高くなることを意味する。
【０００６】ソリッドステートメモリ記憶装置が汎用さ
れるとの期待から、ソリッドステート記憶周辺装置およ
びコンピューターシステム間の電気的および機械的イン
ターフェース条件を設定するＰＣＭＣＩＡという標準が
設けられている。
【０００７】
【課題を解決するための手段】コンピューターのインタ
ーフェースをなし、コンピューターから最初にアドレス
信号を受信するソリッドステート記憶装置はその第一ア
ドレス信号を第二のアドレス信号に変換するための変換
テーブルを収容したメモリを有する。この装置はまた、
複数の浮遊ゲート記憶セルを含むソリッドステートメモ
リを有する。この装置はコンピューターからこれらセル
にデータ信号を入力し、又はコンピューターのためにこ
れらセルからデータ信号を取り出すため、前記第二アド
レス信号により複数の浮遊ゲート記憶セルをアドレス指
定するための装置を有する。最後に、本装置は、第二ア
ドレス信号で指定されるメモリ内浮遊ゲート記憶セルが
欠陥である場合には、第一アドレス信号を第三アドレス
信号に変換する変換テーブルに変更する装置を有する。
【０００８】
【実施例】図１には本発明のソリッドステートメモリ記
憶装置１０のブロック線図が示してある。装置１０は図
２に示すコンピューターシステムに使用する周辺装置で
ある。通常、コンピューターシステム１２はデータを収
容し又は取り出すため、メモリ１６にアドレス指定する
ＣＰＵ１４を有する。さらに、システム１２はハードデ
ィスクドライブ（ＨＤＤ）、ディスプレー２０、及びキ
ーボード等のＩ／Ｏユニット２２のような周辺装置を含
む。本技術分野でよく知られているように、システム１
２はＰＣ ＤＯＳまたはＭＳ ＤＯＳオペレーテイング
システムで動作するＩＢＭ ＰＣ互換システムであり、
ＣＰＵ１４が本発明の装置１０をアドレス指定すること
ができるようにするためには、メモリ１６中に装置ドラ
イバ２４と呼ばれるソフトウェアがロードされなければ
ならない。装置ドライバ２４はＰＣ ＤＯＳまたはＭＳ
ＤＯＳその他類似のオペレーテイングシステムで動作
するＩＢＭ ＰＣ互換コンピューター１２に使用するの
に適しており、そのコピーが書証Ａに記載してある。装
置ドライバ２４はＨＤＤ１８から、あるいは後述するよ
うに装置１０自身からメモリ１６中にロードできる。
【０００９】図１を参照すると、装置１０はシステム１
２からデータバス３４を介してデータ信号を受信する。
データバス３４はデータレジスタ３５、論理セクタ番号
（Logical Sector Number, ＬＳＮ）レジスタ３６、命
令（ＣＭＤ）レジスタ３８及びステータス（ＳＴＳ）レ
ジスタ４０に与えられる。本実施例では装置１０はＩＢ
Ｍ ＰＣ互換コンピューター１２とのインターフェース
をなすので、データバス３４は１６ビット幅である。デ
ータレジスタ３５は１６ビットである。ＬＳＮレジスタ
３６およびＣＭＤレジスタ３８はすべて８ビット幅であ
る。ＳＴＳレジスタ４０は１ビットである。
【００１０】装置１０はまたシステム１２からアドレス
バス３０を介してアドレス信号を受信する。このアドレ
ス信号はアドレスデコーダ３２に与えられる。コマンド
信号４２は、ＳＴＳレジスタ４０、ＣＭＤレジスタ３
８、ＬＳＮレジスタ３６、及びデータレジスタ３５の一
つにデータ信号をゲート入力すなわちクロックインすべ
くアドレスデコーダ３２からこれらのレジスタに与えら
れる。本実施例ではアドレスバス３０は３ビット幅であ
る。 １４ データレジスタ３５は、記憶すべくシステム１２から装
置１０内に与えられたデータ信号を記憶する二重ポート
レジスタ（dual port register）３５である。さらに、
このデータレジスタ３５は装置１０からのデータ信号が
システム１２に与えられるようにバッファの働きをす
る。ＬＳＮレジスタ３６は、データレジスタ３５内のデ
ータが装置１０内で記憶されるべき論理セクタ番号を含
む。この論理セクタ番号は装置１０からデータが取り出
されるロケーションである。ＣＭＤレジスタ３８は読み
取り又は書き込みのいずれかの命令すなわち装置１０か
らデータを読み取るための命令あるいは装置１０へ記憶
するための命令を含む。最後に２ビットからなるＳＴＳ
レジスタは、装置１０がＣＭＤレジスタ３８中に収容さ
れている命令を実行した後で応答ステータスコードを含
むステータスレジスタである。このステータスレジスタ
は準備完了ビット（ READY bit）および エラービット
（ERROR bit ）を含む。 READY ビットは装置１０がＣ
ＭＤレジスタ３８内の命令を完了したこと、及び次の命
令を受ける準備が完了したことを示す。
【００１１】ERROR ビットは、実行しようとした命令
にエラーが生じたことを示す。
【００１２】データレジスタ３５からのデータは二重ポ
ートＳＲＡＭ４４に与えられる。この二重ポートＳＲＡ
Ｍ４４は二つのポートを有する。その一つはデータレジ
３５と通信し、もう一つのポートは多重化されたデータ
／アドレスバス４６によるアクセス可能なポートであ
る。バス４６は多重化されたデータ信号を載せ、又はア
ドレス信号を載せるバスである。最後に、二重ポートＳ
ＲＡＭ４４はまた、マイクロシーケンサー５０（これに
ついては後述する）から与えられる内部の制御バス４８
によってもアクセスできる。
【００１３】マイクロシーケンサー５０はＳＴＳレジス
タ４０内にビットを設定する。加えて、マイクロシーケ
ンサー５０はＣＭＤレジスタ３８の内容を受信する。Ｌ
ＳＮレジスタ３６はデータ／アドレスバス４６に直接接
続される。マイクロシーケンサー５０は、書証Ｂに記載
してあるマイクロコードを含んだＲＯＭ５２と通信す
る。マイクロシーケンサー５０はマイクロアドレスバス
５４を介してＲＯＭ５２にマイクロアドレス（microadd
ress）を発行し、マイクロコードバス５６を介してＲＯ
Ｍ５２からマイクロコード指令（microcode instructio
n ）を受信する。マイクロシーケンサー５０は既に説明
したように、制御バス４８を介して複数のユニットであ
るカウンタ６０、比較器６２、スクラッチパッドレジス
タ６４、ＣＲＣユニット６６、及びＥＣＣユニット６８
に与える命令を発行する。上記のユニット６０- ６８は
各々、データ／アドレスバス４６に接続されて、このバ
スからデータを受信する。カウンタ６０、コンパレータ
比較器６２、ＣＲＣユニット６６、及びＥＣＣユニット
６８はデータ／アドレスバス４６から得たデータ信号に
オペレーションを行なって、その出力をテストバス７０
上に与える。このテストバス７０はマイクロシーケンサ
ー５０に戻される。最後に、マイクロシーケンサー５０
は外部制御バス７２に制御信号を与える。
【００１４】装置１０はまたＭＡＰ ＲＯＭ７４を含
む。このＭＡＰ ＲＯＭ７４には外部制御バス７２及び
データ／アドレスバス４６が接続される。最後に、外部
制御バス７２及びデータ／アドレスバス４６は複数のソ
リッドステートメモリ記憶ユニット８０（ａ- ｎ）に与
えられる。メモリユニット８０は各々、本願譲受人に譲
渡された米国特許第５, ０２９, １３０に開示された型
の複数浮遊ゲート記憶セルを含んでいる。本実施例では
ＭＡＰ ＲＯＭ７４はメモリユニット８０と同一であ
る。
【００１５】図３には装置１０のマイクロシーケンサー
５０の詳細なブロック回路図が示されている。ＣＭＤレ
ジスタ３８から出される８ビットは第一のマルチプレク
サ８２に与えられる。この第一マルチプレクサマルチプ
レクサ８２はまた、関連のスタックカウンタ８８を備え
たスタックレジスタ８６の出力から８ビットを受信す
る。マルチプレクサ８２はまた、インクリメンタ（incr
ementer ）８４から８ビットを受信する。最後に、マル
チプレクサ８２は次マイクロコードプログラムカウンタ
（Next Microcode Program Counter, NEXT_MPC）レジス
タ９２からも８ビットを受信する。マルチプレクサ８２
はしたがって四組の８ビット入力を受信し、８ビット入
力の一つをその出力として選択する。マルチプレクサ８
２はマイクロ- オプコード復号器（micro-opcode decod
e ）９４の出力に基づいて切り替えられる。マルチプレ
クサ８２には四つの入力があるので、マルチプレクサ８
２の出力として適当な入力を選択するのにはマイクロ-
オプコード復号器９４から来る２ビットが必要である。
【００１６】マルチプレクサ８２の出力はマイクロコー
ドプログラムカウンタ９０に与えられる。このカウンタ
マイクロコードプログラムカウンタ９０は単にこれに入
力された信号を記憶するだけである。マイクロコードプ
ログラムカウンタ９０の出力はカウンタ９０を１づつ増
分するインクリメンタ８４に与えられる。このようにし
てインクリメンタ８４の出力は通常、「シーケンス的
な」流れとなり、前述したように、マルチプレクサ８２
の入力の一つとして帰還される。カウンタ９０の出力は
また、スタックレジスタ８６に与えられ、そこに記憶さ
れる。スタック-- トップカウンタ８８のアドレスに応
じて、四つのレジスタ８６の一つが出力の一つとして選
択され、マルチプレクサ８２の入力として入力される。
これは条件分岐フロー-conditional branch flow）又は
条件なしの分岐フロー（unconditional branch flow ）
である。最後に、カウンタ９０の出力はマイクロコード
ＲＯＭ５２に対するマイクロコードアドレスとして与え
られる。
【００１７】ＲＯＭ５２の各アドレスとして、アドレス
５２に記憶されているマイクロコードデータ信号が３２
ビットマイクロ指令としてマイクロシーケンサー５０中
に入力し戻される。このマイクロコードは３２ビットか
らなり、次のフォーマットを有する： xxxaaaabbbbbbbbcccccccccrrrrwwww 一番左の上位三ビット（xxx ）からなるオプコード（op
code）は、復号のため、マイクロ- オプコード復号器９
４に入力される。次の連続４ビット（aaaa）は条件マル
チプレクサ（condition multiplexer ）９６に入力され
る。次の８ビット（bbbbbbbb）はマイクロコードのアド
レスである。これら８ビット（bbbbbbbb）はまた、カウ
ンタ６０に入力されるように内部バス４８にも与えられ
る。次の９ビット（ccccccccc ）は外部バス７２を介し
て与えられる。読み取り制御のための４ビット（rrrr）
と書き込み制御のための４ビット（wwww）からなる残り
の８ビットはやはり内部バス４８を介して与えられる。
二つのステータスレジスタビットはこれらの８ビットに
共有される。
【００１８】マイクロコードのアドレス指定をするため
の８ビット（bbbbbbbb）は、NEXT_MPCレジスタ９２に入
力される。NEXT_MPCレジスタ９２の出力は前述したよう
に、マルチプレクサ８２の入力に入力し戻される。
【００１９】カウンタ６０、比較器６２、ＣＲＣユニッ
ト６６、及びＥＣＣユニット６８から来るテストバス７
０は１６ビットを含み、条件マルチプレクサ９６に与え
られる。マイクロコードから得られる四つの条件マルチ
プレクサビットは、条件マルチプレクサ９６を切り替え
て特定のビットを選択し、それをマイクロ- オプコード
復号器９４に送り出すために使用される。
【００２０】本発明の装置１０のオペレーションでは、
前述したように本実施例の場合、装置１０がＩＢＭ Ｐ
Ｃ互換コンピューター１２で動作する。ＩＢＭ ＰＣ互
換コンピューター１２で使用される周辺装置についてよ
く知られているように、システム１２はアドレスセクタ
を介して周辺装置と通信する。本実施例では一セクタは
連続するデータストリームからなる５１２バイトであ
る。システム１２は、特定のセクタロケーションを同定
するためのアドレスとして論理セクタ番号（Logical Se
ctor Number, ＬＳＮ）を使用することにより、装置１
０と通信することができる。装置１０は次にＬＳＮアド
レスをメモリ８０からデータを取り出し、又はシステム
１２からこれにデータを書き込むためのメモリユニット
８０内のアドレスを探すための物理的セクタ番号（Phys
ical Sector Number, ＰＳＮ）アドレスに変換しなけれ
ばならない。
【００２１】読み取りオペレーション 装置１０が作動するとき、アプリケーション ソフトウ
ェアが装置１０からデータを読み取りたいと仮定する
と、アプリケーションソフトウェアはＤＯＳオペレーテ
イングシステムに中断信号を発行する。ＤＯＳオペレー
テイングシステムの慣例的な使用法上、よく知られてい
るように、ＤＯＳオペレーテイングシステムはある固定
した予定ＬＳＮ信号をデータバス３４に送る。アドレス
バス３０上の信号は、データバス３４上のデータがＬＳ
Ｎレジスタ３６内に記憶されるように選択される。これ
に続いて、ＣＭＤレジスタ３８内に記憶される読み取り
命令が続く。システム１２は次いで、ループの中で待機
し、装置１０がオペレーションを完了したことを示す R
EADY ステータスビットが設定されるまで、周期的にレ
ジスタ４０のステータスのポーリングを行なう。
【００２２】ＣＭＤレジスタ３８内に読み取り命令を検
出した後、マイクロシーケンサー５０は ＳＴＳレジス
タ４０内のREADY ステータスビットを「０」にリセット
する。次いで、ＬＳＮレジスタ３６内のデータがデータ
アドレスバス４６上に与えられる。マイクロシーケンサ
ー５０は次いで外部制御バス７２を働かせることによ
り、データアドレスバス４６上のデータがＭＡＰ ＲＯ
Ｍ７４内のアドレス信号として使用されるようにＭＡＰ
ＲＯＭ７４をアクティブ化させる。ＬＳＮレジスタ３
６により与えられるアドレス信号から、ＭＡＰ ＲＯＭ
７４はそのアドレスにあるデータを読み取る。これはメ
モリユニット８０（ａ- ｎ）のセクタのアドレスである
ＰＳＮアドレスに対応する。このＰＳＮデータは次いで
データ／アドレスバス４６上に与えられて、スクラッチ
パッドレジスタ６４内に記憶される。
【００２３】次いでマイクロシーケンサー５０はスクラ
ッチパッドレジスタ６４からのＰＳＮデータをメモリユ
ニット８０（a-ｎ）に対するアドレスとして使用する。
ＰＳＮデータのアドレスにより特定されたロケーション
はルートレベルのディレクトリに対応する。メモリユニ
ット８０（a-ｎ）から得た、ディレクトリデータの詰ま
った一セクタは、次いでＳＴＳレジスタ４０を介して読
み取られ、二重ポートＳＲＡＭ４４内に記憶される。エ
ラー検出（後述する）が適用される。エラーが全くなけ
ればマイクロシーケンサー５０は次いでＳＴＳレジスタ
４０内に READYビットを「１」に設定し、システム１２
に対し読み取りオペレーションが完了したことを示す。
システム１２は READY ビットのステータスを定期的に
検査する。もしもその READY ビットが「１」に設定さ
れていると、それはシステム１２に対して、装置１０が
別の命令を受ける準備が完了していることを示す。
【００２４】エラーがあってそれが訂正可能でないと、
ＳＴＳレジスタ４０内のエラービットは「１」に設定さ
れる。最後に、もしもそのエラーが訂正可能であれば、
エラー訂正手順が適用される（これについては後述す
る）。システム１２は次いで二重ポートＳＲＡＭ４４か
らデータレジスタ３５を介してそのメモリ１６にデータ
を取り出す。ＤＯＳオペレーションシステムはそのファ
イル名をディレクトリから得られるデータと照合する。
もしもファイル名がディレクトリに発見されるなら、そ
のファイル名にかかるデータはファイルアロケーション
テーブル（File Allocation Table, FAT）中のオフセッ
トを付されたＬＳＮアドレスである。
【００２５】このＦＡＴテーブルは別の固定ＬＳＮロケ
ーションに記憶される。このＦＡＴテーブルはメモリユ
ニット８０（a-ｎ）から同様にして取り出される。ディ
レクトリから得たファイル名にかかわるオフセットＬＳ
Ｎアドレスに基づいて、ＤＯＳは次にセクタ番号（これ
はＦＡＴテーブルの開始点とオフセットＬＳＮアドレス
との和に等しい）を計算し、合計のＬＳＮ数を求める。
その結果得られたＬＳＮ数は次に装置１０に送信され
て、ＬＳＮレジスタ３６内に記憶される。前述したすべ
ての段階を経てもう一つの読み取りオペレーションが行
なわれ、当該ＬＳＮアドレスから得たデータのセクタが
取り出される。
【００２６】ディレクトリによって決定されるオフセッ
トＬＳＮアドレスはＦＡＴテーブルから読み取られ、そ
のオフセットＬＳＮアドレスが最終セクタのＬＳＮアド
レスであるか、あるいはそれが次のセクタのアドレスで
あるかが決定される。もしも当該オフセットロケーショ
ンにおけるＦＡＴテーブルの内容がＦＦＦＦより小さい
なら、そのオフセットの内容は次のセクタのアドレスで
ある。次のセクタはＦＡＴテーブルの開始ロケーション
のＬＳＮを相対ＬＳＮ値に加えることにより計算され
る。次にそのセクタから得られたデータが、前述したよ
うに取り出される。もしもそのＦＡＴテーブルの内容が
ＦＦＦＦに等しいと、そのセクタが当該ファイルの最終
セクタである。
【００２７】ディレクトリ及びＦＡＴの内容並びにＬＳ
Ｎアドレスに関する上述の事項は、ＤＯＳ使用法上、従
来よく知られている。
【００２８】書き込みオペレーション 書き込みオペレーションではシステム１２はＬＳＮアド
レスをバス３４に転送し、ＬＳＮレジスタ３６中に記憶
させる。その後で、システム１２は装置１０のデータレ
ジスタ３５を介してそのメモリ１６から得たデータのセ
クタを二重ポートＳＲＡＭ４４中に転送する。システム
は次いでＣＭＤレジスタ３８に WRITE命令を発行する。
システムは、マイクロシーケンサー５０がＳＴＳレジス
タ４０を変更し、そのオペレーションを完了したことを
示すまで、待機ループに留まる。
【００２９】次いでマイクロシーケンサー５０はＣＭＤ
レジスタ３８から命令を取り出し、それが書き込み命令
（WRITE ）であればＳＴＳレジスタ４０内に READY ビ
ット「０」を設定する。マイクロシーケンサー５０は次
いでＬＳＮレジスタ３６からのアドレスを使ってＭＡＰ
ＲＯＭ７４をアドレス指定する。ＭＡＰ ＲＯＭ７４
から、ＰＳＮに対応するデータが読み取られ、レジスタ
６４内に記憶される。次に、レジスタ６４内に記憶され
ているＰＳＮデータから得たアドレスに基づいてメモリ
ユニット８０への入力（プログラム化）が行なわれる。
レジスタ６４から得られるＰＳＮデータは最初に、その
アドレスとしてデータ／アドレスバス４６を介してメモ
リユニット８０に入力される。この後にデータで満たさ
れた一セクタが続く。メモリユニット８０の設計に応
じ、バイト単位で、あるいは多重バイト単位で、プログ
ラム化が行なわれる。本実施例ではプログラム化はバイ
ト単位で行なわれる。メモリユニット８０中に各バイト
が書き込まれた後、各データは確認検査（verificatio
n）のために読み戻される。これはメモリユニット８０
からデータを読み取り、それをデータ／アドレスバス４
６を介して比較器６２中に入力することにより達成され
る。比較器６２はメモリユニット８０内に書き込まれた
データとメモリユニット８０の同一アドレスロケーショ
ンから読み出されたデータとを比較する。
【００３０】もしもその比較によってデータが正しくプ
ログラム化されていれば、次いでマイクロシーケンサー
５０は次のバイトに進む。もしもデータが正しく記憶さ
れていないと、マイクロシーケンサー５０はさらに多数
のプログラムパルスを使ってそのデータをメモリユニッ
ト８０中に書き戻す。多数のプログラムパルスを使うこ
とによって、浮遊ゲート記憶装置では浮遊ゲート上によ
り多量の電荷が与えられることが知られている。これを
行なった後、別の読み取り確認段階が続く。データが正
しくメモリユニット８０中に書き込まれると、マイクロ
シーケンサー５０は再び次のバイトに進む。エラーが発
見されなければ、マイクロシーケンサー５０はＳＴＳレ
ジスタ４０内の READY ビットを「１」に設定し、マイ
クロシーケンサー５０がそのオペレーションを完了した
ことを示す。エラーが発見されると、マイクロシーケン
サー５０はエラー訂正法（後述する）を適用する。
【００３１】エラー訂正 メモリユニット８０の記憶セルは浮遊ゲート型であるの
で、記憶セル内のエラーは減衰して行く浮遊ゲート上の
電荷に起因することがある。この減衰過程は二つの段階
に分けることができる。始めの段階では、浮遊ゲート上
に蓄積された電荷は減衰して行くものの依然としてある
量の電荷を保持することができる。この電荷が記憶した
「１」であるのか、あるいは「０」であるのかを決定す
ることは、感知増幅器を使っても長い時間がかかる。減
衰の第二の段階では、記憶セルの状態が「帯電した」状
態から「放電した」状態に永久的に変化してしまったレ
ベルにまで浮遊ゲート上の電荷が減衰している。この場
合は、永久的なデータエラーが生じている。
【００３２】第一の型のエラーを訂正するため、装置１
０は正規読み取りと遅速読み取りという二つのモードの
読み取りオペレーションを用意している。正規モードの
読み取りでメモリユニット８０からのデータ読み取りが
依然としてデータエラーを来たすと、遅速モードで同一
のアドレスが再度読み取られる。この遅速モード読み取
りによって、感知増幅器を長めの時間オン状態にして浮
遊ゲート上に蓄積された低めの電荷量が「１」の電荷レ
ベルであるか、または「０」のレベルであるか、識別可
能となる。
【００３３】第二の型のエラーに関して、各セクタのデ
ータはその関連エラー訂正コード（Error Crrection Co
de, ＥＣＣ）と共にメモリユニット８０中に書き込まれ
る。一実施例ではこのＥＣＣは各セクタのデータごとに
８８ビットを当てるリード-- ソロモンコード-Reed-Sol
omon code）である。別の実施例では一データセクタに
対するＥＣＣがＣＲＣエラー検出法（CRC error detect
ion ）を使って符号化される。最後に、図示するもう一
つのＥＣＣ実施例では冗長ハミングコード（redundant
Hamming code）を使用する。
【００３４】各セクタのデータはその関連ＥＣＣコード
と共にメモリユニット８０中に書き込まれるので、また
状況によってはエラーがいつ生じたのかを検出すること
が可能であるので、装置１０はデータにかかるエラーを
訂正すべくデータのオペレーションを行なうことができ
る；このエラー訂正は次の三つの方法でよい。
【００３５】１．第一の方法ではメモリユニット８０か
らのデータは正規モードで読み取られる。もしもエラー
が消えないなら、そのセクタからのデータは遅速モード
で再度読み取られる。
【００３６】２．第二の方法では、当該セクタデータは
最初、正規モードで読み取られる。エラーが消えないな
ら、ＥＣＣ訂正法を使ってセクタデータに訂正を試み
る。その後、エラーが消えないなら、同じセクタのデー
タはＥＣＣを適用して遅速モードで読み取られる。
【００３７】３．最後に、エラー訂正のさらに別の方法
として、データは最初に正規モードで読み取られる。エ
ラーが消えないと、その後に遅速モードで当該セクタデ
ータの再読み取りが行なわれる。エラーが消えないと、
遅速モード読み取ったばかりのデータにＥＣＣユニット
６８による演算を施し、データ中のエラーを訂正する。
最後に、依然としてエラーが消えないと、そのセクタの
データはＥＣＣ訂正を施して正規モードで再び読み取
る。
【００３８】データのエラー訂正を別にして、メモリユ
ニット８０は他の部分よりも頻繁に書き込みが行なわれ
る部分を有するので、各部分を保護するために部分ごと
に異なるエラー回復法が使われる。
【００３９】ディレクトリセクタおよびＦＡＴセクタと
は共に頻繁に読み出しおよび書き込みが行なわれる（装
置１０中に新規ファイルが書き込まれるときに更新され
る）ので、システムの情報を収納するこれらのセクタは
メモリユニット８０（a-ｎ）内に冗長的に記憶される。
すなわち、システムデータの各セクトごとに２×５１２
バイトが記憶される。システムデータのエラー回復には
冗長ハミングコードが適用される。冗長ハミングコード
では一バイトのシステムデータが次の方式にしたがって
四バイトとして記憶される： １バイトデータ＋４ビットハミングコード＋４ビット反
転ハミングコード＝２バイト（１ユニットＡ） ユニットＡを冗長的に記憶すると、すなわちユニットＡ
＋ユニットＢを記憶すると、４バイトとなる。
【００４０】システムデータに関するこれら四バイトは
シーケンス順に、すなわちユニットＡ＋ユニットＢの形
で、あるいは別個のセクタに分けて、メモリユニット８
０内に記憶される。ハミングコードは単一ビットエラー
を検出してこれを訂正することができるが、２ビットエ
ラーは検出のみができるので、各２バイトユニット（Ａ
又はＢ）はそれ自身のデータが一ビットのエラーを有す
るのか、二ビットエラーを有するのか、決定することが
できる。したがってシステムデータがメモリユニット８
０から読み戻されたとき、何をもって最良のデータとす
るかを決定するため、次の方法が使用される： ユニットＡ ユニットＡ ユニットＡ 正しい １ビットのエラー ２ビットのエラー Ｂ正しい ユニットＡ ユニットＢ ユニットＢ Ｂ１ビットのエラー ユニットＡ 訂正したＡ 訂正したＢ Ｂ２ビットのエラー ユニットＡ 訂正したＡ 使用不可 ここで各ユニット（Ａ又はＢ）は、一バイトのシステム
データとそれに続く四ビットのハミングコード及び四ビ
ットの反転ハミングコードとを含む二バイト幅をもつ。
【００４１】マイクロシーケンサー５０は読み取りオペ
レーションの間、メモリユニット８０から各セクタのデ
ータを読み取り、二重ポートＳＲＡＭ４４内に記憶した
後、上記のエラー回復法（データに対するものである
か、又はシステムデータに対する冗長ハミングコードで
あるかにより、ＥＣＣあるいはＣＲＣのいずれかであ
る）を適用し、読み取ったばかりのデータにエラーがあ
るか否かを決定する。もしもデータが回復できないと、
マイクロシーケンサー５０はＳＴＳレジスタ４０内に E
RROR ビットを設定する。しかしそのデータが訂正でき
ると、マイクロシーケンサー５０はＭＡＰ ＲＯＭ７４
内で新規な未使用のＰＳＮセクタを探す。次いでマイク
ロシーケンサー５０は、ＬＳＮレジスタ３６内に記憶さ
れているＬＳＮセクタアドレスの、新規未使用の新鮮な
ＰＳＮデータへの新規マッピングを行なう。このマッピ
ングは本質的に、ＬＳＮレジスタ３６から得たアドレス
に、ＭＡＰ ＲＯＭ７４内新規ＰＳＮ数を記憶すること
である。その後、マイクロシーケンサー５０は自動的に
二重ポートＳＲＡＭ４４内のデータを、メモリユニット
８０中の新規ＰＳＭセクタアドレスに記憶し戻す。
【００４２】同様にして書き込みオペレーションの期間
中、各データバイトが二重ポートＳＲＡＭ４４からメモ
リユニット８０中に書き込まれ、その後読み出されて二
重ポートＳＲＡＭ４４からのデータと比較する際、 ERR
OR が発見されてマイクロシーケンサー５０が既に余分
のプログラム化パルスを与えて一層大きな電荷量を浮遊
ゲートに蓄積する試みをしていたなら、マイクロシーケ
ンサー５０はＭＡＰＲＯＭ７４を参照して新規な未使用
ＰＳＮセクタを発見する。次いでマイクロシーケンサー
５０は同一のデータをその新規な未使用のＰＳＮセクタ
中に再び書き直しを始める。これが終了するとマイクロ
シーケンサー５０はＬＳＮレジスタ３６からＬＳＮへの
対応（correspondence）を新規ＰＳＮセクタに更新す
る。これ以後、ＬＳＮへのアクセスを行なうと、マイク
ロシーケンサー５０は新規ＰＳＮアドレスからデータを
取り出すことができる。
【００４３】ＭＡＰ ＲＯＭ 本発明に固有な特徴の一つは、ＭＡＰ ＲＯＭ７４を使
用して各ＬＳＮアドレスとＰＳＮアドレスとの間のマッ
ピングを与えることである。ＭＡＰ ＲＯＭ７４は本実
施例に関する前述の議論に示したように、メモリユニッ
ト８０と同一の浮遊がゲート記憶セルメモリで構成する
ことができる。ＭＡＰ ＲＯＭ７４は各ＬＳＮ及びＰＳ
Ｎ間に一つの割でマッピングエントリ（mapping entry
）を含む。各マッピングエントリは同一のサイズを有
するので、各ＬＳＮに対するマッピングエントリを探す
ことは単にＬＳＮに一マッピングエントリ当たりのバイ
ト数を乗ずるだけでよい。これによってメモリユニット
８０の初期製造欠陥数（initial manufacturing defec
t）が高いとき又は使用後の不良行置換数（number ofba
d rows replacement）が高くなったときでも、ＰＳＮを
同定するにあたり、最高のマッピング速度を与えること
ができる。
【００４４】マイクロシーケンサー５０はエラーが検出
されたときはいつでも、このＭＡＰＲＯＭ７４を使って
メモリユニット８０内の欠陥セクタを未使用の良好なセ
クタで置換することができる。 この置換は単にＭＡＰ
ＲＯＭ７４変換テーブルを修正するだけで達成するこ
とができる。さらに、前述したように、この変換は状況
によってはユーザーが関与することなく、あるいは知識
がなくても、自動的に行なわれる。各ＬＳＮマッピング
エントリは常に良好なＰＳＮ内容を指向するからであ
る。システム１２にとってメモリユニット８０内への記
憶が常に連続的にかつ良好な条件で行なわれる。しかし
装置１０において欠陥ある物理的セクタを置換すべき
「良好な」物理的セクタが尽きたときは、装置１０は従
来の記憶装置と類似の不連続論理セクタをもつことにな
る。しかしその場合は、装置１０は再び連続的論理セク
タを達成できるように再フォーマット化することができ
る。さらに、メモリユニット８０は各々、高レベルＤＯ
Ｓフォーマットオペレーション期間に二つの領域に分割
（partition ）することができる。ユーザーがアクセス
することのできるこれら二つの領域は、使用データ（us
age data）を記憶するために正規データセクタが使用さ
れる「正規データ領域（normal data area）」と、欠陥
データセクタが発見されたときにこれを置換するために
使用することができる「保留領域（reserve area）」で
ある。このようにしてユーザーにとって実質的に同一量
のユーザー利用可能データセクタが、常に存在する。
【００４５】フォーマット化 よく知られているように、使用に先立って装置１０はフ
ォーマットしなければならない。このフォーマット化は
二つのレベルで行なうことができる。すなわち、システ
ムレベルではオペレーテイングシステムから提供される
ルーチンでフォーマット化が行なわれる。さらに、本装
置は「低レベル」でも行なうことができる。
【００４６】初め、装置１０は製造直後にテストとして
フォーマット化される。装置１０はとりわけ保存不成功
信頼性（retention failure reliability ）がテストさ
れる。メモリユニット８０内の記憶セルは各々、その浮
遊ゲート上に電荷を蓄積される。その後、装置１０は各
セクタ内の各記憶セルについてベーキング（baking tes
t ）試験及び電圧ストレス試験（voltage stress test
）のような製造スクリーニング試験を受ける。電荷が
記憶セルの浮遊ゲート上に保持されないと、あるいは記
憶セルが電圧ストレス試験等の他の製造スクリーニング
試験に合格しないと、そのセクタは「不良」セクタであ
ると考えられる。「不良」セクタにはセクタの各バイト
内に「００」のようなデータパターンが標識として付け
られる。その後、装置１０のソフトウェアフォーマット
の期間中にソフトウェアフォーマットプログラムがすべ
てのセクタのバイトを読み取り、もしも大多数の（ある
いは予定の割合の）バイトが「００」というデータパタ
ーンを記憶し、もしくは標識付けされているなら、当該
セクタは「不良」であり、「不良」セクタのアドレスが
ＭＡＰ ＲＯＭ７４内に記録される。「不良」セクタの
アドレスはもはやそれ以後ＬＳＮをＰＳＮにマッピング
するために使用することができない。
【００４７】その後の例レベルフォーマットでは、装置
１０が使用された後、フォーマット化試験が「非不良」
セクタについて行なわれる。「非不良」セクタはＭＡＰ
ＲＯＭ７４内に記憶される際にそのアドレスが「不
良」であるとの標識が付けられていないセクタである。
「００」と言うデータパターンその他の標識は実際のデ
ータでもよいので、メモリユニット８０から得られるデ
ータパターンあるいは標識を観ただけではあるセクタが
「不良」であるか又は「非不良」 であるかは決定でき
ない。この決定はＭＡＰ ＲＯＭ７４内に記憶されてい
るアドレスを観ることにより行なわれる。各「非不良」
セクタの浮遊ゲート記憶セルは消去される。データはそ
の後、書き込みオペレーションを実行するための次のパ
ラメータを使ってマイクロシーケンサー５０により「非
不良」セクタのバイト中に書き込まれる。
【００４８】１．マイクロシーケンサー５０が正規の消
去時間（Elase Time, ET）の使用を強制する。もっと長
い消去時間を使うと、各記憶セルを「１」なる消去状態
にすることができる可能性が高くなり、「１」と感知さ
れ易くなることを意味する。この消去時間はすべてのセ
ルについて同一の効果を有する。
【００４９】２．正規書き込み時間はＷＴである。もっ
と長い書き込み時間を使うと、メモリユニット８０内の
各記憶セルが「０」状態と書き込まれる可能性が高くな
り、また「０」と感知され易くなる。しかし「０」状態
はまた、他の隣接の記憶セルを乱し易い。
【００５０】３．正規の読み取り感度値はＲＮである。
読み取り感度は感知回路の設計時に設定される。前述し
たように本発明の装置１０ではこの感度は感知時間を増
大することにより増大することができる。読み取り感度
を与えるもう一つの可能な値は「ＲＭ」で、ＲＮでは各
記憶セルに正規の「０」よりも強く感知される「０」を
書き込むことが必要である。
【００５１】４．システム１２から与えられるデータパ
ターンは何でもよい。しかしメモリユニット８０中に書
き込むときは、特定データパターンがメモリユニット８
０の特定回路設計に依存して他のものよりも書き込みオ
ペレーションで不成功に終わりやすい。特に０Ｆ又はＦ
０が装置１０にとって最も敏感なパターンである。装置
１０の信頼性を高めるには、正規のＥＴ、ＷＴ及びＲＮ
値を使ったマイクロシーケンサー５０の書き込み不成功
の可能性がセクタ選択後に最小限にとどまることを、
「良好セクタ」選択プロセスが保証できるようにするこ
とである。次に掲げる事項はこの目標を達成するための
達成条件である：試験目標 消去時間 書込み時間 データパターン 読み取り感度 最大ビット での書き込み 1/2*ET 1/2*WT 0 RM 高感度データ パターンでの 書き込み 1/2*ET 1/2*WT 0F 及び F0 RM 乱れデータ パターンでの 書き込み 2*ET 2*WT FF 及び 7F RN 注：データパターン及び時間因子の選択はメモリユニッ
ト８０の特性にしたがって変化させるべきものである。 このようにして、製造時以後の低レベルフォーマットで
は、いろいろのデータパターンが反復的に「非不良」セ
クタの各バイト中に書き込まれる。「非不良」セクタの
各バイトから、当該データパターンが読み出され、これ
らのバイト中に書き込まれたデータパターンと比較され
る。もしも比較の結果、読み取ったデータパターンと
「非不良」セクタ中に書き込んだデータパターンとの間
に正しい一致が見られないときは、これらのセクタもま
た「不良」であると考えられるので、これらのセクタの
アドレスはＭＡＰ ＲＯＭ７４中に「不良」セクタとし
て追記される。
【００５２】この代わりに、もしも「非不良」セクタの
各バイトから読み取ったデータパターンがこれらの各バ
イト中に書き込んだデータパターンと正しく一致すれ
ば、その物理的セクタアドレスは、論理セクタアドレス
をマッピングできる利用可能なセクタとして、ＭＡＰ
ＲＯＭ７４中に記憶される。
【００５３】自己立ち上げ可能な記憶装置 既に議論したように、本発明の装置１０では、図２に示
すように、メモリ１６内の装置ドライバ２４でシステム
１２が動作するようになっている。装置ドライバ２４は
通常、ハードディスクドライブ１８又は他の形式の周辺
装置からロードされる。図４には自己保持装置ドライバ
２４を備えたＥＥＣＡＲＤと呼称される本発明の装置の
別の実施例１１０が示されている。装置１１０は、その
データポート及びアドレスポートが図１及び２に示した
前述のものとすべて同様の装置１０を含む。さらに装置
１１０はＰＲＯＭ又は浮遊ゲートメモリ記憶装置である
ＲＯＭ２４を含む。メモリ２４は装置ドライバ２４を含
む。最後に、ＥＥＣＡＲＤ１１０はまた、コントローラ
１１２を含む。ＥＥＣＡＲＤ１１０はスタートアップ時
に装置ドライバがＲＯＭ２４からコントローラ１１２を
通してシステム１２のメモリ１５中にロードされる点で
自己「立ち上げ」型である。その後、コントローラ１１
２は、システム１２から得たデータ及びアドレスバスが
次いで装置１０に指向されるように、切り替えられる。
ＥＥＣＡＲＤ１１０はＰＣＭＣＩＡ規格の仕様を満す型
のものでよい。
【００５４】図５ａにはコントローラ１１２の一実施例
が示してある。図５ａに示すこの実施例ではシステム１
２から来るデータは、レジスタ１１６の内容によって制
御されるマルチプレクサ１１４に入力される。レジスタ
１１６内のデータはマルチプレクサ１１４のオペレーシ
ョンを制御する。一旦メモリ２４から装置ドライバがメ
モリ１６中にロードされると、データバスが装置１０に
直接接続されるように、マルチプレクサ１１４が切り替
えられる。
【００５５】図５ｂには好ましい実施例としてコントロ
ーラ１１２の別の実施例が示してある。システム１２と
の間で交換するデータは再びマルチプレクサ１１４に入
力される。マルチプレクサ１１４はメモリ２４に接続さ
れると共に装置１０に接続される。システム１２からの
特定のアドレスラインはマルチプレクサ１１４に入力さ
れ、マルチプレクサ１１４を設定するのに使われる。こ
の好ましい実施例ではアドレスＡ１７を使用してマルチ
プレクサ１１４を選択する。低順位アドレス信号すなわ
ちＡ０- Ａ１６からのアドレス信号は直接にメモリ２４
に入力され、このメモリからデータがシステム１２上に
読み出されてそのメモリ中に入力される。その後、Ａ１
７を１に設定することにより、高順位アドレスを使用し
て装置１０をアドレス指定する。
【００５６】本発明の装置１０又は１１０ならびにそれ
らのオペレーション方法には多数の利点がある。了解で
きようが、ＭＡＰ ＲＯＭ７４には上記固有の性質があ
るため、メモリユニット８０が１００％製造欠陥なしで
ある必要はない。ＬＳＮをＰＳＮへマッピングするＭＡ
Ｐ ＲＯＭ７４の使用により、何ら損失も犠牲を払うこ
となくメモリユニット８０から欠陥セクタをマッピング
対象外に置くことができる。さらにその記憶セルを使用
する際、またそれらの性能が劣化した際はいろいろの回
復方法が自動的に与えられるので、ユーザーにとっては
装置１０が最初に使用したときと同様に欠陥なしのまま
に留まる。
【００５７】最後に、メモリユニット８０内で冗長記憶
を使用することにより、エラーを受けやすいシステムデ
ータのデータ読み取り確度および記憶信頼性を実質的に
保証することができる。
【図面の簡単な説明】
【図１】本発明のソリッドステートメモリ記憶装置のブ
ロック線図である。
【図２】コンピューター、メモリ、および図１のソリッ
ドステートメモリ装置の接続及びインターフェースを行
なうその他ユニットのブロック線図である。
【図３】図１に示す周辺記憶装置のマイクロシーケンサ
ー部分の詳細なブロック線図である。
【図４】本発明の自己立ち上げ可能なメモリ記憶装置の
ブロック線図である。
【図５】図５ａ及び５ｂは、図４のソリッドステートメ
モリ記憶装置のコントローラ部分の別の実施例である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チン・エス・ジェンク アメリカ合衆国、カリフォルニア州 95133、サン・ホセ、グローサー・ドライ ブ 2733 (72)発明者 ピン・ワン アメリカ合衆国、カリフォルニア州 95070、サラトガ、メリブルック・ドライ ブ 19932

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 第一アドレスを与えるコンピューターの
    インターフェースをなすソリッドステート記憶装置であ
    って、 該第一アドレス信号を第二アドレス信号に変換する装置
    と、 複数の浮遊ゲート記憶セルを含む、データ信号記憶用の
    メモリ装置と、 該コンピューターから記憶するためのデータ信号を該メ
    モリ装置に入力するため、あるいはデータ信号を該メモ
    リ装置から取り出して該コンピューターに与えるため、
    該第二アドレス信号を使って該メモリ装置のアドレス指
    定をする装置と、 該第二アドレス信号で指定される該メモリ装置内該浮遊
    ゲート記憶セルが欠陥であるときは、該第一アドレス信
    号を第三アドレス信号に変換するように該変換装置を変
    更する装置とを含むソリッドステート記憶装置。
  2. 【請求項２】 請求項１に記載の装置において該アドレ
    ス指定装置がさらに、 該メモリ装置からデータ信号を二つのモードで読み取る
    装置にして、その第二モードよりも第一モードにおいて
    該アドレス指定された浮遊ゲート記憶セルが長期間感知
    される読み取り装置を含むソリッドステート記憶装置。
  3. 【請求項３】 請求項１に記載の装置において、第一お
    よび第二データ信号を記憶する該メモリ装置が該第二ア
    ドレス信号で指定される第一複数の浮遊ゲート記憶セル
    に該第一データ信号を記憶し、該第一アドレス信号を表
    している該第二データ信号を第二複数の浮遊ゲート記憶
    セルに冗長的に記憶することを特徴とするソリッドステ
    ート記憶装置。
  4. 【請求項４】 論理セクタ信号を与えるコンピューター
    のインターフェースをなすソリッドステート周辺記憶装
    置であって、 該論理セクタ信号を物理的セクタ信号に変換する装置
    と、 複数の浮遊ゲート記憶セルを含む、データ信号記憶用メ
    モリ装置と、 該メモリ装置から二つのモードでデータ信号を読み取る
    ため、該物理的セクタ信号を用いて該メモリ装置をアド
    レス指定する装置にして、その第二モードよりも第一モ
    ードにおいて該アドレス指定された浮遊ゲート記憶セル
    が長期間感知されるアドレス指定装置とを含むソリッド
    ステート周辺記憶装置。
  5. 【請求項５】 請求項４に記載の装置にしてさらに、 該物理的セクタ信号で指定される該メモリ装置内の該浮
    遊ゲート記憶セルが欠陥であるときは、該論理セクタ信
    号を新規物理セクタ信号に変換するように該変換装置を
    変更する装置を含む装置。
  6. 【請求項６】 請求項５に記載の装置において、第一お
    よび第二データ信号を記憶する該メモリ装置が該物理的
    セクタ信号で指定される第一複数の浮遊ゲート記憶セル
    に該第一データ信号を記憶し、該論理セクタ信号を表し
    ている該第二データ信号を第二複数の浮遊ゲート記憶セ
    ルに冗長的に記憶することを特徴とする装置。
  7. 【請求項７】 論理セクタ信号を与えるコンピューター
    のインターフェースをなすソリッドステート周辺記憶装
    置であって、該装置が該論理セクタ信号を物理的セクタ
    信号に変換する装置と、 第一及び第二データ信号を記憶するメモリ装置にして、
    該メモリ装置が複数の浮遊ゲート記憶セルを含み、該物
    理的セクタ信号で指定される第一複数の浮遊ゲート記憶
    セルに該第一データ信号を記憶し、該論理セクタ信号を
    表す該第二データ信号を第二複数の浮遊ゲート記憶セル
    内に冗長的に記憶するようにされたメモリ装置とを含む
    ことを特徴とする装置。
  8. 【請求項８】 コンピューターからソリッドステート周
    辺記憶装置にデータ信号を書き込む方法であって、 該コンピューターから該装置に、論理セクタ信号と該デ
    ータ信号とを与える段階と、 変換テーブルに基づいて該論理セクタ信号を物理的セク
    タアドレス信号に変換する段階と、 該物理的セクタアドレス信号で指定される複数の浮遊ゲ
    ート記憶セルを含むメモリ装置中に該データ信号を書き
    込む段階と、 該物理的セクタアドレス信号に基づいて該データ信号を
    該メモリ装置から読み取る段階と、 該メモリ装置中に書き込まれた該データ信号と、該メモ
    リ装置から読み取られた該データ信号とを比較する段階
    と、 エラーがあったときは、 該メモリ装置の未使用部分をアドレス指定する新規な物
    理的セクタアドレス信号を定める段階と、 該新規物理的セクタアドレス信号に基づいて該メモリ装
    置中に該データ信号を書き込む段階と、 該論理セクタ信号と該新規物理的セクタアドレス信号と
    の対応を反映させるべく該変換テーブルを更新する段階
    とを含むデータ信号書き込み方法。
  9. 【請求項９】 コンピューターに接続されたソリッドス
    テート周辺記憶装置からデータ信号を読み取る方法であ
    って、 該コンピューターから該装置に論理セクタ信号を与える
    段階と、 変換テーブルに基づいて該論理セクタ信号を物理的セク
    タアドレス信号に変換する段階と、 該物理セクタアドレス信号で指定される複数の浮遊ゲー
    ト記憶セルを含むメモリ装置から該データ信号を読み取
    る段階と、 エラー訂正方法を適用することにより該データ信号が正
    しいか否かを決定する段階と、 訂正可能なエラーがあったときは、 該メモリ装置の未使用部分をアドレス指定する新規な物
    理的セクタアドレス信号を定める段階と、 該新規物理的セクタアドレス信号があったときに該エラ
    ー訂正方法で訂正された該データ信号を該メモリ装置中
    に書き込む段階と、 該論理セクタ信号と該新規物理的セクタアドレス信号と
    の対応を反映させるべく該変換テーブルを更新する段階
    とを含むデータ信号読み取り方法。
  10. 【請求項１０】 命令信号、第一アドレス信号及びデー
    タ信号を与えるコンピューターのインターフェースをな
    すソリッドステート周辺記憶装置であって、 該命令信号及び該第一アドレス信号を記憶するための第
    一レジスタ装置と、 該データ信号を記憶するための第二レジスタ装置と、 複数の浮遊ゲート記憶セルを含み、該第一アドレス信号
    を第二アドレス信号に変換するための表を記憶する第一
    メモリ装置と第一ポート及び第二ポートの二つのポート
    を含む二重ポートメモリ装置にしてその第一ポートが該
    第二レジスタ装置と通信するようにされた二重ポートメ
    モリ装置と、 複数の浮遊ゲート記憶セルを含み、該データ信号を記憶
    する第二メモリ装置と、 該命令信号及び該第一アドレス信号を受信するため、該
    第一レジスタ装置に接続されると共に、該第一アドレス
    信号を該第二アドレス信号に変換するため該第一メモリ
    装置に接続されているシーケンサー装置にして、該シー
    ケンサーは、該データ信号を該第二メモリ装置中に記憶
    するため、あるいは該第二メモリ装置からデータ信号を
    取り出すため、該第二アドレス信号に基づいて該第二メ
    モリ装置をアドレス指定する装置と、該記憶したデータ
    信号を訂正するとともに該記憶したデータ信号を該二重
    ポートメモリ装置の該第二部分に入力する装置とを含む
    シーケンサーとを含む装置。
  11. 【請求項１１】 請求項１０に記載の装置であって、さ
    らに、 該コンピューターを該装置でインターフェースするため
    の制御プログラムを記憶するコントローラ装置を含む装
    置。
  12. 【請求項１２】 請求項１１に記載の装置において、該
    コントローラ装置がさらに、該装置のためのドライバソ
    フトウェアを記憶するための第三メモリ装置を含むこと
    を特徴とする装置。
  13. 【請求項１３】 請求項１２に記載の装置において、該
    コントローラ装置が、該第三メモリ装置と該第一及び第
    二レジスタ装置との間のアクセスを切り替えるための装
    置をさらに含むことを特徴とする装置。
  14. 【請求項１４】 コンピューターのインターフェースと
    して該コンピューターから論理セクタ信号を受信するた
    めのソリッドステート周辺記憶装置のフォーマット化方
    法であって、該装置が該論理セクタ信号を物理的セクタ
    信号に変換するための第一メモリ装置と複数の物理的セ
    クタを備えた第二のメモリ装置とを含み、各該物理セク
    タがデータ信号記憶用の複数の浮遊記憶セルを有するよ
    うにされている場合のフォーマット方法において、該方
    法が各該物理セクタ内の該複数浮遊ゲート記憶セル上に
    電荷を蓄積させる段階と、 該複数ゲート記憶セル各々を複数の製造スクリーニング
    試験する段階と、 該物理的セクタ内の該複数浮遊ゲート記憶セル各々を読
    み取ると共に、該複数の製造スクリーニング試験に合格
    しなかった記憶セル（以下、「不良セクタ」と称する）
    を有する記憶セクタを決定する段階と、 該不良セクタに標識を付ける段階と、 該装置を読み、該標識の付いているセクタを決定する段
    階と、 排除すべき物理的セクタ信号として該標識の付いた該セ
    クタのアドレスを該第一メモリ装置に記憶する段階とを
    含むフォーマット方法。
  15. 【請求項１５】 請求項１４に記載の方法であって、さ
    らに排除すべき物理的セクタ信号として該第一メモリ装
    置内にアドレスが記憶されていないセクタ（以下、「非
    不良」セクタと称する）内の該複数の浮遊ゲート記憶セ
    ル中に、いろいろのデータパターンを反復的に書き込む
    段階と、 該非不良セクタの該複数浮遊ゲート記憶セルから該デー
    タパターンを読み取る段階と、 該非不良セクタ中に書き込んだ該データパターンと該セ
    クタから読み取られた該データパターンとを比較する段
    階と、 書き込んだデータパターンが読み取られたデータパター
    ンに一致しないセクタのアドレスを、排除すべき物理的
    セクタ信号として該第一メモリ装置に記憶する段階とを
    含む方法。
  16. 【請求項１６】 請求項１４に記載の方法であって、さ
    らに排除すべき物理的セクタ信号として該第一メモリ装
    置内にアドレスが記憶されていないセクタ（以下、「非
    不良」セクタと称する）内の該複数の浮遊ゲート記憶セ
    ル中に、いろいろのデータパターンを反復的に書き込む
    段階と、 該非不良セクタの該複数浮遊ゲート記憶セルから該デー
    タパターンを読み取る段階と、 該非不良セクタ中に書き込んだ該データパターンと該セ
    クタから読み取られた該データパターンとを比較する段
    階と、 書き込んだデータパターンが読み取られたデータパター
    ンに一致するセクタのアドレスを、論理セクタ信号にマ
    ッピングすべき物理的セクタ信号として該第一メモリ装
    置に記憶する段階とを含む方法。
JP5308766A 1992-11-13 1993-11-15 ソリッドステート周辺記憶装置 Pending JPH06214892A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/977,697 US5359570A (en) 1992-11-13 1992-11-13 Solid state peripheral storage device
US07/977,697 1992-11-13

Publications (1)

Publication Number Publication Date
JPH06214892A true JPH06214892A (ja) 1994-08-05

Family

ID=25525426

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5308766A Pending JPH06214892A (ja) 1992-11-13 1993-11-15 ソリッドステート周辺記憶装置

Country Status (6)

Country Link
US (3) US5359570A (ja)
EP (1) EP0597706B1 (ja)
JP (1) JPH06214892A (ja)
AT (1) ATE197196T1 (ja)
CA (1) CA2102659A1 (ja)
DE (1) DE69329590T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013137771A (ja) * 2011-12-12 2013-07-11 Apple Inc データ利用についてのマウント時間の調停

Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5504760A (en) * 1991-03-15 1996-04-02 Sandisk Corporation Mixed data encoding EEPROM system
EP0596198B1 (en) * 1992-07-10 2000-03-29 Sony Corporation Flash eprom with erase verification and address scrambling architecture
US5359570A (en) * 1992-11-13 1994-10-25 Silicon Storage Technology, Inc. Solid state peripheral storage device
US5740349A (en) * 1993-02-19 1998-04-14 Intel Corporation Method and apparatus for reliably storing defect information in flash disk memories
JP2669303B2 (ja) * 1993-08-03 1997-10-27 日本電気株式会社 ビットエラー訂正機能付き半導体メモリ
US5479609A (en) * 1993-08-17 1995-12-26 Silicon Storage Technology, Inc. Solid state peripheral storage device having redundent mapping memory algorithm
DE4329012A1 (de) * 1993-08-28 1995-03-02 Sel Alcatel Ag Verfahren und Vorrichtung zur Fehlerprüfung und zur Fehlerkorrektur in Speicherbausteinen
JP3215237B2 (ja) * 1993-10-01 2001-10-02 富士通株式会社 記憶装置および記憶装置の書き込み／消去方法
US5539697A (en) * 1994-08-03 1996-07-23 Bi-Search Corporation Method and structure for using defective unrepairable semiconductor memory
JPH08101751A (ja) * 1994-09-30 1996-04-16 Mitsubishi Electric Corp Ｐｃカード及びｐｃカードシステム
US5537558A (en) * 1994-10-05 1996-07-16 Halliburton Company Apparatus and method for communicating multiple devices through one PCMCIA interface
US5491660A (en) * 1994-11-18 1996-02-13 Texas Instruments Incorporated On-chip operation control for memories
TW269021B (en) * 1994-12-23 1996-01-21 Ibm Electronic circuit implementing component level disk drive
US5596562A (en) * 1995-01-19 1997-01-21 United Microelectronics Corp. Controlling method and apparatus for supporting hard disk and/or CD-ROM drives through the PCMCIA interface
US5731629A (en) * 1995-03-10 1998-03-24 Data-Disk Technology, Inc. Personal memory devices carried by an individual which can be read and written to
JPH0954726A (ja) * 1995-08-18 1997-02-25 Mitsubishi Electric Corp 記憶装置
JP3604466B2 (ja) * 1995-09-13 2004-12-22 株式会社ルネサステクノロジ フラッシュディスクカード
GB2291991A (en) * 1995-09-27 1996-02-07 Memory Corp Plc Disk drive emulation with a block-erasable memory
IL116220A0 (en) * 1995-11-30 1996-01-31 Memsys Ltd Automated process for generating boards from defective chips
US5719880A (en) 1996-09-20 1998-02-17 Texas Instruments Incorporated, A Delaware Corporation On-chip operation for memories
US6000006A (en) * 1997-08-25 1999-12-07 Bit Microsystems, Inc. Unified re-map and cache-index table with dual write-counters for wear-leveling of non-volatile flash RAM mass storage
US5822251A (en) * 1997-08-25 1998-10-13 Bit Microsystems, Inc. Expandable flash-memory mass-storage using shared buddy lines and intermediate flash-bus between device-specific buffers and flash-intelligent DMA controllers
US5956743A (en) * 1997-08-25 1999-09-21 Bit Microsystems, Inc. Transparent management at host interface of flash-memory overhead-bytes using flash-specific DMA having programmable processor-interrupt of high-level operations
US6360346B1 (en) * 1997-08-27 2002-03-19 Sony Corporation Storage unit, method of checking storage unit, reading and writing method
JP3233079B2 (ja) 1997-09-30 2001-11-26 ソニー株式会社 データ処理システム及びデータ処理方法
US6223271B1 (en) * 1998-07-15 2001-04-24 Compaq Computer Corp. System and method for detecting system memory size using ROM based paging tables
JP2000122935A (ja) * 1998-10-20 2000-04-28 Sanyo Electric Co Ltd 不揮発性メモリのアドレス変換装置
US6260156B1 (en) 1998-12-04 2001-07-10 Datalight, Inc. Method and system for managing bad areas in flash memory
US6427186B1 (en) * 1999-03-30 2002-07-30 Frank (Fong-Long) Lin Memory, interface system and method for mapping logical block numbers to physical sector numbers in a flash memory, using a master index table and a table of physical sector numbers
EP1130516A1 (en) * 2000-03-01 2001-09-05 Hewlett-Packard Company, A Delaware Corporation Address mapping in solid state storage device
JP2002269994A (ja) * 2001-03-09 2002-09-20 Oki Electric Ind Co Ltd アナログ半導体メモリの冗長メモリ回路
US6941504B2 (en) * 2001-11-15 2005-09-06 International Business Machines Corporation Method and apparatus for test case evaluation using a cyclic redundancy checker
GB2391344A (en) * 2002-07-31 2004-02-04 Hewlett Packard Co Magnetoresistive solid state storage device and data storage method
US20050093572A1 (en) * 2003-11-03 2005-05-05 Macronix International Co., Ltd. In-circuit configuration architecture with configuration on initialization function for embedded configurable logic array
US20050102573A1 (en) * 2003-11-03 2005-05-12 Macronix International Co., Ltd. In-circuit configuration architecture for embedded configurable logic array
US20050097499A1 (en) * 2003-11-03 2005-05-05 Macronix International Co., Ltd. In-circuit configuration architecture with non-volatile configuration store for embedded configurable logic array
KR100526188B1 (ko) 2003-12-30 2005-11-04 삼성전자주식회사 플래시 메모리의 주소 사상 방법, 사상 정보 관리 방법 및상기 방법을 이용한 플래시 메모리
JP2005353110A (ja) * 2004-06-08 2005-12-22 Nec Electronics Corp 不揮発性メモリ装置
US7743233B2 (en) * 2005-04-05 2010-06-22 Intel Corporation Sequencer address management
US7469368B2 (en) * 2005-11-29 2008-12-23 Broadcom Corporation Method and system for a non-volatile memory with multiple bits error correction and detection for improving production yield
US8959307B1 (en) 2007-11-16 2015-02-17 Bitmicro Networks, Inc. Reduced latency memory read transactions in storage devices
US8665601B1 (en) 2009-09-04 2014-03-04 Bitmicro Networks, Inc. Solid state drive with improved enclosure assembly
US9135190B1 (en) 2009-09-04 2015-09-15 Bitmicro Networks, Inc. Multi-profile memory controller for computing devices
US8447908B2 (en) 2009-09-07 2013-05-21 Bitmicro Networks, Inc. Multilevel memory bus system for solid-state mass storage
US8560804B2 (en) 2009-09-14 2013-10-15 Bitmicro Networks, Inc. Reducing erase cycles in an electronic storage device that uses at least one erase-limited memory device
US9372755B1 (en) 2011-10-05 2016-06-21 Bitmicro Networks, Inc. Adaptive power cycle sequences for data recovery
US9043669B1 (en) 2012-05-18 2015-05-26 Bitmicro Networks, Inc. Distributed ECC engine for storage media
US9423457B2 (en) 2013-03-14 2016-08-23 Bitmicro Networks, Inc. Self-test solution for delay locked loops
US9430386B2 (en) 2013-03-15 2016-08-30 Bitmicro Networks, Inc. Multi-leveled cache management in a hybrid storage system
US9916213B1 (en) 2013-03-15 2018-03-13 Bitmicro Networks, Inc. Bus arbitration with routing and failover mechanism
US9672178B1 (en) 2013-03-15 2017-06-06 Bitmicro Networks, Inc. Bit-mapped DMA transfer with dependency table configured to monitor status so that a processor is not rendered as a bottleneck in a system
US9971524B1 (en) 2013-03-15 2018-05-15 Bitmicro Networks, Inc. Scatter-gather approach for parallel data transfer in a mass storage system
US9734067B1 (en) 2013-03-15 2017-08-15 Bitmicro Networks, Inc. Write buffering
US10489318B1 (en) 2013-03-15 2019-11-26 Bitmicro Networks, Inc. Scatter-gather approach for parallel data transfer in a mass storage system
US9875205B1 (en) 2013-03-15 2018-01-23 Bitmicro Networks, Inc. Network of memory systems
US9934045B1 (en) 2013-03-15 2018-04-03 Bitmicro Networks, Inc. Embedded system boot from a storage device
US10120694B2 (en) 2013-03-15 2018-11-06 Bitmicro Networks, Inc. Embedded system boot from a storage device
US9400617B2 (en) 2013-03-15 2016-07-26 Bitmicro Networks, Inc. Hardware-assisted DMA transfer with dependency table configured to permit-in parallel-data drain from cache without processor intervention when filled or drained
US9798688B1 (en) 2013-03-15 2017-10-24 Bitmicro Networks, Inc. Bus arbitration with routing and failover mechanism
US9720603B1 (en) 2013-03-15 2017-08-01 Bitmicro Networks, Inc. IOC to IOC distributed caching architecture
US9501436B1 (en) 2013-03-15 2016-11-22 Bitmicro Networks, Inc. Multi-level message passing descriptor
US9842024B1 (en) 2013-03-15 2017-12-12 Bitmicro Networks, Inc. Flash electronic disk with RAID controller
US9952991B1 (en) 2014-04-17 2018-04-24 Bitmicro Networks, Inc. Systematic method on queuing of descriptors for multiple flash intelligent DMA engine operation
US10055150B1 (en) 2014-04-17 2018-08-21 Bitmicro Networks, Inc. Writing volatile scattered memory metadata to flash device
US9811461B1 (en) 2014-04-17 2017-11-07 Bitmicro Networks, Inc. Data storage system
US10078604B1 (en) 2014-04-17 2018-09-18 Bitmicro Networks, Inc. Interrupt coalescing
US10042792B1 (en) 2014-04-17 2018-08-07 Bitmicro Networks, Inc. Method for transferring and receiving frames across PCI express bus for SSD device
US10025736B1 (en) 2014-04-17 2018-07-17 Bitmicro Networks, Inc. Exchange message protocol message transmission between two devices
US10552050B1 (en) 2017-04-07 2020-02-04 Bitmicro Llc Multi-dimensional computer storage system

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4003086A (en) * 1975-04-28 1977-01-11 Memorex Corporation Dynamic loop gain alteration for data retrieval
US4398248A (en) * 1980-10-20 1983-08-09 Mcdonnell Douglas Corporation Adaptive WSI/MNOS solid state memory system
US4373179A (en) * 1978-06-26 1983-02-08 Fujitsu Limited Dynamic address translation system
IT1224062B (it) * 1979-09-28 1990-09-26 Ates Componenti Elettron Metodo di programmazione per una memoria a semiconduttore non volatile elettricamente alterabile
JPS5764383A (en) * 1980-10-03 1982-04-19 Toshiba Corp Address converting method and its device
JPS618798A (ja) * 1984-06-21 1986-01-16 Nec Corp 不揮発性記憶装置
US4984151A (en) * 1985-03-01 1991-01-08 Advanced Micro Devices, Inc. Flexible, next-address generation microprogram sequencer
US4939694A (en) * 1986-11-03 1990-07-03 Hewlett-Packard Company Defect tolerant self-testing self-repairing memory system
US4831573A (en) * 1987-03-06 1989-05-16 Altera Corporation Programmable integrated circuit micro-sequencer device
US4984149A (en) * 1987-03-28 1991-01-08 Kabushiki Kaisha Toshiba Memory access control apparatus
EP1031992B1 (en) * 1989-04-13 2006-06-21 SanDisk Corporation Flash EEPROM system
US5200959A (en) * 1989-10-17 1993-04-06 Sundisk Corporation Device and method for defect handling in semi-conductor memory
JP2835107B2 (ja) * 1989-11-16 1998-12-14 沖電気工業株式会社 不揮発性半導体記憶装置のエラー訂正回路及びそのエラー訂正方法
GB2251323B (en) * 1990-12-31 1994-10-12 Intel Corp Disk emulation for a non-volatile semiconductor memory
GB2251324B (en) * 1990-12-31 1995-05-10 Intel Corp File structure for a non-volatile semiconductor memory
US5291584A (en) * 1991-07-23 1994-03-01 Nexcom Technology, Inc. Methods and apparatus for hard disk emulation
TW261687B (ja) * 1991-11-26 1995-11-01 Hitachi Seisakusyo Kk
JP2738195B2 (ja) * 1991-12-27 1998-04-08 日本電気株式会社 不揮発性半導体記憶装置
US5347489A (en) * 1992-04-21 1994-09-13 Intel Corporation Method and circuitry for preconditioning shorted rows in a nonvolatile semiconductor memory incorporating row redundancy
US5341339A (en) * 1992-10-30 1994-08-23 Intel Corporation Method for wear leveling in a flash EEPROM memory
US5416782A (en) * 1992-10-30 1995-05-16 Intel Corporation Method and apparatus for improving data failure rate testing for memory arrays
US5337275A (en) * 1992-10-30 1994-08-09 Intel Corporation Method for releasing space in flash EEPROM memory array to allow the storage of compressed data
US5359570A (en) * 1992-11-13 1994-10-25 Silicon Storage Technology, Inc. Solid state peripheral storage device
US5388083A (en) * 1993-03-26 1995-02-07 Cirrus Logic, Inc. Flash memory mass storage architecture
US5349558A (en) * 1993-08-26 1994-09-20 Advanced Micro Devices, Inc. Sector-based redundancy architecture

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013137771A (ja) * 2011-12-12 2013-07-11 Apple Inc データ利用についてのマウント時間の調停
US8756458B2 (en) 2011-12-12 2014-06-17 Apple Inc. Mount-time reconciliation of data availability
US9104329B2 (en) 2011-12-12 2015-08-11 Apple Inc. Mount-time reconciliation of data availability

Also Published As

Publication number Publication date
EP0597706A3 (en) 1996-06-05
US5432748A (en) 1995-07-11
DE69329590D1 (de) 2000-11-30
EP0597706A2 (en) 1994-05-18
CA2102659A1 (en) 1994-05-14
US5500826A (en) 1996-03-19
EP0597706B1 (en) 2000-10-25
ATE197196T1 (de) 2000-11-15
US5359570A (en) 1994-10-25
DE69329590T2 (de) 2001-06-13

Similar Documents

Publication Publication Date Title
EP0597706B1 (en) Solid state peripheral storage device
EP0912939B1 (en) Flash memory card
US7350044B2 (en) Data move method and apparatus
US6041001A (en) Method of increasing data reliability of a flash memory device without compromising compatibility
US5787484A (en) System and method which compares data preread from memory cells to data to be written to the cells
US6601211B1 (en) Write reduction in flash memory systems through ECC usage
US6754765B1 (en) Flash memory controller with updateable microcode
US6330688B1 (en) On chip error correction for devices in a solid state drive
US6119245A (en) Semiconductor storage device and method of controlling it
JP4165990B2 (ja) メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリへのデータの書き込み方法
US6009497A (en) Method and apparatus for updating flash memory resident firmware through a standard disk drive interface
JP4668416B2 (ja) ブート・ブロックへの書き込みアクセスを可能にする時のブート・ブロック・コードの保護
CN102132354B (zh) 闪存中的数据的快速低功率读取
US20020059515A1 (en) Disk drive and computer
KR930010981A (ko) 플래시메모리를 사용한 기억장치
RU2269814C2 (ru) Способ надежной записи указателя для кольцевой памяти
WO2018040804A1 (zh) 一种存储器块处理方法、装置和计算机存储介质
JP2669303B2 (ja) ビットエラー訂正機能付き半導体メモリ
US6738894B1 (en) Data processor
US20030084231A1 (en) Nonvolatile semiconductor storage device with interface functions
JPH0729392A (ja) 不揮発性半導体メモリおよびそれを使用した半導体ディスク装置
JPH01171047A (ja) メモリ素子のチップ交替制御装置
US5479609A (en) Solid state peripheral storage device having redundent mapping memory algorithm
JPS62168241A (ja) マイクロプログラム制御装置
JPH08138391A (ja) フラッシュメモリ制御方式