JPH08138391A - フラッシュメモリ制御方式 - Google Patents
フラッシュメモリ制御方式Info
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- JPH08138391A JPH08138391A JP27471594A JP27471594A JPH08138391A JP H08138391 A JPH08138391 A JP H08138391A JP 27471594 A JP27471594 A JP 27471594A JP 27471594 A JP27471594 A JP 27471594A JP H08138391 A JPH08138391 A JP H08138391A
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- Japan
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- flash memory
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- memory
- data
- mpu
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Abstract
(57)【要約】
【構成】フラッシュメモリのブロック消去時にセットさ
れるブロック消去フラグ５、及びこのフラグの制御を行
うフラグセット回路６を設け、その内容をステータスレ
ジスタ７を通し、ＭＰＵ１から確認できるようにする。 【効果】エラーを検出したフラッシュメモリのブロック
が既に書き込み済であるかをＭＰＵから認識できるよう
になるため、エラー検出時にそれがメモリ自身の異常で
あるか否かを判断でき、異常解析に有効であり、保守性
の向上が図れる。
れるブロック消去フラグ５、及びこのフラグの制御を行
うフラグセット回路６を設け、その内容をステータスレ
ジスタ７を通し、ＭＰＵ１から確認できるようにする。 【効果】エラーを検出したフラッシュメモリのブロック
が既に書き込み済であるかをＭＰＵから認識できるよう
になるため、エラー検出時にそれがメモリ自身の異常で
あるか否かを判断でき、異常解析に有効であり、保守性
の向上が図れる。
Description
【０００１】
【産業上の利用分野】本発明は、フラッシュメモリを記
憶装置とするコンピュータシステムにおいて、エラーチ
ェックビット記憶用の領域を持つフラッシュメモリ制御
方式に関する。
憶装置とするコンピュータシステムにおいて、エラーチ
ェックビット記憶用の領域を持つフラッシュメモリ制御
方式に関する。
【０００２】
【従来の技術】フラッシュメモリは、その内容の書き込
み／消去に専用の治具を必要とせず、プリント基板に実
装した状態で内容の書き込み／消去が電気的に行える読
み出し専用メモリ（Read Only Memory：ＲＯＭ）であ
る。従来のEEPROM（ElectricallyErasable and Program
mable Read Only Memory）に比べ、メモリセルの構造が
単純であるため、高集積化／大容量化が可能である。こ
のことから、小型のコンピュータシステムにおいて、フ
ロッピーディスクやハードディスの代用等として広く使
用されるようになってきている。
み／消去に専用の治具を必要とせず、プリント基板に実
装した状態で内容の書き込み／消去が電気的に行える読
み出し専用メモリ（Read Only Memory：ＲＯＭ）であ
る。従来のEEPROM（ElectricallyErasable and Program
mable Read Only Memory）に比べ、メモリセルの構造が
単純であるため、高集積化／大容量化が可能である。こ
のことから、小型のコンピュータシステムにおいて、フ
ロッピーディスクやハードディスの代用等として広く使
用されるようになってきている。
【０００３】フラッシュメモリ３を記憶装置として用い
たコンピュータシステムの例を図２に示す。この図に示
す装置は、フラッシュメモリからプログラム又はデータ
を読み出し処理を実行すると共に、フラシュメモリに対
する書き込みを行うマイクロプロセッサユニット（以下
ＭＰＵ）１，フラッシュメモリからデータを読みだす
際、チェックビットと照合しそのデータが適正であるか
を検出するエラーチェック回路２、及びＭＰＵのフラシ
ュメモリへのデータ書き込み時に、書き込みタイミング
を作り出すメモリ書き込み制御回路１２、及びアドレス
デコーダにより構成される。現在、市販されているフラ
ッシュメモリの多くは、メモリを複数のブロックに分割
し、各ブロック単位で内容の一括消去を行い、その後、
消去したブロックに対してデータの書き込みを行う方式
であり、データ（又はチェックビット）の消去／書き込
みは、ＭＰＵのプログラムによりメモリに対し、コマン
ドを入力することで実行される。フラッシュメモリに対
し、ブロック消去／書き込みを行う場合、ＭＰＵはアド
レスバス上にメモリがマッピングされている空間のアド
レスを出力すると共にデータ書き込みコマンドの第一番
目のパラメータを出力する。アドレスデコーダ４は、ア
ドレスバス上の信号により、フラッシュメモリが選択さ
れたことを認識すると、メモリ書き込み制御回路に対し
てアクセス信号８を出力し、アクセス開始を知らせる。
アクセス信号を受けたメモリ書き込み制御回路は、ＭＰ
ＵからのＭＰＵ書き込み信号９を確認し、フラッシュメ
モリへの書き込みであると認識したならば、メモリ書き
込み信号１０を出力する。そして、書き込み実行後、メ
モリ書き込み制御回路はメモリ書き込み信号の出力を停
止すると共に、バス応答信号１１により、１回のアクセ
スが終了したことをＭＰＵに報告する。これらの動作を
繰り返し、フラッシュメモリに対して必要なコマンドの
書き込み動作を行う事により、ブロックの消去／書き込
みは終了する。
たコンピュータシステムの例を図２に示す。この図に示
す装置は、フラッシュメモリからプログラム又はデータ
を読み出し処理を実行すると共に、フラシュメモリに対
する書き込みを行うマイクロプロセッサユニット（以下
ＭＰＵ）１，フラッシュメモリからデータを読みだす
際、チェックビットと照合しそのデータが適正であるか
を検出するエラーチェック回路２、及びＭＰＵのフラシ
ュメモリへのデータ書き込み時に、書き込みタイミング
を作り出すメモリ書き込み制御回路１２、及びアドレス
デコーダにより構成される。現在、市販されているフラ
ッシュメモリの多くは、メモリを複数のブロックに分割
し、各ブロック単位で内容の一括消去を行い、その後、
消去したブロックに対してデータの書き込みを行う方式
であり、データ（又はチェックビット）の消去／書き込
みは、ＭＰＵのプログラムによりメモリに対し、コマン
ドを入力することで実行される。フラッシュメモリに対
し、ブロック消去／書き込みを行う場合、ＭＰＵはアド
レスバス上にメモリがマッピングされている空間のアド
レスを出力すると共にデータ書き込みコマンドの第一番
目のパラメータを出力する。アドレスデコーダ４は、ア
ドレスバス上の信号により、フラッシュメモリが選択さ
れたことを認識すると、メモリ書き込み制御回路に対し
てアクセス信号８を出力し、アクセス開始を知らせる。
アクセス信号を受けたメモリ書き込み制御回路は、ＭＰ
ＵからのＭＰＵ書き込み信号９を確認し、フラッシュメ
モリへの書き込みであると認識したならば、メモリ書き
込み信号１０を出力する。そして、書き込み実行後、メ
モリ書き込み制御回路はメモリ書き込み信号の出力を停
止すると共に、バス応答信号１１により、１回のアクセ
スが終了したことをＭＰＵに報告する。これらの動作を
繰り返し、フラッシュメモリに対して必要なコマンドの
書き込み動作を行う事により、ブロックの消去／書き込
みは終了する。
【０００４】ＭＰＵからのコマンド入力により書き込ま
れたデータ、及びチェックビットはメモリからデータを
読みだす際に両方一緒に読み出され、エラーチェック回
路にて照合されることとなる。
れたデータ、及びチェックビットはメモリからデータを
読みだす際に両方一緒に読み出され、エラーチェック回
路にて照合されることとなる。
【０００５】
【発明が解決しようとする課題】フラッシュメモリは、
製造プロセスの微細化／高密度大容量化にともない、外
部の放射線，磁界，電界等各種外乱の影響を受けやすく
なっており、ソフトエラー発生の頻度が多くなることが
予想される。そのため、ソフトエラーによるシステムダ
ウンを最小限におさえ、信頼性の高いコンピュータシス
テムを構築するためには、パリティチェックやＥＣＣ
（Error Check and Correct ）等のメモリチェック機構
の付加が必要不可欠なものとなってくる。これらのメモ
リチェック機構では、チェック用のビットをデータ格納
用の領域とは別に設け、データバス上のデータの内容に
よってチェックビットを自動生成し、データと一緒に書
き込む。そして、メモリの読み出し時にデータ部とチェ
ックビット部を照合し、もしその内容が不適合であれば
データエラーとしてＭＰＵに報告する。
製造プロセスの微細化／高密度大容量化にともない、外
部の放射線，磁界，電界等各種外乱の影響を受けやすく
なっており、ソフトエラー発生の頻度が多くなることが
予想される。そのため、ソフトエラーによるシステムダ
ウンを最小限におさえ、信頼性の高いコンピュータシス
テムを構築するためには、パリティチェックやＥＣＣ
（Error Check and Correct ）等のメモリチェック機構
の付加が必要不可欠なものとなってくる。これらのメモ
リチェック機構では、チェック用のビットをデータ格納
用の領域とは別に設け、データバス上のデータの内容に
よってチェックビットを自動生成し、データと一緒に書
き込む。そして、メモリの読み出し時にデータ部とチェ
ックビット部を照合し、もしその内容が不適合であれば
データエラーとしてＭＰＵに報告する。
【０００６】フラッシュメモリの消去は、数十バイトか
ら数百バイトのブロック単位で実行されるものが多数を
占めており、データを書き込む際には、一旦、一つのブ
ロックを消去した後、そのブロック全域に対しデータの
書き込みを行わなければならない。そのため、フラッシ
ュメモリをチェックビット付きの構成とした場合、もし
誤ってデータ消去後、書き込みが行われていないブロッ
クに対しデータ読み出しを行った場合、データ部とチェ
ックビットとの不適合が発生し、データエラーと判定さ
れることとなる。そのような場合、そのデータエラーが
メモリアクセスを誤ったために発生したものか、本当に
メモリエラーが発生した物であるかを判断するのが非常
に困難となる。
ら数百バイトのブロック単位で実行されるものが多数を
占めており、データを書き込む際には、一旦、一つのブ
ロックを消去した後、そのブロック全域に対しデータの
書き込みを行わなければならない。そのため、フラッシ
ュメモリをチェックビット付きの構成とした場合、もし
誤ってデータ消去後、書き込みが行われていないブロッ
クに対しデータ読み出しを行った場合、データ部とチェ
ックビットとの不適合が発生し、データエラーと判定さ
れることとなる。そのような場合、そのデータエラーが
メモリアクセスを誤ったために発生したものか、本当に
メモリエラーが発生した物であるかを判断するのが非常
に困難となる。
【０００７】
【課題を解決するための手段】以上の問題点を解決する
ため本発明はフラッシュメモリからのデータ読み出し時
のエラー検出時に、そのエラー発生要因の識別を容易に
行えるようにすることで、メモリの信頼性／保守性の向
上を図る。
ため本発明はフラッシュメモリからのデータ読み出し時
のエラー検出時に、そのエラー発生要因の識別を容易に
行えるようにすることで、メモリの信頼性／保守性の向
上を図る。
【０００８】本発明におけるフラッシュメモリ管理方式
を図１に示す。本発明は、フラッシュメモリ３に対する
データの読み出し／書き込みは、ＭＰＵ１によって実行
される。フラッシュメモリからデータを読み出し制御部
は、フラッシュメモリアクセスの検知を行うアドレスデ
コーダ４，データ記憶部３１から読み出された内容と、
チェックコード記憶部３２から読み出された内容とを照
合し、データ異常の有無をチェックするエラーチェック
回路２により構成される。一方、フラッシュメモリの消
去／未書き込みといった状態の管理は、ブロック消去フ
ラグ５，フラグセット回路６、及びステータスレジスタ
７により行われる。
を図１に示す。本発明は、フラッシュメモリ３に対する
データの読み出し／書き込みは、ＭＰＵ１によって実行
される。フラッシュメモリからデータを読み出し制御部
は、フラッシュメモリアクセスの検知を行うアドレスデ
コーダ４，データ記憶部３１から読み出された内容と、
チェックコード記憶部３２から読み出された内容とを照
合し、データ異常の有無をチェックするエラーチェック
回路２により構成される。一方、フラッシュメモリの消
去／未書き込みといった状態の管理は、ブロック消去フ
ラグ５，フラグセット回路６、及びステータスレジスタ
７により行われる。
【０００９】フラッシュメモリのブロック消去を行う場
合、ＭＰＵはフラッシュメモリに対してブロック消去の
コマンド、及び消去するブロックを指定するパラメータ
を書き込むことにより実行する。メモリアクセスを検出
したアドレスデコーダは、アクセス信号８によって、フ
ラッシュメモリに対するメモリアクセスを指定する。こ
のメモリアクセス信号と、ＭＰＵからのＭＰＵ書き込み
信号９により、メモリ書き込み制御回路１２が書き込み
アクセスであると判断すると、メモリ書き込み制御回路
はメモリ書き込み信号１０を出力し、書き込みを実行す
る。そして、１回のメモリアクセスサイクル終了時に、
ＭＰＵに対してバス応答信号１１で応答する。この際、
フラグセット回路はアクセス信号とＭＰＵからのＭＰＵ
書き込み信号、及び書き込まれるデータの内容により、
このメモリアクセスがブロック消去であると認識する
と、ブロック消去フラグセットの待機状態に移行する。
そして、続いて消去するブロックが指定されると、各ブ
ロック毎に付加されているブロック消去フラグ中、消去
を指定したブロックのセットを行う。ブロック消去フラ
グの内容は、ステータスレジスタを通してＭＰＵが認識
することが可能であり、それによってどのブロックの消
去が現在行われているのかを知ることができる。ＭＰＵ
は、メモリの消去後、そのブロックに対しデータを書き
込み、１ブロック全域に対し書き込みが完了した時点
で、ステータスレジスタを通じてフラグのクリアを実行
する。
合、ＭＰＵはフラッシュメモリに対してブロック消去の
コマンド、及び消去するブロックを指定するパラメータ
を書き込むことにより実行する。メモリアクセスを検出
したアドレスデコーダは、アクセス信号８によって、フ
ラッシュメモリに対するメモリアクセスを指定する。こ
のメモリアクセス信号と、ＭＰＵからのＭＰＵ書き込み
信号９により、メモリ書き込み制御回路１２が書き込み
アクセスであると判断すると、メモリ書き込み制御回路
はメモリ書き込み信号１０を出力し、書き込みを実行す
る。そして、１回のメモリアクセスサイクル終了時に、
ＭＰＵに対してバス応答信号１１で応答する。この際、
フラグセット回路はアクセス信号とＭＰＵからのＭＰＵ
書き込み信号、及び書き込まれるデータの内容により、
このメモリアクセスがブロック消去であると認識する
と、ブロック消去フラグセットの待機状態に移行する。
そして、続いて消去するブロックが指定されると、各ブ
ロック毎に付加されているブロック消去フラグ中、消去
を指定したブロックのセットを行う。ブロック消去フラ
グの内容は、ステータスレジスタを通してＭＰＵが認識
することが可能であり、それによってどのブロックの消
去が現在行われているのかを知ることができる。ＭＰＵ
は、メモリの消去後、そのブロックに対しデータを書き
込み、１ブロック全域に対し書き込みが完了した時点
で、ステータスレジスタを通じてフラグのクリアを実行
する。
【００１０】この機構を設けることにより、一ブロック
に対し、データの書き込みが完了していない状態で、そ
のブロックに対しデータの読み出しアクセスを誤って実
行し、メモリエラーが発生したとしても、ＭＰＵのエラ
ー処理の中でそのエラーがＭＰＵの処理の不具合に起因
するものか、あるいは本当に発生したメモリエラーであ
るのかを識別が可能となるため、エラー解析の際、有効
でありこれによってメモリの保守性の向上が図れる。
に対し、データの書き込みが完了していない状態で、そ
のブロックに対しデータの読み出しアクセスを誤って実
行し、メモリエラーが発生したとしても、ＭＰＵのエラ
ー処理の中でそのエラーがＭＰＵの処理の不具合に起因
するものか、あるいは本当に発生したメモリエラーであ
るのかを識別が可能となるため、エラー解析の際、有効
でありこれによってメモリの保守性の向上が図れる。
【００１１】
【作用】本発明において、フラッシュメモリ３に対する
データの読み出し，書き込み、及びブロック消去といっ
た制御は、ＭＰＵ１によって実行される。データをフラ
ッシュメモリから読み出す場合、ＭＰＵはフラッシュメ
モリ中の指定アドレスを出力しアクセスを開始する。Ｍ
ＰＵからの指定アドレスを受けたアドレスデコーダ４
は、アドレス指定がフラッシュメモリであると判断する
と、データ記憶部３１とチェックコード記憶部３２から
データを読み出し、これをエラーチェック回路２で照合
し、データ異常の有無のチェックを行う。その結果、デ
ータとチェックコードとの間に不適合があった場合、デ
ータ異常としてＭＰＵに報告する。データの読み出しを
行った場合、そのブロックのフラッシュメモリの内容が
有効であるか否かの状態管理は、ブロック消去フラグ
５，フラグセット回路６、及びステータスレジスタ７に
より行われる。
データの読み出し，書き込み、及びブロック消去といっ
た制御は、ＭＰＵ１によって実行される。データをフラ
ッシュメモリから読み出す場合、ＭＰＵはフラッシュメ
モリ中の指定アドレスを出力しアクセスを開始する。Ｍ
ＰＵからの指定アドレスを受けたアドレスデコーダ４
は、アドレス指定がフラッシュメモリであると判断する
と、データ記憶部３１とチェックコード記憶部３２から
データを読み出し、これをエラーチェック回路２で照合
し、データ異常の有無のチェックを行う。その結果、デ
ータとチェックコードとの間に不適合があった場合、デ
ータ異常としてＭＰＵに報告する。データの読み出しを
行った場合、そのブロックのフラッシュメモリの内容が
有効であるか否かの状態管理は、ブロック消去フラグ
５，フラグセット回路６、及びステータスレジスタ７に
より行われる。
【００１２】フラッシュメモリのブロック消去は、ＭＰ
Ｕはフラッシュメモリに対してブロック消去のコマン
ド、及び消去するブロックを指定するパラメータをフラ
ッシュメモリに対して書き込むといったプロトコルを行
うことにより実行される。メモリアクセスを検出したア
ドレスデコーダは、アクセス信号８によって、フラッシ
ュメモリに対するメモリアクセスを指定する。このメモ
リアクセス信号と、MPUからのＭＰＵ書き込み信号９に
より、メモリ書き込み制御回路１２が書き込みアクセス
であると判断すると、メモリ書き込み制御回路はメモリ
書き込み信号１０を出力し書き込みを実行する。そし
て、１回のメモリアクセスサイクル終了時に、バス応答
信号１１をＭＰＵに対して応答する。この際、フラグセ
ット回路はアクセス信号とＭＰＵからのＭＰＵ書き込み
信号、及び書き込まれるデータの内容により、この書き
込みメモリアクセスがブロック消去であると認識する
と、ブロック消去フラグセットの待機状態に移行し、フ
ラグセットを行う準備状態となる。この待機状態となっ
た後に、続いて消去するブロックを指定する情報が指定
されると、この情報に従って各ブロック毎に付加されて
いるブロック消去フラグ中、消去を行うブロックに該当
するフラグのセットを行う。ブロック消去フラグの内容
は、ステータスレジスタを通してＭＰＵが認識すること
が可能であり、それによってどのブロックの消去が現
在、行われているのかを知ることができる。ＭＰＵは、
メモリのブロック消去後、そのブロックに対しフラッシ
ュメモリの書き込みプロトコルに従いデータ、及びチェ
ックコードの書き込みを行い、消去を行ったブロック全
域に対し書き込みが完了した時点で、ステータスレジス
タを通じてブロック消去フラグのクリアを実行し、その
ブロック内のデータ有効（書き込み済）の状態とする。
Ｕはフラッシュメモリに対してブロック消去のコマン
ド、及び消去するブロックを指定するパラメータをフラ
ッシュメモリに対して書き込むといったプロトコルを行
うことにより実行される。メモリアクセスを検出したア
ドレスデコーダは、アクセス信号８によって、フラッシ
ュメモリに対するメモリアクセスを指定する。このメモ
リアクセス信号と、MPUからのＭＰＵ書き込み信号９に
より、メモリ書き込み制御回路１２が書き込みアクセス
であると判断すると、メモリ書き込み制御回路はメモリ
書き込み信号１０を出力し書き込みを実行する。そし
て、１回のメモリアクセスサイクル終了時に、バス応答
信号１１をＭＰＵに対して応答する。この際、フラグセ
ット回路はアクセス信号とＭＰＵからのＭＰＵ書き込み
信号、及び書き込まれるデータの内容により、この書き
込みメモリアクセスがブロック消去であると認識する
と、ブロック消去フラグセットの待機状態に移行し、フ
ラグセットを行う準備状態となる。この待機状態となっ
た後に、続いて消去するブロックを指定する情報が指定
されると、この情報に従って各ブロック毎に付加されて
いるブロック消去フラグ中、消去を行うブロックに該当
するフラグのセットを行う。ブロック消去フラグの内容
は、ステータスレジスタを通してＭＰＵが認識すること
が可能であり、それによってどのブロックの消去が現
在、行われているのかを知ることができる。ＭＰＵは、
メモリのブロック消去後、そのブロックに対しフラッシ
ュメモリの書き込みプロトコルに従いデータ、及びチェ
ックコードの書き込みを行い、消去を行ったブロック全
域に対し書き込みが完了した時点で、ステータスレジス
タを通じてブロック消去フラグのクリアを実行し、その
ブロック内のデータ有効（書き込み済）の状態とする。
【００１３】もし、消去後、まだ書き込みが完了してい
ないブロックに対してＭＰＵが読み出しアクセスを行っ
た場合、データとチェックコードとの間で、内容の不適
合が発生するためデータエラーが発生する。しかし、こ
の機構を設けることにより、データエラー検出時にその
発生要因が１ブロックに対し、データの書き込みが完了
していない状態で、そのブロックに対しデータの読み出
しアクセスを誤って実行した結果によるものか（ＭＰＵ
ソフトウエアの異常）、本当のメモリエラー（ハードウ
エア異常）によるものであるかをＭＰＵのメモリエラー
処理の中で識別が可能となるため、エラー解析の際、有
効である。これによってメモリの保守性の向上が図れ
る。
ないブロックに対してＭＰＵが読み出しアクセスを行っ
た場合、データとチェックコードとの間で、内容の不適
合が発生するためデータエラーが発生する。しかし、こ
の機構を設けることにより、データエラー検出時にその
発生要因が１ブロックに対し、データの書き込みが完了
していない状態で、そのブロックに対しデータの読み出
しアクセスを誤って実行した結果によるものか（ＭＰＵ
ソフトウエアの異常）、本当のメモリエラー（ハードウ
エア異常）によるものであるかをＭＰＵのメモリエラー
処理の中で識別が可能となるため、エラー解析の際、有
効である。これによってメモリの保守性の向上が図れ
る。
【００１４】
【実施例】本発明によるフラッシュメモリ書き込み方式
の一実施例を図３のブロック図により説明する。
の一実施例を図３のブロック図により説明する。
【００１５】本実施例において、ＭＰＵ１はフラッシュ
メモリ３に格納されているプログラム、又はデータを読
み込み、その内容を使用して処理を行う。フラッシュメ
モリの内容消去／書き込みは、プログラムバージョンア
ップ時にＭＰＵによって実行される。書き込みに当たっ
ては、フラッシュメモリのデータ記憶部３１とチェック
コード記憶部３２とは独立して行われる。メモリアクセ
スを検出したアドレスデコーダは、アクセス信号８によ
って、フラッシュメモリに対するメモリアクセスを指定
する。このメモリアクセス信号と、ＭＰＵからのＭＰＵ
書き込み信号９により、メモリ書き込み制御回路１２が
書き込みアクセスであると判断すると、メモリ書き込み
制御回路はメモリ書き込み信号を出力し書き込みを実行
する。データ記憶部への書き込みを行う場合、書き込み
制御レジスタ１３によりデータ記憶部書き込みモードを
指定することにより、フラッシュメモリの書き込み信号
がデータ記憶部に対してのみ書き込み信号１５出力され
る状態となるため、この状態で書き込みコマンドの書き
込みなどのプロトコルを実行し、書き込みが実行され
る。又、同様にチェックコード記憶部に対して書き込み
を行う場合には、書き込み制御レジスタによりチェック
コード記憶部書き込みモードを指定した後、ＭＰＵで計
算を行ったチェックコードを書き込むことで、チェック
コード記憶部に対してのみ書き込み信号１６が出力され
る。尚、１回のメモリアクセスサイクルに対し、バス応
答信号１１が応答される。
メモリ３に格納されているプログラム、又はデータを読
み込み、その内容を使用して処理を行う。フラッシュメ
モリの内容消去／書き込みは、プログラムバージョンア
ップ時にＭＰＵによって実行される。書き込みに当たっ
ては、フラッシュメモリのデータ記憶部３１とチェック
コード記憶部３２とは独立して行われる。メモリアクセ
スを検出したアドレスデコーダは、アクセス信号８によ
って、フラッシュメモリに対するメモリアクセスを指定
する。このメモリアクセス信号と、ＭＰＵからのＭＰＵ
書き込み信号９により、メモリ書き込み制御回路１２が
書き込みアクセスであると判断すると、メモリ書き込み
制御回路はメモリ書き込み信号を出力し書き込みを実行
する。データ記憶部への書き込みを行う場合、書き込み
制御レジスタ１３によりデータ記憶部書き込みモードを
指定することにより、フラッシュメモリの書き込み信号
がデータ記憶部に対してのみ書き込み信号１５出力され
る状態となるため、この状態で書き込みコマンドの書き
込みなどのプロトコルを実行し、書き込みが実行され
る。又、同様にチェックコード記憶部に対して書き込み
を行う場合には、書き込み制御レジスタによりチェック
コード記憶部書き込みモードを指定した後、ＭＰＵで計
算を行ったチェックコードを書き込むことで、チェック
コード記憶部に対してのみ書き込み信号１６が出力され
る。尚、１回のメモリアクセスサイクルに対し、バス応
答信号１１が応答される。
【００１６】データをフラッシュメモリから読み出す場
合、ＭＰＵはフラッシュメモリ中の指定アドレスを出力
しアクセスを開始する。ＭＰＵからの指定アドレスを受
けたアドレスデコーダ４は、アドレス指定がフラッシュ
メモリであると判断すると、データ記憶部とチェックコ
ード記憶部から、上記の手順で書き込みが行われた内容
を同時に読み出し、これをエラーチェック回路２で照合
し、データ異常の有無のチェックを行う。その結果、デ
ータとチェックコードとの間に不適合があった場合、バ
ス応答信号と共にデータエラー信号１４が応答され、デ
ータ異常としてＭＰＵに報告される。
合、ＭＰＵはフラッシュメモリ中の指定アドレスを出力
しアクセスを開始する。ＭＰＵからの指定アドレスを受
けたアドレスデコーダ４は、アドレス指定がフラッシュ
メモリであると判断すると、データ記憶部とチェックコ
ード記憶部から、上記の手順で書き込みが行われた内容
を同時に読み出し、これをエラーチェック回路２で照合
し、データ異常の有無のチェックを行う。その結果、デ
ータとチェックコードとの間に不適合があった場合、バ
ス応答信号と共にデータエラー信号１４が応答され、デ
ータ異常としてＭＰＵに報告される。
【００１７】フラッシュメモリのブロック消去は、ＭＰ
Ｕはフラッシュメモリに対してブロック消去のコマン
ド、及び消去するブロックを指定するパラメータをフラ
ッシュメモリに対して書き込むといったプロトコルを行
うことにより実行される。書き込み動作に関しては、デ
ータの書き込み時と同様であるが、書き込み制御レジス
タによりブロック消去モードを指定することによって、
データ記憶部とチェックコード記憶部の両方に対してメ
モリ書き込み信号が出力されるようになるため、デー
タ，チェックコードの両方が同時に消去できる。フラグ
セット回路６は書き込み制御レジスタによりブロック消
去であると認識すると、ブロック消去フラグセットの待
機状態に移行し、メモリ書き込み信号の出力回数をカウ
ント待ちの状態となる。この待機状態となった後に、メ
モリ書き込み信号の回数が消去ブロック指定のパラメー
タの書き込みを示す状態となった場合、この情報に従っ
て各ブロック毎に付加されているブロック消去フラグ５
中、消去を行うブロックに該当するフラグのセットを行
う。ブロック消去フラグがセットされた場合、その内容
は、ステータスレジスタ７を通してＭＰＵが読み出すこ
とが可能であり（消去されたブロックのビットは、１を
示す）、それによってどのブロックの消去が現在、行わ
れているのかを知ることができる。ＭＰＵは、メモリの
ブロック消去後、そのブロックに対しフラッシュメモリ
の書き込みプロトコルに従いデータ、及びチェックコー
ドの書き込みを行い、ブロックに対し書き込みが完了し
た時点で、ステータスレジスタ中の該当ビットに１を書
き込む。それによってブロック消去フラグの内容はクリ
アされ、その時点でブロック内のデータは有効(書き込
み済)となる。
Ｕはフラッシュメモリに対してブロック消去のコマン
ド、及び消去するブロックを指定するパラメータをフラ
ッシュメモリに対して書き込むといったプロトコルを行
うことにより実行される。書き込み動作に関しては、デ
ータの書き込み時と同様であるが、書き込み制御レジス
タによりブロック消去モードを指定することによって、
データ記憶部とチェックコード記憶部の両方に対してメ
モリ書き込み信号が出力されるようになるため、デー
タ，チェックコードの両方が同時に消去できる。フラグ
セット回路６は書き込み制御レジスタによりブロック消
去であると認識すると、ブロック消去フラグセットの待
機状態に移行し、メモリ書き込み信号の出力回数をカウ
ント待ちの状態となる。この待機状態となった後に、メ
モリ書き込み信号の回数が消去ブロック指定のパラメー
タの書き込みを示す状態となった場合、この情報に従っ
て各ブロック毎に付加されているブロック消去フラグ５
中、消去を行うブロックに該当するフラグのセットを行
う。ブロック消去フラグがセットされた場合、その内容
は、ステータスレジスタ７を通してＭＰＵが読み出すこ
とが可能であり（消去されたブロックのビットは、１を
示す）、それによってどのブロックの消去が現在、行わ
れているのかを知ることができる。ＭＰＵは、メモリの
ブロック消去後、そのブロックに対しフラッシュメモリ
の書き込みプロトコルに従いデータ、及びチェックコー
ドの書き込みを行い、ブロックに対し書き込みが完了し
た時点で、ステータスレジスタ中の該当ビットに１を書
き込む。それによってブロック消去フラグの内容はクリ
アされ、その時点でブロック内のデータは有効(書き込
み済)となる。
【００１８】もし、消去後、まだ書き込みが完了してい
ないブロックに対してＭＰＵが読み出しアクセスを行っ
た場合、データとチェックコードとの間で、内容の不適
合が発生するためデータエラー信号が出力され、データ
エラー検出となる。しかし、ＭＰＵのエラー処理の中に
おいて、ステータスレジスタの内容と、エラーを検出し
たフラッシュメモリのアドレスを照合することにより、
データの書き込みが完了していない状態で、そのブロッ
クに対しデータの読み出しアクセスを誤って実行した結
果によるものか（ＭＰＵソフトウエアの異常）、本当の
メモリエラー（ハードウエア異常）によるものであるか
をＭＰＵのメモリエラー処理の中で識別が可能となる。
ないブロックに対してＭＰＵが読み出しアクセスを行っ
た場合、データとチェックコードとの間で、内容の不適
合が発生するためデータエラー信号が出力され、データ
エラー検出となる。しかし、ＭＰＵのエラー処理の中に
おいて、ステータスレジスタの内容と、エラーを検出し
たフラッシュメモリのアドレスを照合することにより、
データの書き込みが完了していない状態で、そのブロッ
クに対しデータの読み出しアクセスを誤って実行した結
果によるものか（ＭＰＵソフトウエアの異常）、本当の
メモリエラー（ハードウエア異常）によるものであるか
をＭＰＵのメモリエラー処理の中で識別が可能となる。
【００１９】
【発明の効果】本発明により、アクセスしたフラッシュ
メモリのブロックが既に書き込み済であるかをＭＰＵか
ら認識できるようになるため、検出したエラーがメモリ
自身の異常であるか否かを判断できるようになるため、
異常解析に有効であり、保守性の向上が図れる。
メモリのブロックが既に書き込み済であるかをＭＰＵか
ら認識できるようになるため、検出したエラーがメモリ
自身の異常であるか否かを判断できるようになるため、
異常解析に有効であり、保守性の向上が図れる。
【図１】本発明によるフラッシュメモリを用いたコンピ
ュータシステムのブロック図。
ュータシステムのブロック図。
【図２】従来技術によるフラッシュメモリを用いたコン
ピュータシステムのブロック図。
ピュータシステムのブロック図。
【図３】実施例におけるフラッシュメモリを用いたコン
ピュータシステムのブロック図。
ピュータシステムのブロック図。
１…ＭＰＵ、２…エラーチェック回路、３…フラッシュ
メモリ、４…アドレスデコーダ、５…ブロック消去フラ
グ、６…フラグセット回路、７…ステータスレジスタ、
８…アクセス信号、９…ＭＰＵ書き込み信号、１０…メ
モリ書き込み信号、１１…バス応答信号、１２…メモリ
書き込み制御回路。
メモリ、４…アドレスデコーダ、５…ブロック消去フラ
グ、６…フラグセット回路、７…ステータスレジスタ、
８…アクセス信号、９…ＭＰＵ書き込み信号、１０…メ
モリ書き込み信号、１１…バス応答信号、１２…メモリ
書き込み制御回路。
Claims (1)
- 【請求項１】電気的書き込み／電気的消去が可能な読み
出し専用メモリであり、メモリの内容が複数個のブロッ
クに分割され、各ブロック単位で消去／書き込み可能な
フラッシュメモリと、前記フラッシュメモリに対してデ
ータの読み出し，書き込みを行うマイクロプロセッサユ
ニット、及び前記マイクロプロセッサユニットが前記フ
ラッシュメモリに対して書き込み／読み出しを行った場
合、前記マイクロプロセッサユニットからのフラシュメ
モリアクセスの検知を行うアドレスデコーダにより構成
されるマイクロコンピュータシステムにおいて、前記フ
ラッシュメモリの構成をプログラム又はデータを記憶し
ておくためのデータ領域と、前記データ領域に記憶され
ている内容に従って決定されるチェックコードを記憶す
るためのチェックコード領域の二つによる構成とすると
ともに、フラッシュメモリのブロック消去を行った場
合、ブロック消去済であり、前記フラッシュメモリに格
納されているデータが無効であることを示すブロック消
去フラグをブロック毎に設け、その内容を前記マイクロ
プロセッサユニットが認識できるブロック消去レジスタ
機構を設けることで、前記フラッシュメモリの状態を管
理できるようにすると共に、前記チェックコードによる
エラーチェック機能を有効に活用できるようにしたこと
を特徴とするフラッシュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27471594A JPH08138391A (ja) | 1994-11-09 | 1994-11-09 | フラッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27471594A JPH08138391A (ja) | 1994-11-09 | 1994-11-09 | フラッシュメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08138391A true JPH08138391A (ja) | 1996-05-31 |
Family
ID=17545567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27471594A Pending JPH08138391A (ja) | 1994-11-09 | 1994-11-09 | フラッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08138391A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11120085A (ja) * | 1997-10-15 | 1999-04-30 | Matsushita Electric Works Ltd | 制御システム |
| US6883060B1 (en) | 1998-09-28 | 2005-04-19 | Nec Electronics Corporation | Microcomputer provided with flash memory and method of storing program into flash memory |
| US7665009B2 (en) | 2005-05-17 | 2010-02-16 | Nec Corporation | Device, data sector, method of processing data, and signal-bearing medium embodying program of device |
-
1994
- 1994-11-09 JP JP27471594A patent/JPH08138391A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11120085A (ja) * | 1997-10-15 | 1999-04-30 | Matsushita Electric Works Ltd | 制御システム |
| US6883060B1 (en) | 1998-09-28 | 2005-04-19 | Nec Electronics Corporation | Microcomputer provided with flash memory and method of storing program into flash memory |
| US7665009B2 (en) | 2005-05-17 | 2010-02-16 | Nec Corporation | Device, data sector, method of processing data, and signal-bearing medium embodying program of device |
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