JPH06214942A - 優先順位変更制御方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 割込み要求とＤＭＡ転送要求が連続にきたよ
うな場合にも処理効率の向上および高速化を図る。 【構成】 入出力装置１４₁ 〜１４_n からの割込み要求
およびＤＭＡ転送制御要求を実行する際に、チャネル制
御装置１３は通常時において割込み要求をＤＭＡ転送要
求よりも優先させて処理しており、チャネル制御装置１
３が一の入出力装置１４_k からの割込み要求を処理して
いるときに他の入出力装置１４_m から割込み要求および
ＤＭＡ転送要求が連続してきた場合、現在実行中の処理
が終了したときにプロセッサ１１がまだ割込み実行中で
あれば、チャネル制御装置１３はＤＭＡ転送要求の優先
順位を高くして他の割込み要求を受け付けずにＤＭＡ転
送処理を実行するようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は中央処理系装置において
ＤＭＡ転送と割込み処理の優先順位を変更する優先順位
変更制御方式に関するものである。

【０００２】

【従来の技術】図６には従来の中央処理系装置のシステ
ム構成が示される。図６において、チャネル制御装置３
は、システムバス４を介して中央制御装置１と主記憶装
置２に接続されており、また共通バス５を介して複数台
の入出力制御装置６₁ 〜６_n および入出力装置７₁ 〜７
_n に接続されている。そして、チャネル制御装置３は、
各入出力制御装置６₁ 〜６_n からのＤＭＡ転送要求と割
込み処理要求を受け付け、それらの制御を行っている。

【０００３】ＤＭＡ転送は、データの高速転送を実現す
るために、チャネル制御装置３の制御下に入出力装置７
が中央制御装置１を介さずに直接に主記憶装置２にアク
セスし、入出力装置７と主記憶装置２の間でデータの入
出力を行う制御であり、その制御のシーケンスが図７の
（Ｂ）に示され、各装置間の信号線の接続関係が図７の
（Ａ）に示される。

【０００４】図７において、ＲＱＤＴは入出力制御装置
６からチャネル制御装置３へのＤＭＡ転送要求信号、Ａ
ＣＤＴはチャネル制御装置３から入出力制御装置６への
転送応答信号、ＳＦＸＤは入出力制御装置６からチャネ
ル制御装置３への返送信号、ＤＭＡは主記憶装置２とチ
ャネル制御装置３間でのＤＭＡ転送処理を表す。

【０００５】このＤＭＡ転送の処理シーケンスを図７の
（Ｂ）を参照して以下に説明する。 入出力制御装置６がチャネル制御装置３に対してＤ
ＭＡ転送要求信号RQDTを送出する。

【０００６】 チャネル制御装置３は転送要求RQDTを
受けたら、それに対する応答として、転送応答信号ACDT
を入出力制御装置６に対して送出する。

【０００７】 入出力制御装置６は転送応答信号ACDT
を受けたら、チャネル制御装置３への転送要求信号RQDT
を落とすと共に、チャネル制御装置３に対して返送信号
SFXDを送出する。

【０００８】 チャネル制御装置３は返送信号SFXDを
受けると、転送応答信号ACDTを落とす。

【０００９】 入出力制御装置６は、転送応答信号AC
DTが落ちたことを確認すると、ＤＭＡ転送を開始し、少
し遅れて返送信号SFXDを落とす。もし、他の入出力装置
のＤＭＡ転送を既に実行中であったのならば、その転送
が終了した後、実行を開始する。

【００１０】次に割込み処理を実行するまでの処理シー
ケンスを図８を参照して以下に説明する。図８におい
て、（Ｂ）にはこの制御のシーケンスが示され、（Ａ）
には各装置間の信号線の接続関係が示される。

【００１１】 入出力制御装置６がチャネル制御装置
３に対して割込み要求信号RQI を送出する。

【００１２】 チャネル制御装置３は、割込み受付け
が可能（すなわち中央制御装置１が他の割込み処理を行
っていない）ならば、入出力制御装置６に対して割込み
応答信号ACI を送出する。

【００１３】 入出力制御装置６は、割込み応答信号
ACI を受けると、割込み要求信号RQI を落とすと共に、
チャネル制御装置３に対して返送信号SFXIを送る。

【００１４】 チャネル制御装置３は、返送信号SFXI
を受けると、入出力制御装置６からの割り込み要求信号
RQI に対する特殊制御（すなわち、１．入出力装置アド
レスの読取り、２．ＤＳＲレジスタ読取り、３．チェイ
ンコマンド実行または中央制御装置１への割込み）を行
う。

【００１５】 中央制御装置１は、チャネル制御装置
３から割込み要求信号INTRQ を受けると、チャネル制御
装置３に対して、割込み返送信号（割込み禁止信号とも
称する）INTOK を送り、割込み処理を行う。

【００１６】 チャネル制御装置３は、割込み返送信
号INTOK を受けると、他の入出力制御装置からの割込み
要求信号RQI に対しては割込み禁止と認識し、それらの
入出力制御装置からの割込み要求信号RQI を中央制御装
置１の割込み処理が終わるまで受け付けない。

【００１７】上述のＤＭＡ転送と割込みの優先順位の制
御はチャネル制御装置３に備えられたＤＭＡ転送制御回
路と割込み制御回路によって行われる。図９には従来の
ＤＭＡ転送制御回路が示され、図１０には従来の割込み
制御回路が示される。またこれらの制御回路の処理シー
ケンスのタイムチャートが図１１に示される。

【００１８】図９のＤＭＡ転送制御回路において、ＤＴ
ＦＦ、ＤＴ１Ｆ〜ＤＴ５Ｆ、ＤＭＡＦはそれぞれフリッ
プフロップ、Ｇ１〜Ｇ６はゲート回路である。このう
ち、フリップフロップDTFFはＤＭＡ転送要求信号RQDTが
入力されると“１”にセットされる回路であり、それに
よりＤＭＡ転送中であることを表示する。またフリップ
フロップDMAFはチャネル制御装置３から入出力制御装置
６への返送信号ACDTが送出されると同時に“１”にセッ
トされる回路である。ＲＱＤＴは入出力制御装置６から
のＤＭＡ転送要求信号、ＳＦＸＤは入出力制御装置６か
らの返送信号、ＡＣＤＴは入出力制御装置６への転送応
答信号、ＩＮＴＦＦは後述するフリップフロップINTFF
の出力信号で、入出力制御装置６への転送応答信号ACDT
の送出を禁止するための信号となる。

【００１９】図１０の割込み制御回路において、ＩＮＴ
ＲＱ、ＩＮＴＦＦ、ＩＮＴ１Ｆ〜ＩＮＴ４Ｆ、ＩＮＴＯ
Ｆ、ＡＣＩＦはそれぞれフリップフロップ、Ｇ１１〜Ｇ
１４はそれぞれゲート回路である。このうち、フリップ
フロップINTRQ は入出力制御装置６からの割込み要求信
号RQI が入力されると“１”にセットされる回路であ
り、それにより割込み処理を現在実行中であることを表
示する。フリップフロップACIFは入出力制御装置６に対
する割込み応答信号ACI を生成する回路、フリップフロ
ップINTFF は前述したように入出力制御装置６への転送
応答信号ACDTの送出を禁止する信号を生成する回路、フ
リップフロップINTOF は割込み処理中に他の割込み要求
信号RQI の受付けを禁止するための信号を生成する回路
である。

【００２０】このＤＭＡ転送制御回路と割込み制御回路
の動作を図１１のタイムチャートを参照しつつ以下に説
明する。

【００２１】ＤＭＡ転送制御回路においては、入出力制
御装置６からＤＭＡ転送要求信号RQDTが入力されると、
このＤＭＡ転送要求信号RQDTがゲート回路Ｇ１を経てフ
リップフロップDTFFをセットし、さらにその出力信号DT
FFがゲート回路Ｇ２を経てフリップフロップDT1Fをセッ
トし、その出力信号DT1Fがゲート回路Ｇ３を経て転送応
答信号ACDTとして入出力制御装置６に送出される。

【００２２】一方、割込み制御回路においては、入出力
制御装置６から割込み要求信号RQIが入力されると、こ
の割込み要求信号RQI がゲート回路Ｇ１１を経てフリッ
プフロップINTRQ をセットし、さらにその出力信号がゲ
ート回路Ｇ１２を経てフリップフロップACIFをセット
し、その出力信号が割込み応答信号ACI として入出力制
御装置６に送出される。

【００２３】いま、入出力制御装置６からのＤＭＡ転送
要求信号RQDTに対してチャネル制御装置３がＤＭＡ転送
のための制御を行っており、よってＤＭＡ転送制御回路
のフリップフロップDMAFがセットされた状態にあるもの
とする。この状態では、割込み制御回路のゲート回路Ｇ
１３’に入力される信号DMAFは“１”であるため、この
信号DMAFがゲート回路Ｇ１３’、フリップフロップINT1
F を経てゲート回路Ｇ１２を閉じるので、割込み要求信
号RQI が入力されても、それに対する割込み応答信号AC
I が生成されない。すなわち、データ転送処理中は割込
み要求信号RQIは受け付けらない。

【００２４】一方、ＤＭＡ転送制御回路においては、割
込み制御回路のフリップフロップIFTFF がセットされな
い限り、入力されたＤＭＡ転送要求信号RQDTに対して逐
次に転送応答信号ACT を送出するので、入力されてＤＭ
Ａ転送要求信号RQDTは順番に全て受け付けられることに
なる。この結果、ＤＭＡ転送要求は割込み要求に対して
常に優先されて処理されることになる。

【００２５】

【発明が解決しようとする課題】チャネル制御装置３
は、同時には一つの処理しか行えないため、別々の入出
力装置からＤＭＡ転送要求信号RQDTと割込み要求信号RQ
I が同時に来た場合、上述したようにＤＭＡ転送要求RQ
DTを優先して処理していた。そして、ＤＭＡ転送が終結
した後に、ＤＭＡ転送回路のフリップフロップDMAFが
“０”になることにより割込み制御回路のゲート回路Ｇ
１２を開いて割込み要求RQI を受付け可能とすること
で、割込み処理を実行していた。

【００２６】このように、チャネル制御装置がＤＭＡ転
送処理中に来た割込み要求は待ち状態となってそのＤＭ
Ａ転送処理後に処理されることになるが、、そのとき連
続して、他の入出力装置からＤＭＡ転送要求が来た場
合、既に来ている割込み要求よりも後から来たＤＭＡ転
送要求の方が優先処理されるため、チャネル制御装置３
はその割込み要求に対する割込み処理（入出力制御装置
６からの割込み要求に対する特殊処理：チェインコマン
ドの実行等）をすべてのＤＭＡ転送が終結するまで実行
できないことになり、いつまでも割込み要求が待たされ
るという問題点がある。

【００２７】本発明はかかる問題点に鑑みてなされたも
のであり、その目的とするところは、割込み要求とＤＭ
Ａ転送要求の双方が連続してきたような場合にも、その
うちの一方だけが処理されるようなことをなくし、入出
力装置の処理の待ち状態の時間短縮、処理効率の向上お
よび高速化を図ることにある。

【００２８】

【課題を解決するための手段】図１は本発明に係る原理
説明図である。本発明においては、プロセッサ１１、メ
モリ１２、チャネル制御装置１３、および入出力装置
（１４₁ 〜１４_n ）で構成される中央処理系装置におい
て入出力装置からの割込み要求およびＤＭＡ転送制御要
求を実行する際の優先順位を制御する優先順位変更制御
方式であって、チャネル制御装置１３は通常時において
割込み要求をＤＭＡ転送要求よりも優先させて処理して
おり、チャネル制御装置１３が一の入出力装置１４_k か
らの割込み要求を処理しているときに他の入出力装置１
４_m から割込み要求およびＤＭＡ転送要求が連続してき
た場合、現在実行中の処理が終了したときにプロセッサ
１１がまだ割込み実行中であれば、チャネル制御装置１
３はＤＭＡ転送要求の優先順位を高くして他の割込み要
求を受け付けずにＤＭＡ転送処理を実行するようにした
優先順位変更制御方式が提供される。

【００２９】

【作用】本発明の優先順位変更制御方式においては、チ
ャネル制御装置１３内に、ＤＭＡ転送割込み処理の優先
順位変更制御手段として、変更制御回路を具備するよう
にする。

【００３０】まずチャネル制御装置１３は、通常、割込
み要求を優先させて処理する。チャネル制御装置１３が
入出力装置１４側からの割込み要求を処理していると
き、他の出力装置から割込み要求およびＤＭＡ転送要求
が連続してきた場合、ＤＭＡ転送要求の優先順位を高く
し、現在実行中の処理が終了後にＤＭＡ転送処理に入る
ようにする。

【００３１】また、プロセッサ１１が割込み処理中は、
チャネル制御装置１３は割込み要求を受け付けずにＤＭ
Ａ転送処理を実行する。よってチャネル制御装置１３が
いわゆるアイドル運転状態（チャネル制御装置自体は割
込み処理終了したが中央制御装置がまだ割込み実行中の
状態）のときには、その間にＤＭＡ転送処理を実行して
しまい、その後に他の割込み要求を実行できるので、各
要求を効率よく実行することが可能になる。

【００３２】

【実施例】以下、図面を参照して本発明の実施例を説明
する。この実施例の優先順位変更制御方式が適用される
中央処理系装置のシステム構成は図６に示されたものと
同じである。図２にはこの中央処理系装置のチャネル制
御装置３に備えられた割込み制御回路が示され、また図
３には同じくチャネル制御装置３に備えられたＤＭＡ転
送制御回路が示される。これら割込み制御回路およびＤ
ＭＡ転送制御回路において、図９および図１０の従来技
術の項で説明したものと同じ回路要素には同じ参照符号
が付されている。

【００３３】相違点として、この実施例回路では、割込
み制御回路には優先順位制御回路１１が付加されてお
り、またＤＭＡ転送制御回路には優先順位制御回路１２
が付加されている。

【００３４】割込み制御回路の優先順位制御回路１１
は、反転入力端子付きのアンドゲート回路Ｇ１３からな
り、従来回路と比較すると、ＤＭＡ転送制御回路のフリ
ップフロップDTFF (データ転送中であることを表示する
フリップフロップ) の出力信号DTFFの入力がない点が相
違している。この構成の相違により、出力信号DTFFによ
りゲート回路Ｇ１２が閉じられることがないので、ＤＭ
Ａ転送制御が終結すると、そのときに到来している割込
み要求RQI が受け付けられ得るようになる。

【００３５】またＤＭＡ転送制御回路の優先順位制御回
路１２は反転入力端子付きのアンドゲート回路Ｇ２とＧ
５からなり、従来回路と比較すると、フリップフロップ
INTFF ( 割込み処理中であることを表示するフリップフ
ロップ) の出力信号INTFF の他に、チャネル制御装置３
・中央制御装置１間で送受する割込み要求信号INTRQと
割込み禁止信号INTOK の論理積信号も入力されている点
が相違している。この構成の相違により、中央制御装置
１への割込み要求信号INTRQ が生成されると、ゲート回
路Ｇ２が閉じられることにより、ＤＭＡ転送要求信号RQ
DTに対する転送応答信号ACDTの生成が禁止され、ＤＭＡ
転送要求が受け付けられないようになる。すなわち、割
込み要求の方がＤＭＡ転送要求よりも優先されるように
なる。

【００３６】次にこの実施例回路の動作を図４および図
５のタイムチャートを参照して以下に詳しく説明する。

【００３７】まず、割込み要求信号RQI とＤＭＡ転送要
求信号RQDTが同時に来たときの優先順位制御を説明す
る。図４はこのときの優先順位制御のシーケンスを示す
タイムチャートである。

【００３８】割込み要求信号RQI とＤＭＡ転送要求信号
RQDTが同時に来た場合、割込み要求信号RQI を優先させ
るために、その割込み要求信号RQI によって割込み制御
回路のフリップフロップINTRQ をセットしてその出力信
号INTRQ を“１”にすることにより、ＤＭＡ転送制御回
路においてその出力信号INTRQ によりゲート回路Ｇ２を
閉じ、それによりＤＭＡ転送要求信号RQDTに対してその
返送信号ACDTが出力されないよう、すなわちＤＭＡ転送
要求が受け付けられないようにしている。そして、チャ
ネル制御装置３は入出力装置７からの割込み要求に対し
ての割込み処理を行い、その後、中央制御装置１に割込
み要求信号INTRQ を発して割り込み、中央制御装置１か
らその返送信号INTOK を受け取り、チャネル制御として
の処理を終了する。

【００３９】ＤＭＡ転送は、ＤＭＡ転送制御回路の優先
順位制御回路１２において割込み処理中はゲート回路Ｇ
２が閉じられてＤＭＡ転送要求信号RQDTに対しても転送
応答信号ACDTが出力されないよう制御されているので、
チャネル制御装置３が入出力装置７からの割込み要求に
対する割込み処理を実行中（フリップフロップINTRQで
生成される中央制御装置１に対しての割込み要求信号IN
TRQ が“１”でありかつ中央制御装置１からの割込み返
送信号INTOK が“０”のとき、または割込み処理中であ
ることを表示するフリップフロップINTFF の出力信号IN
TFF が“１”のとき) は実行されない。そしてこの割込
み処理が終了（割込み要求信号INTRQ が“０”で、かつ
割込み処理中を示す信号INTFF が“０”または割込み返
送信号INTOK が“１”のとき）した時点で、優先順位制
御回路１２内のゲート回路Ｇ２を再び開くことによっ
て、チャネル制御装置３はＤＭＡ転送要求を受け付けれ
るようになり、それに対する処理を実行する。

【００４０】次にチャネル制御装置３が一つの入出力装
置７の割込み要求に対する処理を実行中に、他の入出力
装置から割込み要求とＤＭＡ転送要求が来たときの優先
制御の動作について説明する。図５はこの場合の優先制
御のタイムチャートを示すものである。

【００４１】チャネル制御装置３が割込み処理を実行し
ている間は、割込み処理中を表示するフリップフロップ
INTFF の出力信号INTFF が“１”になっているので、こ
の出力信号INTFF により、割込み制御回路の優先順位制
御回路１１のゲートＧ１２が閉じられて割込み要求信号
RQI に対する応答信号ACI が送出禁止されるとともに、
ＤＭＡ転送制御回路の優先順位制御回路１２によってゲ
ート回路Ｇ２が閉じられてＤＭＡ転送要求信号RQDTに対
する応答信号ACDTが送出禁止される。よって、割込み処
理中は、他の入出力装置７からの割込み要求およびＤＭ
Ａ転送要求は受け付け拒否されることになり、双方はチ
ャネル制御装置３が現在行っている割込み処理を終了し
てから受け入れられるようになる。

【００４２】次に続く処理としては、割込み要求信号RQ
I がＤＭＡ転送要求信号RQDTよりも優先されるはずだ
が、このときには中央制御装置１が割込み処理を行って
いてチャネル制御装置３は中央制御装置１から“１”の
割込み禁止信号INTOK を受けているので、他の入出力装
置７からの割込み要求信号RQI は受け入れられなくな
る。

【００４３】一方、ＤＭＡ転送制御回路の優先順位制御
回路１２においては、出力信号INTRQ が“１”、出力信
号INTOK が“１”、出力信号INTFF が“０”になるの
で、ゲート回路Ｇ２が開かれてＤＭＡ転送要求が受け入
れられ、チャネル制御装置３はＤＭＡ転送要求信号RQDT
に対する転送応答信号ACDTを生成して入出力装置７に返
送し、ＤＭＡ転送処理を行う。

【００４４】割込み要求に関して述べると、中央制御装
置１が割込み処理を終了して割込み禁止信号INTOK が
“０”となっても、チャネル制御装置３は、ＤＭＡ転送
処理中（すなわちフリップフロップDMAFの出力信号DMAF
が“１”のとき）においては、割込み制御回路の優先順
位制御回路１１のゲート回路Ｇ１２が閉じられることに
よって割込み要求に対して待ち状態となる。そしてＤＭ
Ａ転送処理が終結後（よって出力信号DMAFが“０”のと
き）に割込み要求信号RQI が受け入れられ、チャネル制
御装置３は返送信号ACI を返して入出力装置７の割込み
要求に対する処理を実行する。

【００４５】このように、本実施例回路では、ＤＭＡ転
送要求よりも割込み要求を優先して処理しており、その
際、チャネル制御装置３から中央制御装置１に対する割
込み要求処理が終了したが中央制御装置１がその割込み
要求を実行中であるため他の割込み要求があってもそれ
を受け付けられない状態にあるときには、チャネル制御
装置３はアイドル運転状態になるので、その間に他のＤ
ＭＡ転送要求があればそれを受け付けて実行し、その処
理の終了後に中央制御装置１が割込み実行終了になって
いれば続けて入力された他の割込み要求を受け付けるよ
うにしており、これにより割込み要求とＤＭＡ転送要求
を、その一方を不必要に待たせることなく受け付けて実
行できるようにしている。

【００４６】

【発明の効果】以上に説明したように、従来、チャネル
制御はＤＭＡ転送を優先させていたため、データの転送
速度は速いが、割込み要求が待ち状態のとき、後から連
続してＤＭＡ転送要求が来ると割込み処理ができなくな
り、その入出力装置の待ち状態の時間が長くなってしま
っていたが、本発明によれば、このような問題は解決
し、双方の要求が連続にきた場合、どちらか一方だけが
処理されるということがなくなり、入出力装置の処理の
待ち状態の時間短縮、処理効率の向上および高速化を図
ることが可能になる。

【図面の簡単な説明】

【図１】本発明に係る原理説明図である。

【図２】本発明の一実施例としての優先順位変更制御方
式による割込み制御回路を示す図である。

【図３】本発明の一実施例としての優先順位変更方式に
よるＤＭＡ転送制御回路を示す図である。

【図４】実施例におけるＤＭＡ転送要求と割込み要求が
同時に到来したときの優先順位制御シーケンスを示すタ
イムチャートである。

【図５】実施例における割込み処理中に他のＤＭＡ転送
要求と割込み要求が到来したときの優先順位制御シーケ
ンスを示すタイムチャートである。

【図６】中央処理系装置のシステム構成を示す図であ
る。

【図７】ＤＭＡ転送時の各装置間の信号線接続と処理シ
ーケンスを示す図である。

【図８】割込み処理時の各装置間の信号線接続と処理シ
ーケンスを示す図である。

【図９】従来のＤＭＡ転送制御回路を示す図である。

【図１０】従来の割込み制御回路を示す図である。

【図１１】従来のチャネル制御シーケンスのタイムチャ
ートである。

【符号の説明】

１ 中央制御装置 ２ 主記憶装置 ３ チャネル制御装置 ４ システムバス ５ 共通バス ６₁ 〜６_n 入出力制御装置 ７₁ 〜７_n 入出力装置 １１、１２ 優先順位制御回路 Ｇ１〜Ｇ４、Ｇ１１〜Ｇ１４ ゲート回路

フロントページの続き (72)発明者 川俣 重明 神奈川県横浜市港北区新横浜３丁目９番18 号 富士通コミュニケーション・システム ズ株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 プロセッサ（１１）、メモリ（１２）、
   チャネル制御装置（１３）、および入出力装置（１４₁
   〜１４_n ）で構成される中央処理系装置において入出力
   装置からの割込み要求およびＤＭＡ転送制御要求を実行
   する際の優先順位を変更制御する優先順位変更制御方式
   であって、 チャネル制御装置は通常時において割込み要求をＤＭＡ
   転送要求よりも優先させて処理しており、該チャネル制
   御装置が一の入出力装置からの割込み要求を処理してい
   るときに他の入出力装置から割込み要求およびＤＭＡ転
   送要求が連続してきた場合、現在実行中の処理が終了し
   たときにプロセッサがまだ割込み実行中であれば、チャ
   ネル制御装置はＤＭＡ転送要求の優先順位を高くして他
   の割込み要求を受け付けずにＤＭＡ転送処理を実行する
   ようにした優先順位変更制御方式。