JPH0816510A - プロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】本発明は、プロセッサシステムに関し、その目
的は、データ転送時間及びシステムバスの占有時間の短
縮化し、かつプロセッサの処理能力の向上し、高速で効
率の良いデータ転送を行うことにある。 【構成】プロセッサと複数の入出力装置のデータ転送を
システムバスで行う場合において、データバス上データ
転送されない無駄なビットを他の入出力装置とのデータ
転送として利用することと、複数の入出力装置が同一の
アドレスでプロセッサとデータ転送すること。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセッサシステムに
関し、プロセッサと複数の入出力装置が共通に接続され
たシステムバスにより構成され、プロセッサと複数の入
出力装置がシステムバスによりデータ転送を行うプロセ
ッサシステムに関する。

【０００２】

【従来の技術】従来、マイクロプロセッサシステムのデ
−タ転送では、プロセッサと複数の入出力装置が共通に
使用できるシステムバスを経由して行われることが一般
的である。

【０００３】この種のシステムバスにはＩＥＥＥ−７９
６（The Institute of Electricaland Electrical and
Electroncs Engineer−７９６）のマルチバスやＩＥＥ
Ｅ−Ｐ１０１４のＶＭＥバスが採用されている。

【０００４】図２に示すように、ＶＭＥバスシステムは
ＶＭＥバス１０１上にプロセッサ１と複数の入出力装置
１０，１１，１２が存在しており、プロセッサ１と複数
の入出力装置１０，１１，１２のデータ転送はＶＭＥバ
ス１０１を経由して行われる。ＶＭＥバス１０１は制御
バス１１１とアドレスバス１１２とデータバス１１３よ
り構成され、具体的にはアドレスバス１１２の信号線数
が３２本、データバス１１３の信号線数が３２本であ
る。プロセッサ１と複数の入出力装置１０，１１，１２
の間のデータ転送は、プロセッサ１から複数の入出力装
置１０，１１，１２に対し、ＶＭＥバス１０１内の制御
バス１１１及びアドレスバス１１２を経由してライト／
リードのアクセス要求信号を出力することにより開始さ
れる。

【０００５】ここで、プロセッサのリ−ドサイクルタイ
ミングを説明しておく。モトロ−ラ系のＣＰＵ６８００
０を例としたリ−ドサイクルタイミングを、図３に示
す。なお、図３は、喜田祐三他著「マイクロコンピュ−
タシリ−ズ１４ ６８００マイクロコンピュ−タ」（昭
和５８年 丸善（株）発行）２８〜３５ペ−ジより引用
した。図３は、リ−ドサイクルにおいてプロセッサが１
つの外部デバイスからデ−タを読み取るオペレ−ション
におけるタイミングチャ−トである。

【０００６】各信号について説明する。ＣＬＫ１１１Ａ
（クロック信号）は、プロセッサを動作させるための信
号で、他の信号はすべてこのＣＬＫ１１１Ａに同期して
変化する。アドレスバス１１２（Ａ１〜Ａ２３）は、２
３ビットで構成され、メガワ−ド（１６ＭＢｙｔｅ）の
デ−タを直接アドレッシングすることができる。アドレ
スストロ−ブ１１１Ｂはアドレスバス１１２に有効なア
ドレスが出力されていることを示す信号である。デ−タ
ストロ−ブ１１１Ｃはデ−タバス１１３上のデ−タを読
み取るタイミングを示す信号である。リ−ド／ライト信
号１１１Ｄはデ−タバス１１３上のデ−タ転送がリ−ド
サイクルなのかライトサイクルなのかを示す。この信号
がHighのときリ−ドサイクル、Lowのときライトサイク
ルである。 図３に示したリ−ドサイクルタイミングに
おける処理の流れを図４に示す。

【０００７】なお、図３に示した例はリ−ドサイクルな
ので、リ−ド／ライト信号１１１ＤはHighのままであ
る。デ−タ転送アクノリッジ信号１１１Ｅ（ＤＴＡＣ
Ｋ）は、外部デバイスがデ−タをリ−ドまたはライトす
ることが可能になったタイミングをプロセッサ１に知ら
せるための信号である。アクセス速度の遅い外部デバイ
スも、アクセス速度に応じてこの信号を遅らすことでプ
ロセッサ１とのデ−タ送受を確実に行うことができる。
よって、外部デバイスとプロセッサ１間の非同期のデ−
タ転送を可能にしているのは、この信号である。

【０００８】デ−タバス１１３（Ｄ０〜Ｄ１５）は１６
ビットの双方向のバスで、プロセッサ１が外部のデバイ
ス（メモリや入出力装置）とデ−タの送受を行うための
汎用のデ−タ通信路であるが、例えばＶＭＥバスではデ
ータバス１１３のビット数を最大３２ビットまで使用す
ることができ、また、プロセッサ１と外部デバイスの種
類によっては３２ビットや８ビットによるデ−タ転送も
可能となるので、ここでのデ−タバス１１３は１６ビッ
トに限定したものではない。

【０００９】

【発明が解決しようとする課題】ここで、ＶＭＥバスを
使用した８ビットデータ転送や１６ビットデータ転送に
ついて説明する。ＶＭＥバスではデータバスのビット数
が３２ビットあるので、８ビットデータ転送時はデータ
が転送されない残りのビットである２４ビットや１６ビ
ットのデータ転送時はデータが転送されない残りのビッ
トである１６ビットは使用されていない。

【００１０】次に図２に示すようなプロセッサシステム
において、３つの入出力装置のデータバスビット数が８
ビットであり、かつプロセッサが３つの入出力装置を連
続してリードアクセスする場合を仮定すると、図３のリ
ードサイクルタイミングで示したように、プロセッサか
ら１つの外部デバイスへのリードアクセス時間はＣＬＫ
信号で１３クロックであるので、上記仮定の場合は、１
３クロックの３倍の３９クロックとなる。

【００１１】しかし、上記仮定の場合は、３回のデータ
転送においてデータバスの２４ビットは使用されずに無
駄なビットとなっており、かつ１回のデータ転送毎にＶ
ＭＥバスを占有するので、３回のデータ転送時間である
３９クロック分、ＶＭＥバスを使用するその他の処理が
できないという欠点と、プロセッサが３つの入出力装置
へ同時にライト／リードアクセスする必要がある場合に
は対応できないという欠点がある。

【００１２】本発明は上記のような従来の欠点を除去す
るためのもので、プロセッサと複数の入出力装置のデー
タ転送をシステムバスで行う場合において、データバス
上データ転送されない無駄なビットを他の入出力装置と
のデータ転送として利用することと複数の入出力装置が
同一のアドレスでプロセッサとデータ転送することによ
り、複数の入出力装置へ同時に一括してライト／リード
アクセスすることができ、データ転送時間及びシステム
バスの占有時間の短縮化し、かつプロセッサの処理能力
の向上し、高速で効率の良いデータ転送を行うことがで
きるプロセッサシステムの提供を目的とする。

【００１３】

【課題を解決するための手段】上記の目的は、プロセッ
サと複数の入出力装置のデータ転送をシステムバスで行
う場合において、データバス上データ転送されない無駄
なビットを他の入出力装置とのデータ転送として利用す
ることと複数の入出力装置が同一のアドレスでプロセッ
サとデータ転送することで実現する。

【００１４】

【作用】プロセッサと複数の入出力装置が共通に接続さ
れたシステムバスにより構成され、プロセッサと複数の
入出力装置がシステムバスによりデータ転送を行うプロ
セッサシステムにおいて、制御部を接続することによ
り、複数の入出力装置とシステムバスの間にシステムバ
スの一部であるデータバス上のどのデータラインで、複
数の入出力装置がプロセッサとデータ転送を行うかを指
定する手段と、システムバスの一部であるデータバスに
おいてデータ転送時にデータが転送されない無駄なデー
タラインをなくす手段と、プロセッサは、個々の入出力
装置がデータバス上のどのデータラインでデータ転送を
行うかを認識する手段と、複数の入出力装置は全て同一
のアドレスでプロセッサとのライト／リードアクセスを
行う手段とプロセッサから入出力装置へのライト／リー
ドアクセスを一度行うと、一括して複数の入出力装置へ
ライト／リードのデータ転送を行う手段と制御部は、入
出力装置のデータバスをシステムバス内のデータバス上
で指定するデータビットに接続し、データ転送を行い、
この構成により、プロセッサと複数の入出力装置の間の
データ転送を一括して行うので、データ転送時間及びシ
ステムバスの占有時間を短縮したことを特徴とする。

【００１５】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１６】図１は本発明の一実施例を示すブロック図
である。図において、プロセッサシステムは、プロセッ
サ１と、システムバス１０１内のデータバス１１３と入
出力装置のデータバス１２０，１２１，１２２とを接続
するための制御部２と、外部デバイスと本プロセッサシ
ステムとを接続する入出力装置１０，１１，１２と、シ
ステムバス１０１に構成されているバスの中でデータバ
ス１１３以外として制御バス１１１とアドレスバス１１
２とから構成されている。

【００１７】図５は本発明の一実施例の動作を示すリー
ドサイクルタイミングチャートである。この図と図１と
を用いて本発明の一実施例の動作について説明する。

【００１８】制御部２は、システムバス１０１内のデー
タバス１１３と入出力装置１０，１１，１２のデータバ
ス１２０，１２１，１２２とＤＩＰスイッチを使って接
続するためのものであり、入出力装置１０のデータバス
１２０のビット数が８ビット、入出力装置１１のデータ
バス１２１のビット数が８ビット、入出力装置１２のデ
ータバス１２２のビット数が１６ビットであると、制御
部２のＤＩＰスイッチでデータバス１２０とデータバス
１１３の内Ｄ００〜Ｄ０７、データバス１２１とデータ
バス１１３の内Ｄ０８〜Ｄ１５、データバス１２２とデ
ータバス１１３の内Ｄ１６〜Ｄ３１と接続することが可
能となる。当然、この接続例以外の接続も可能である。
この状態でプロセッサ１が入出力装置１０，１１，１２
に対して同時にリードアクセス要求をした場合について
説明する。

【００１９】プロセッサ１が入出力装置１０，１１，１
２に対して同時にリードアクセス要求をした場合、プロ
セッサ１はアドレスバス１１２を使用してアドレスデー
タを出力し（ｓ１）、その後制御バス１１１内のアドレ
スストローブ１１１Ｂとデータストローブ１１１Ｃをロ
ーレベル信号でイネーブルし（ｓ２）、リード／ライト
１１１Ｄをリードアクセス要求であることを示すハイレ
ベル信号にする（ｓ２）。これらの信号を入出力装置１
０，１１，１２は受け、アドレスストローブ１１１Ｂが
ローレベル信号になった時点（ｓ２）でアドレスデータ
を受け取り、それをデコードしプロセッサから自入出力
装置へのアクセス要求であるかを識別する。本発明にお
いては入出力装置１０，１１，１２のアドレスデコード
を同一アドレスで行うものとしているため、デコードし
た結果、入出力装置１０，１１，１２全てが自入出力装
置へのアクセス要求で、かつリード／ライト１１１Ｄの
信号レベルよりリードアクセス要求であることを認識す
る。次にデータストローブ１１１Ｃがローレベルになる
（ｓ２）と入出力装置１０，１１，１２全てが各装置の
データバス１２０，１２１，１２２にデータを出力し
（ｓ７）、その２クロック後（ｓ９）にデータバス１２
０，１２１，１２２のデータが有効であることを示すＤ
ＴＡＣＫ１１１Ｅをローレベルにする。ＤＴＡＣＫ１１
１Ｅをローレベルにするタイミングは２クロック後に限
定したものではない。プロセッサ１は（ｓ９）の時点で
データバス１１３のデータ３２ビットを読み込む。プロ
セッサ１はデータを読み込んだ時点で、どの３２本のデ
ータラインのうち入出力装置１０，１１，１２それぞれ
のデータがどれにあたるかを認識する必要があるが、こ
の認識は事前に入力するソフトウエアの制御によりプロ
セッサ１に認識させる。この処理をソフトウエアの制御
にする理由としては、制御部２のＤＩＰスイッチの情報
すなわちシステムバス１０１の一部であるデータバス１
１３と入出力装置１０，１１，１２のデータバス１２
０，１２１，１２２との接続状況により、変更が容易に
可能とする必要があるためである。よって、３２ビット
のデータバス１１３のデータをプロセッサ１は読み込む
と、入出力装置１０のデータとしてデータバス１１３の
内Ｄ００〜Ｄ０７、入出力装置１１のデータとしてデー
タバス１１３の内Ｄ０８〜Ｄ１５、入出力装置１２のデ
ータとしてデータバス１１３の内Ｄ１６〜Ｄ３１と認識
し、その後の処理を行う。

【００２０】プロセッサ１のライトアクセス方法につい
ても上記リードアクセス方法とリード／ライトの差異を
除いて特に変わりはなく、プロセッサ１が入出力装置１
０，１１，１２にライトアクセス要求をだすと各入出力
装置はデータバス１１３から接続部２を経由して転送さ
れるデータバス１２０，１２１，１２２のデータを読み
取るものである。当然であるが、プロセッサ１は事前に
入力されたソフトウエアの制御により、データバス１１
３の内どのデータラインが入出力装置１０，１１，１２
に接続しているかを認識し、データバス１１３に出力す
るものとする。

【００２１】また、プロセッサ１から入出力装置へのア
クセスはアドレスデコード値によって行われているの
で、入出力装置を更に増加する場合について、従来の入
出力装置１０，１１，１２と同じアドレスでプロセッサ
１とアクセスする必要がある時は増加する入出力装置の
アドレスデコードの設定値を入出力装置１０，１１，１
２と同じにすることで実現でき、また、従来の入出力装
置１０，１１，１２と違うアドレスでプロセッサ１とア
クセスする必要がある時は増加する入出力装置のアドレ
スデコードの設定値を入出力装置１０，１１，１２のデ
コード値と異なるものにすることで実現できる。

【００２２】プロセッサ１の処理が高速で、入出力装置
１０，１１，１２の処理がプロセッサ１の処理に比べ一
桁程度低速の場合を説明する。この場合はプロセッサ１
の処理が高速である利点を活かして次の処理をすること
が可能となる。すなわち、プロセッサ１がある一定の周
期で入出力装置１０，１１，１２のデータを高速確認
し、データが変化した時点でリードサイクルを実行する
処理である。この処理は入出力装置１０，１１，１２の
データをリアルタイムでプロセッサ１が使用したいとき
などに特に有効である。

【００２３】入出力装置１０，１１，１２にプロセッサ
１がアクセスする場合は、各入出力装置毎に計３回アク
セスすることが必要であった従来のアクセス方法に比
べ、このように１回のアクセスで処理が終了すること
は、プロセッサ１と入出力装置１０，１１，１２の間の
データ転送時間が短縮する以外にシステムバスの占有時
間も短縮化され、さらに入出力装置のデータ転送待ち行
列が短縮でき、プロセッサの処理能力の向上し、高速で
効率の良いデータ転送を行うことができる。

【００２４】

【発明の効果】以上説明したように本発明によれば、デ
ータバス上データ転送されない無駄なビットを他の入出
力装置とのデータ転送として利用することと複数の入出
力装置が同一のアドレスでプロセッサとデータ転送する
ことにより、複数の入出力装置へ同時にライト／リード
アクセスすることができ、データ転送時間及びシステム
バスの占有時間の短縮化し、かつプロセッサの処理能力
の向上し、高速で効率の良いデータ転送を行うことがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明に係るプロセッサシステムの一実施例を
示すブロック図である。

【図２】従来技術に係るプロセッサシステムの説明図で
ある。

【図３】従来技術に係るプロセッサのリードサイクルタ
イミングの説明図である。

【図４】プロセッサのリードサイクル処理のフローチャ
ートである。

【図５】本発明に係るプロセッサのリードサイクル処理
のフローチャートである。

【符号の説明】

１…プロセッサ、 ２…制御部、 １０，１１，１２…入出力装置、 １０１…システムバス、 １１１…制御バス、 １１２…アドレスバス、 １１３…データバス、 １２０，１２１，１２２…入出力装置、 １０，１１，１２のデータバス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】プロセッサと複数の入出力装置が共通に接
   続されたシステムバスにより構成され、プロセッサと複
   数の入出力装置がシステムバスによりデータ転送を行う
   プロセッサシステムにおいて、 制御部を接続することにより、複数の入出力装置とシス
   テムバスの間にシステムバスの一部であるデータバス上
   のどのデータラインで、複数の入出力装置がプロセッサ
   とデータ転送を行うかを指定する手段と、 システムバスの一部であるデータバスにおいてデータ転
   送時にデータが転送されない無駄なデータラインをなく
   す手段と、 プロセッサは、個々の入出力装置がデータバス上のどの
   データラインでデータ転送を行うかを認識する手段と、 複数の入出力装置は全て同一のアドレスでプロセッサと
   のライト／リードアクセスを行う手段と、 プロセッサから入出力装置へのライト／リードアクセス
   を一度行うと、一括して複数の入出力装置へライト／リ
   ードのデータ転送を行う手段と制御部は、入出力装置の
   データバスをシステムバス内のデータバス上で指定する
   データビットに接続し、データ転送を行うことを特徴と
   するプロセッサシステム。