JPH06215489A

JPH06215489A - 記録変調装置

Info

Publication number: JPH06215489A
Application number: JP2338693A
Authority: JP
Inventors: Takehito Ishida; 雄仁石田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-01-18
Filing date: 1993-01-18
Publication date: 1994-08-05

Abstract

(57)【要約】【目的】乱数化された記録符号の所定ビット区間毎に
１ビットの制御ビットを挿入して、該記録符号に基準信
号成分を付与するための具体化回路を提供。【構成】２個のプリコーダを使用して、制御ビット１
を挿入した記録符号列と制御ビット０を挿入した記録符
号列とを導出し、これらの所定ビット区間のＣＤＳをＳ
Ｗ２０、２１を介して最適化判別器で発生器３４の基準
信号と比較し、基準信号の値に近いＣＤＳを持つ記録符
号をＳＷ２５から選択出力する。該選択のための判別結
果は、次の所定ビット区間のデータがプリコーダへ入力
されてから判明するので、該次のデータへ挿入する制御
ビットの値を場合分けして、残りの２個のプリコーダへ
設定し、プリコード（制御ビット挿入）を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、記録ヘッドを用いて
ディジタルデータ信号を記録媒体へ記録する装置に使用
して好適な記録変調装置に関する。

【０００２】

【従来の技術】一般に、記録ヘッドを用いてアナログ信
号をテープ或いはディスク等の記録媒体に記録する場
合、これと同時に、トラック毎に周波数の異なるトラッ
キング制御用の低周波パイロット信号も記録しておくこ
とにより、再生時のトラッキング制御を可能とする技術
が、従来広く知られているが、ディジタル信号を記録す
る場合にも、記録符号にトラッキング制御用の低周波パ
イロット信号成分を持たせることにより、再生時には、
再生ヘッドより取り出される再生信号から該低周波パイ
ロット信号成分を分離抽出して、この抽出された信号成
分に基づきトラッキング制御を行う技術思想が公知であ
る（例えば、特開昭５９ー７５４１６号公報参照）。

【０００３】

【発明が解決しようとする課題】そして、上記の技術思
想に基づいたトラッキング制御を実現するためには、ト
ラッキング制御用の低周波パイロット信号成分を有する
記録符号を形成することが必要であるが、本発明は、か
かる記録符号を形成するための記録変調装置の具体的構
成を提供するものである。

【０００４】

【課題を解決するための手段】第１の発明による記録変
調装置は、入力されるディジタルデータ信号に対して並
列に接続配置された４個のプリコーダと、該４個のプリ
コーダの各々の出力側に配設され、各プリコーダの出力
信号の所定ビット数区間毎のＣＤＳを算出するＣＤＳ算
出装置と、所定周期の基準信号を出力する基準信号発生
装置と、該基準信号発生装置からの基準信号、及び前記
各プリコーダに配設された各ＣＤＳ算出装置の出力信号
に基づいて、該基準信号の値に最も近いＣＤＳを有する
プリコーダ出力信号を判別する判別装置と、該判別装置
の判別出力に基づき、前記４個のプリコーダの各出力信
号のうち、前記基準信号の値に最も近いＣＤＳを有する
出力信号を選択して出力する選択装置とを備え、更に、
前記４個の各プリコーダは、それぞれ、前記の所定ビッ
ト数区間毎に前記ディジタルデータ信号へ制御ビット信
号を挿入する制御ビット挿入回路と、該制御ビット挿入
回路の出力信号をプリコードするプリコード回路を備え
ると共に、各プリコーダへ入力されるディジタルデータ
信号の連続する２つの所定ビット数区間において、最初
の所定ビット数区間には、４個のプリコーダのうちの２
個のプリコーダへ、２種類の制御ビット信号のうちの互
いに異なる制御ビット信号を供給すると共に、上記２個
のプリコーダの各プリコード出力の最後の２ビットをプ
リセットデータとして残りの２個の各プリコーダのプリ
コード回路へそれぞれプリセットし、次の所定ビット数
区間には、該プリセットデータを提供したプリコーダへ
供給する制御ビット信号と、該プリセットデータを提供
されたプリコーダへ供給する制御ビット信号とを、互い
に異ならせるようにしている。

【０００５】第２の発明による記録変調装置は、入力さ
れるディジタルデータ信号の所定ビット数区間毎に、該
ディジタルデータ信号へ特定の制御ビット信号を挿入す
る第１の制御ビット挿入回路と、該制御ビット挿入回路
の出力信号をプリコードする第１のプリコード回路とを
有する第１のプリコーダと、前記所定ビット数区間毎
に、前記ディジタルデータ信号へ前記特定の制御ビット
信号とは異なる制御ビット信号を挿入する第２の制御ビ
ット挿入回路と、該制御ビット挿入回路の出力信号をプ
リコードする第２のプリコード回路とを有する第２のプ
リコーダと、前記第１及び第２のプリコーダの各々の出
力側に配設され、各プリコーダの出力信号の前記所定ビ
ット数区間毎のＣＤＳを算出して出力するＣＤＳ算出装
置と、所定周期の基準信号を出力する基準信号発生装置
と、該基準信号発生装置からの基準信号、及び前記第１
及び第２のプリコーダに配設された各ＣＤＳ算出装置の
出力信号に基づいて、該基準信号の値により近いＣＤＳ
を有するプリコーダ出力信号を判別する判別装置と、該
判別装置の出力信号に基づき、前記第１及び第２のプリ
コーダの各出力信号のうち、前記基準信号の値により近
いＣＤＳを有する出力信号を選択して出力する選択装置
とを備えており、更に、前記第１及び第２プリコーダ
は、高速クロックによって前記ディジタルデータ信号を
前記所定ビット数づつ間欠的に読み込むように構成され
ると共に、前記ＣＤＳ算出装置、及び判別装置は、次の
所定ビット数のディジタルデータ信号が読み込まれる以
前に、すでに読み込まれた所定ビット数のディジタルデ
ータ信号についてのＣＤＳを算出する動作、及び基準信
号の値により近いＣＤＳを有するプリコーダ出力信号を
判別する動作を実行するように構成される。

【０００６】そして、第１の発明による記録変調装置、
或るいは、第２の発明による記録変調装置は、それ自身
の構成に加え、更に、各プリコーダの出力側に配設さ
れ、各プリコーダ出力の前記所定ビット数区間毎のラン
レングスを算出するランレングス算出回路と、各ランレ
ングス算出回路の出力が所定値以上であるか否かを判定
する判定回路と、該判定回路の判定出力に基づいて前記
選択装置を制御する制御装置とを備える構成とし、該制
御装置によって、前記判別出力よりも優先的に前記判定
出力に基づいて、ランレングスが前記所定値よりも小さ
いプリコード出力が選択されるように前記選択装置を制
御するようにしてもよい。

【０００７】

【作用】以上のように、４個のプリコーダを並列配置す
る構成とすることにより、ディジタルデータ信号の通常
の伝送速度のクロックを用いて、所定ビット数区間毎の
ＣＤＳを算出する動作、算出されたＣＤＳに基づき基準
信号の値に最も近いＣＤＳを有するプリコード出力を判
別する動作、該判別されたプリコード出力を選択して出
力する動作等を実行することが可能である。

【０００８】また、上記のクロックの２倍以上の高速の
クロックを用いて、所定ビット数づつのディジタルデー
タ信号をプリコーダへ間欠的に入力するようにすれば、
最初の所定ビット数のディジタルデータ信号が入力され
た後、次の所定ビット数のディジタルデータ信号が入力
されるまでの空き時間の間に、ＣＤＳの算出動作、算出
されたＣＤＳに基づきプリコード出力を判別し選択する
動作、等を実行することが可能となり、この場合は、互
いに異なる制御ビット信号が供給されるプリコーダを２
個設けるのみで、基準信号成分の付与された記録符号を
形成することができる。

【０００９】

【実施例】ディジタルデータ信号を記録する装置として
ディジタルＶＴＲを例にとり、本発明の記録変調装置を
該ディジタルＶＴＲへ適用した場合の実施例について、
以下に、図面を参照しながら説明する。まず、ディジタ
ルＶＴＲの記録系におけるビデオ信号の処理について、
その概略を図１のブロック図に基づき簡単に説明する。

【００１０】図において、入力されたビデオ信号をＡ／
Ｄ変換回路１によりＡＤ変換し、記録されるデータとし
て、輝度信号については１ラインにつき７２０個のサン
プリング出力を、ＢーＹ信号及びＲーＹ信号については
それぞれ１ラインにつき１８０個のサンプリング出力を
得る。また、１フレームを輝度信号及び各色差信号につ
いてそれぞれ４８０ラインで構成する。

【００１１】以上のようにＡＤ変換されたビデオ信号を
ブロッキング回路２へ供給し、ここで、輝度信号及び各
色差信号を、いずれも水平方向の８サンプルを垂直方向
８ライン分まとめて１ブロックとし、更に、輝度信号ブ
ロック４個と各色差信号ブロック１個づつの計６個のブ
ロックを１ユニットとするマクロブロックを形成する。
次にシャフリング回路３において、このマクロブロック
単位でシャフリングを行い、シャフリングされた出力を
ＤＣＴ回路４によりＤＣＴ変換した後、適応形量子化回
路５へ供給して量子化する。

【００１２】量子化された出力は、可変長符号化回路７
においてハフマン符号化され、大幅にデータ圧縮される
が、ここで、予め、データ量測定回路６において、ビデ
オ信号の５マクロブロック分を１ユニットとして、各ユ
ニットの全ディジタルデータを量子化及びハフマン符号
化したときのデータ量を測定しておく。そして、この測
定データ量に基づき、可変長符号化回路７の出力の各ユ
ニット毎のデータ量が常に一定値を越えないように、適
応形量子化回路５における各ユニット毎の量子化ステッ
プを設定する。

【００１３】可変長符号化回路７においてハフマン符号
へ変換された信号は、フレーミング回路８へ供給されて
フレーミングが行われ、更にＥＣＣエンコーダ９におい
て誤り訂正符号を付加された後、更に、乱数付加回路１
０においてＭ系列の信号が加えられて乱数化され、直流
分の低減が行われる。

【００１４】乱数付加回路の出力は、回路１１及び１２
において、ＩＤ、ＩＤーＰＡＲＩＴＹ、及びアンブルを
挿入された後、本発明の記録変調装置１３へ供給され、
ここで、インターリーブドＮＲＺＩ変調のためのプリコ
ード、トラッキング用の低周波パイロット信号成分の付
与或るいはノッチの形成のための２４／２５変換、及び
ＳＹＮＣ信号の挿入等の処理が行われる。

【００１５】以上のように処理されたビデオ信号は、最
後に記録増幅器１４を経て記録ヘッドによりテープ上へ
記録される。次に、本発明の記録変調装置において行わ
れる上記のプリコード、２４／２５変換、及びＳＹＮＣ
信号の挿入について詳細に説明し、最後に、該記録変調
装置の具体化回路について説明する。

【００１６】１．プリコード本実施例におけるディジタルＶＴＲは、記録符号として
インターリーブドＮＲＺＩを用いるので、そのためのプ
リコード動作を記録変調装置において行う。プリコード
を行うための原理的回路構成は、シリアル形式のディジ
タル信号については図２の（イ）のように表され、遅延
回路１６、１７によって合計２クロック分遅延させた信
号をフィードバックしてディジタル入力信号と加算する
ことにより、プリコードされたディジタル出力信号が得
られる。但し、この場合の加算は、２を法とする加法と
して定義される。

【００１７】なお、この図において、入力信号として８
ビットのディジタルデータを、その最上位ビット（これ
をｄ₇とする）を先頭にして最下位ビット（これをｄ₀
とする）まで順番に入力した場合には、そのプリコード
出力として図２の（ロ）に示す信号が得られる。但し、
この図においてｐ₁及びｐ₀は、それぞれ、ｄ₇及びｄ
₆が加算器へ入力された時点に、２クロック分遅延して
該加算器へフィードバックされる先行データのプリコー
ド出力を表している。

【００１８】２．２４／２５変換最初に低周波パイロット信号成分の付与について説明
し、次に、ノッチの形成について説明する。２ー１．低周波パイロット信号成分の付与本実施例のディジタルＶＴＲでは、図３の（イ）に示さ
れるように、ディジタル信号がテープ上にヘリカルに記
録される。そして、図１のブロック図において、記録変
調装置１３へ入力されるディジタル信号は、回路１１及
び１２において挿入されるＩＤ、ＩＤーＰＡＲＩＴＹ、
及びアンブルの期間を除いた大部分の期間の信号は、乱
数付加回路１０において乱数化された信号であるため、
そのＤＳＶは統計的にほぼ０と見ることができる。

【００１９】そこで、本発明による記録変調装置１３に
おいては、記録されるディジタル信号に対し周期的に制
御ビットを挿入することによって、そのＤＳＶを周期的
に０から変位せしめ、これにより、図３の（イ）に示さ
れる記録パターンにおいて、その１つおきのトラックに
記録されるディジタルデータ信号のＤＳＶが、一定の低
い周波数ｆ₁及びｆ₂の成分を交互に持つようにしてい
る。なお、この図の各トラック内の（）の中の記号
は、各トラックへ記録されるディジタルデータ信号に付
与された低周波成分の周波数を表している。

【００２０】このようにすることにより、上記の低周波
成分を持たないトラック（図３（イ）のＡ₂、Ａ₄、Ａ
₆、・・・）を再生するときには、再生ヘッドからの再
生信号中に含まれている隣接トラックのクロストーク成
分から、上記の低周波成分をフィルターにより分離抽出
し、トラッキング制御信号を形成することができる。ま
た、上記の低周波成分が付与されたトラックを再生する
ときには、その隣のトラックを再生するときに使用した
トラッキング制御信号を反復使用することにより、良好
なトラッキングを行うことができる。

【００２１】次に、以上に述べたような低周波成分をデ
ィジタルデータ信号に付与するための本発明における原
理的方法を、図４〜６を参照して説明する。いま、記録
変調装置１３への入力データを、図４の上段に示される
ように、Ｄ１、Ｄ２、Ｄ３、・・・の順に供給される８
ビットづつのデータとして表わす。そして、該変調装置
内において、同図の下段に示されるように、入力データ
の２４ビット毎の先頭に１ビットの制御ビットを挿入す
ることにより該２４ビットデータを２５ビットデータへ
変換し、更にこの変換された２５ビットのデータをプリ
コードした信号が出力側に得られるように該記録変調装
置を構成する。

【００２２】また、この記録変調装置とは別に、周期的
に値の変化するＤＳＶを発生するＲｅｆ．Ｇｅｎ．を設
けておき、前記の制御ビットの値を１とするか０とする
かの決定を、該制御ビットが挿入された２５ビットのデ
ータのＣＤＳが、該Ｒｅｆ．Ｇｅｎ．の出力するＤＳＶ
の値に近くなるものを採用するように決定する。この場
合、Ｒｅｆ．Ｇｅｎ．の出力としては、例えば、図５の
（イ）に示されるような周波数ｆ₁に対応する周期を有
する信号Ｇ₁、及び同図（ロ）に示されるような周波数
ｆ₂に対応する周期を有する信号Ｇ₂を、一つおきのト
ラックにおいて交互に用い、これらをトラッキング制御
用の低周波パイロット信号とする。

【００２３】本発明の記録変調装置においては、以上の
ようにして記録符号に低周波パイロット信号成分が付与
されるが、該記録変調装置への入力信号には、乱数化さ
れていないＩＤ、及びＩＤーＰＡＲＩＴＹが含まれてお
り、また、後述のようにＳＹＮＣの挿入も行うので、１
ビットの制御ビットの挿入によって記録符号のＤＳＶを
完全にＲｅｆ．Ｇｅｎ．の出力の値に一致させることは
できないが、ＩＤ、ＩＤーＰＡＲＩＴＹ、及びＳＹＮＣ
は、データ全体から見れば極めて短い符号部分であるか
ら、これらによる記録符号のＤＳＶの乱れは、トラッキ
ング制御に殆ど悪影響を与えることはない。

【００２４】なお、以上に説明した低周波パイロット信
号成分を付与するためのプリコーダの原理的回路構成
は、図６のように制御ビット挿入器とプリコード回路を
縦続接続したものとすればよい。また、この回路におい
て、８ビット入力データの先頭に制御ビット“ａ”を挿
入した９ビットデータのプリコード出力を参考までに示
すと、図７のようになる。

【００２５】ところで、図６のプリコーダ２０を用いて
記録符号に低周波パイロット信号成分を付与する場合、
挿入すべき制御ビットの値は、これに後続する２４ビッ
トのデータが全て入力され、かつ、そのプリコードされ
た出力を得たうえで、そのＣＤＳを計算してＲｅｆ．Ｇ
ｅｎ．の出力と比較してみなければ決定できない。そこ
で、本発明による記録変調装置においては、図６のプリ
コーダを４個或るいは２個使用して、記録符号に低周波
成分を付与するための回路を構成しており、以下に、こ
の２つの回路構成について説明する。

【００２６】１）４個のプリコーダを使用した回路構
成この回路構成について、図８のタイミングチャート及び
図９の回路図を参照して説明する。図８において、上記
回路構成の記録変調装置へ入力されるディジタルデータ
信号を、８ビットデータＤ１、Ｄ２、Ｄ３、・・・から
なるデータ列で表し、かつ、該記録変調装置内に設けら
れる４個のプリコーダを、それぞれＰα、Ｐβ、Ｐγ、
Ｐδと表すことにする。

【００２７】まず、時刻Ｔ₁にデータ入力が開始される
と、これと同時にＤ１の先頭に制御ビットが挿入され、
Ｄ１からＤ３までのデータ入力によって合計２５ビット
が構成されるのであるが、この時点ではまだ制御ビット
の値を０及び１のうちのいずれに決定すればよいかは不
明なので、４個のプリコーダのうちＰαには制御ビット
“０”を挿入したデータ列を供給し、また、Ｐγには制
御ビット“１”が挿入されたデータ列を供給するように
し、これらのデータ列のプリコード出力に関して、２５
ビットのそれぞれのＣＤＳが算出されて決定した時点
で、Ｒｅｆ．Ｇｅｎ．の出力するＤＳＶの値により近い
ＣＤＳを持つプリコード出力を選択することとする。

【００２８】なお、この図において、〔〕内に表示さ
れたデータは９ビットデータであることを表し、（）
内に表示されたデータは８ビットデータであることを表
している。また、Ｐα〜Ｐδの各入力データ欄に表示さ
れた〔〕内のデータにおいては、その上段の数字０或
るいは１は、先頭に挿入された制御ビットが０或るいは
１であることを表している。

【００２９】データＤ３までの入力が終了すると、時刻
Ｔ₄に２回目の制御ビットを挿入し、更に、Ｄ４〜Ｄ６
を入力するのであるが、この２回目の制御ビットについ
てもその値を１とすべきか、０とすべきかはまだ決定で
きないので、上記のＰαのデータ列及びＰγのデータ列
のそれぞれについて、更に、２回目の制御ビットを０に
したデータ列と１にしたデータ列とを形成していく。

【００３０】即ち、図８において、Ｐαは、１回目の制
御ビット（Ｄ１の先頭に挿入された制御ビット）が０
で、かつ、２回目の制御ビットも０である。一方、Ｐβ
は、２回目の制御ビット“１”が挿入される直前の時刻
Ｔ₃に、データＤ３に関するＰαのプリコード出力α３
の最後の２ビットの信号（図２（ロ）で説明したｐ₁及
びｐ₀に対応する）が、Ｐβ内のプリコード回路内部に
プリセットされ（この操作は図８における点線の矢印Ｐ
Ｓで表される）、これにより、Ｐβに入力される２回目
の制御ビット“１”及び入力データＤ４の先頭ビット
が、このプリセットされた２ビットの信号によってプリ
コードされるようにしているので、結局、Ｐβは、１回
目の制御ビットを０、２回目の制御ビットを１として動
作させたのと等価な動作を行うことになる。

【００３１】同様に、Ｐγは、１回目の制御ビットが
１、２回目の制御ビットが０であり、また、Ｐδは、プ
リコード出力γ３の最後の２ビットがプリセットされる
ので、１回目の制御ビットが１で、かつ、２回目の制御
ビットも１である場合と等価な動作をする。以上のよう
にして、時刻Ｔ₄には４個のプリコーダ全てが動作を開
始するが、時刻Ｔ₅に至ってＰαのプリコード出力α１
〜α３のＣＤＳの算出、及びＰβのプリコード出力β１
〜β３のＣＤＳの算出が終了し、いずれがＲｅｆ．Ｇｅ
ｎ．の出力するＤＳＶにより近いかが判別される。そし
て、この図では、より近いＣＤＳを有するプリコード出
力として、１回目の制御ビットが１であるものを選択し
た例が示されており、これにより、ＰγとＰδが選択さ
れ、ＰαとＰβが廃棄される。

【００３２】次に、３回目の制御ビットを挿入する直前
の時刻Ｔ₆には、該制御ビットを０としたデータ列と１
としたデータ列とを形成するために、廃棄されたプリコ
ーダＰα及びＰβをプリコード出力γ６及びδ６の最後
の２ビットの信号を用いてプリセットする動作が実行さ
れ、更に、時刻Ｔ₈においてγ５〜γ７及びδ５〜δ７
の各ＣＤＳ値の算出決定、及びＲｅｆ．Ｇｅｎ．のＤＳ
Ｖ値との比較が行われ、これにより、２回目の制御ビッ
トとして０が選択され（ＰγとＰβの選択、及びＰαと
Ｐδの廃棄を実行）、そして、時刻Ｔ₉においては、廃
棄されたＰα、Ｐδのプリセット、時刻Ｔ₁₀においては
４回目の制御ビットの挿入、・・・という順序でＲｅ
ｆ．Ｇｅｎ．のＤＳＶに近いＣＤＳを有するプリコード
出力が得られていく。以上の説明から明らかなように、
この図の例では、記録変調装置の出力として、γ１、γ
２、γ３、γ４、γ５、γ６、・・・が選択導出され
る。

【００３３】図９は、以上に説明した動作を実行する記
録変調装置の具体的回路ブロックを示したものであり、
４個のプリコーダ２６〜２９が配置される。ここで、プ
リコーダのブロックの中の“ ”内に記載されている
数字は、右側の数字が現在入力されているデータの先頭
に挿入された制御ビットの値を表し、左側の数字がその
前に入力されたＤＳＶ制御単位区間のデータの先頭に挿
入された制御ビットの値を表している。これを図８のタ
イミングチャートと対応付けて説明すると、例えば、図
８の時刻Ｔ₅においては、Ｐαはプリコーダ“００”に
相当し、Ｐβはプリコーダ“０１”に相当し、Ｐγはプ
リコーダ“１０”に相当し、Ｐδはプリコーダ“１１”
に相当する。

【００３４】各プリコーダの出力は、ＣＤＳ算出器３０
〜３３へ供給される。そして、この図９では、ＣＤＳ算
出器の出力側に受けられたＳＷ２０及びＳＷ２１によっ
て、前回の制御ビットの値が０であるプリコーダの出力
のＣＤＳ値が廃棄されると共に、前回の制御ビットが１
で今回の制御ビットが０或るいは１であるプリコーダの
出力のＣＤＳ値が選択されて最適化判別器３５へ入力さ
れている。

【００３５】最適化判別器３５は、入力されたＣＤＳ値
と、Ｒｅｆ．Ｇｅｎ．３４から出力されるＤＳＶ値とを
比較して、最適なプリコーダ出力を選択するための判別
出力Ｃを制御装置４０へ出力する。制御装置４０は、こ
の判別出力Ｃに基づいて、ＳＷ２５を切り換えるための
スイッチング信号Ｂを生成し、Ｒｅｆ．Ｇｅｎ．３４が
出力するＤＳＶの値に最も近いＣＤＳを有するプリコー
ダ出力がＳＷ２５から出力される。

【００３６】なお、図９には示されていないが、ＳＷ２
０及びＳＷ２１の切り換えは、前記の判別出力Ｃに基づ
いて制御装置４０が実行するように構成する。また、制
御装置４０は、制御ビットの挿入タイミングを示すタイ
ミング信号及び前記判別出力Ｃ等に基づいて、各プリコ
ーダへの制御ビットの挿入動作を実行するとともに、同
じく判別出力Ｃ、選択されたプリコーダ出力、及びプリ
セットタイミングを示す信号等に基づいて、廃棄された
プリコーダへのプリセット動作も実行するように構成さ
れ、これらの動作を実行するための制御信号Ａが、制御
装置４０から各プリコーダへ供給される。

【００３７】更に、この図に示される構成では、各プリ
コーダの出力側にＲＬ算出器３６〜３９が設けられてい
て各プリコーダの出力のランレングスが算出され、ＲＬ
比較器４１において、これらの算出されたランレングス
が上限値（例えば、１０）よりも小さいか否かが判定さ
れ、この判定出力Ｄも制御装置４０へ供給される。そし
て、制御装置４０は、上記のセレクト情報Ｃよりも優先
的に判定出力Ｄの判断結果に基づいて、ＳＷ２５におけ
るプリコーダ出力の選択を実行するように構成され、こ
れにより、再生系におけるクロック再生の向上を図って
いる。

【００３８】即ち、上記判別出力ＣによりＣＤＳに関し
て最適なプリコーダが決定しても、該プリコーダの出力
のランレングスが上限値以上である場合には、前記の決
定結果の如何に関わらず、優先的にランレングスが上限
値よりも小さい方のプリコーダを選択するようにしてい
る。但し、両方のプリコーダの出力のランレングスが共
に上限値以上である場合には、判別出力Ｃにより決定さ
れたプリコーダの出力が選択される。なお、ＲＬ比較器
の入力側に設けられているＳＷ２３及びＳＷ２４は、Ｓ
Ｗ２０及びＳＷ２１によって選択されたプリコーダと同
じプリコーダが選択されてＲＬ比較器へ供給されるよう
に、連動制御される。

【００３９】２）２個のプリコーダを使用した回路構
成この回路構成のブロック図を図１０に示す。この回路で
は、記録変調装置への入力データの読み込みを、図９の
場合に比し高速のクロック、例えば、２倍の速度のクロ
ックを用いて、２４ビット分づつ間欠的に行うようにし
ており、これによって、先の２４ビットのデータが入力
されてから次の２４ビットのデータが入力されるまでの
空き時間に、ＣＤＳの算出、Ｒｅｆ．Ｇｅｎ．の出力と
の比較、選択すべきプリコーダ出力の決定、等を実行す
る。

【００４０】図１０について説明すると、ディジタルデ
ータ信号は、制御ビット０が挿入されるプリコーダ０、
及び制御ビット１が挿入されるプリコーダ１へ、間欠的
に２４ビットづつ読み込まれる。そして、各プリコーダ
のＣＤＳ算出出力及びＲｅｆ．Ｇｅｎ．の出力に基づい
て最適化判別を行うと共に、各プリコーダ出力のランレ
ングス算出出力が上限値以上であるかどうかを判定し、
制御装置６６は、これらの判別結果及び判定結果に基づ
いてＳＷ３６を制御することにより、図９における制御
装置４０と同様に、最適なプリコーダ出力を選択する。

【００４１】また、次の２４ビットのデータを読み込む
前に、制御装置６６によって選択されたプリコーダ出力
の最後の２ビットを、プリセット制御装置６７によって
各プリコーダのプリコード回路へプリセットする。な
お、この実施例の場合は、高速クロックが必要となると
いう点はあるが、プリコーダの個数が少なくて済み、ま
た、挿入する制御ビットの値を切り換える動作も不要で
ある、という利点がある。

【００４２】２ー２．ノッチの形成以上に説明した図９及び図１０の回路では、最適化判別
器３５がＣＤＳ算出器の出力とＲｅｆ．Ｇｅｎ．の出力
とを比較判別することにより、記録符号へ低周波パイロ
ット信号成分を付与しているが、ここで、最適化判別器
における判別条件を適当に変更することにより、記録符
号にノッチを形成することも可能であり、これにより、
より高性能なトラッキング制御を行うことが可能とな
る。以下に、この場合の実施例について説明する。

【００４３】この実施例では、図３の（イ）に示される
記録トラックにおいて、同図（ロ）に示されるような周
波数のノッチを形成する。これによって、パイロット信
号成分が付与されないトラックの記録符号については、
周波数ｆ₁及びｆ₂にノッチが形成されるので、その再
生信号中に現れるｆ₁周波数成分及びｆ₂周波数成分が
低減され、また、これと隣接する両サイドのトラックに
記録される符号については、２４／２５変換によって付
与されない方のパイロットの周波数がノッチ周波数とし
て設定されているので、この付与されなかったパイロッ
ト周波数の成分が低減され、相対的に、付与されたパイ
ロット周波数成分が強調されたことになる。

【００４４】従って、パイロット信号成分が付与されて
いないトラックにおけるトラッキング制御において、そ
の再生信号中へクロストークしてくる隣接トラックから
のｆ₁周波数成分及びｆ₂周波数成分を、より効率的に
分離検出することが可能となる。図１１は、上記のよう
なノッチを形成するための具体的回路構成の一例を示し
たものであり、以下に、その詳細を説明する。

【００４５】図１１の最適化判別器５１は、図９に示さ
れる最適化判別器３５の内部の構成を変更したものであ
り、同一の構成から成る２個の評価回路５２及び５７
（評価回路５７については、内部の回路構成を省略して
ある）と、スイッチＳＷ３０及びＳＷ３１と、比較器５
９とから構成される。上記の各評価回路へは、図９にお
けるＳＷ２０からのＣＤＳ（これをＣＤＳ（１）と書
く）と、ＳＷ２１からのＣＤＳ（これをＣＤＳ（２）と
書く）とが供給され、また、Ｒｅｆ．Ｇｅｎ．３４から
パイロットＧ₁及びＧ₂が、スイッチＳＷ３０及びＳＷ
３１を介して供給される。

【００４６】そして、評価回路５２内には、算出器５３
〜５６が設けられており、そのうち直流分算出器５３で
は、入力されたＣＤＳの積算値の絶対値を求めることに
より、図９のＳＷ２０より入力されるＣＤＳから、その
データ系列のＤＳＶの直流分（絶対値）が算出される。
また、ＳＷ３０及びＳＷ３１から出力されてくるパイロ
ットを、それぞれＧ_x及びＧ_yとしたとき、算出器５４
〜５６では、そのブロック内に表された演算式の値が算
出され、これにより、算出器５４では、上記データ系列
に含まれるＧ_X周波数成分の量（絶対値）が算出され、
算出器５５では、同じく上記データ系列に含まれるＧ_y
の周波数成分の量（絶対値）が算出される。

【００４７】なお、算出器５４及び５５の演算式中にお
いて、Ｇ_x或るいはＧ_yの上側に添字＊が付けられた記
号は、Ｇ_x或るいはＧ_yを、その１／４周期だけ移相し
た信号を表しており、このような信号とＣＤＳとの乗算
出力の総和も求める理由は、Ｇ_x或るいはＧ_yとの乗算
出力の総和を用いるのみでは、Ｇ_x或るいはＧ_yに対し
て１／４周期ずれた位相関係にあるＧ_xの周波数成分或
るいはＧ_yの周波数成分の量を検出できないからであ
る。

【００４８】また、算出器５６では、パイロットＧ_xと
ＣＤＳとの差（絶対値）が求められる。そして、各トラ
ックにおけるノッチの形成は、以上のような回路構成に
おいて、ＳＷ３０〜３４を次のような状態に切り換える
ことにより実現される。１）図３におけるトラックＡ₁の場合この場合、ＳＷ３１を端子３へ接続し、ＳＷ３０を端子
１へ接続し、ＳＷ３２をオン、ＳＷ３３をオフ、ＳＷ３
４をオンとすることにより、ＳＷ２０から供給されるＣ
ＤＳ（１）に関して、算出器５３においてその直流分
を、算出器５４においてはそこに含まれるｆ₂周波数成
分の量を、算出器５６においてはパイロットＧ₁との差
ををそれぞれ算出し、更に、これらを加算器５８におい
て加算した後、次の比較器５９へ供給する。

【００４９】同様に、評価回路５７においては、ＳＷ２
１から供給されるＣＤＳ（２）に関して、その直流分を
示す値と、含まれているｆ₂周波数成分の量を示す値
と、パイロットＧ₁との差を示す値との加算出力を導出
し、これを比較器５９へ供給する。そして、比較器５９
においては、評価回路５２からの加算出力と評価回路５
７からの加算出力とを比較することにより、これらの加
算出力の値が小さい方のデータ系列を選択するための判
別出力を形成し、これを図９の制御装置４０へ供給す
る。

【００５０】以上のような判別条件を採用することによ
って、結局、記録符号に含まれる直流分及びｆ₂周波数
成分が少なく、また、そのＣＤＳがパイロットＧ₁の値
に近くなるような制御ビットの挿入されたデータ系列を
選択する動作が実行される。即ち、周波数ｆ₂のノッチ
の形成と、パイロット信号成分Ｇ₁の付与が実現され
る。勿論、１ビットの制御ビットの挿入により、このよ
うな条件を全て満足させるようにすることはできないの
で、実際の動作結果としては、これらの条件を折衷的に
満足させるような記録符号が形成されることとなる。

【００５１】２）図３のトラックＡ₂の場合ＳＷ３０を端子２へ接続し、ＳＷ３１を端子４へ接続
し、ＳＷ３２及びＳＷ３３をオン、ＳＷ３４をオフとす
ることにより、評価回路５２において、ＣＤＳ（１）に
関して、その直流分を表す値と、そこに含まれているｆ
₁周波数成分及びｆ₂周波数成分のそれぞれの量を表す
値との加算出力を導出すると共に、評価回路５７におい
ては、ＣＤＳ（２）に関する同様の加算出力を導出し、
両加算出力を比較することによって、加算出力が小さい
方のデータ系列を選択するための判別出力を取り出す。

【００５２】これにより、直流分が少なく、周波数ｆ₁
及び周波数ｆ₂にノッチの形成された記録符号が導出さ
れることになる。また、この場合、算出器５６の出力が
判別動作に使用されないので、原則的に、記録符号に
は、いずれのパイロット信号成分も付与されることはな
い。

【００５３】３）図３のトラックＡ₃の場合ＳＷ３０を端子２へ接続し、ＳＷ３１を端子４へ接続
し、ＳＷ３２及びＳＷ３４をオン、ＳＷ３３をオフとす
ることにより、評価回路５２において、ＣＤＳ（１）に
関して、その直流分を表す値と、そこに含まれているｆ
₁周波数成分の量を表す値と、パイロットＧ₂との差を
表す値との加算出力を導出し、また、評価回路５７にお
いては、ＣＤＳ（２）に関する同様の加算出力を導出
し、両加算出力を比較することにより、加算出力が小さ
い方のデータ系列を選択するための判別出力を取り出
す。

【００５４】この判別出力を制御装置４０へ供給するこ
とにより、周波数ｆ₁にノッチが形成され、かつ、パイ
ロット信号成分Ｇ₂の付与された記録符号が導出され
る。以上のようなスイッチの切り換え状態を、各トラッ
クに対応させて実行することにより、すべてのトラック
において、必要なパイロット信号成分を付与すると共
に、所望のノッチも形成し、更に、直流分も低減された
記録符号を導出することができる。なお、各算出器５３
〜５６の出力を加算器５８において加算する比率は、必
ずしも全て１とする必要はなく、低減させる対象として
どの算出器出力を重視するかに応じて設定すればよい。

【００５５】３．ＳＹＮＣ挿入以上に説明したようにして、本実施例における記録変調
装置では、トラッキング制御用の低周波成分の付与とノ
ッチの形成が可能であるが、この外に、ディジタルＶＴ
Ｒとして必要なＳＹＮＣの挿入も実行するようにしてい
る。以下に、このＳＹＮＣの挿入動作について詳細に説
明する。本実施例の記録変調装置は、通常のディジタル
データ信号の外に、図１に示されるように、外部からＳ
ＹＮＣも供給されるようになっており、記録変調装置の
出力側におけるＳＹＮＣ信号挿入期間には、この供給さ
れているＳＹＮＣがプリコード動作を受けることなくそ
のまま出力される構成を採っている。

【００５６】そして、このＳＹＮＣの具体的符号として
は、１７ビットで構成される次の２種類のＳＹＮＣ１及
びＳＹＮＣ２のうちの一方を、適宜選択して使用する。ＳＹＮＣ１；０．００１１１１１１．１１１１０００
１ＳＹＮＣ２；１．１１００００００．００００１１１
０ここで、ＳＹＮＣ信号挿入期間に、ＳＹＮＣ１及びＳＹ
ＮＣ２のうちいずれを挿入するかについては、このＳＹ
ＮＣが出力される期間を含むプリコード出力のＤＳＶ制
御区間のＣＤＳの値が、Ｒｅｆ．Ｇｅｎ．から出力され
るＤＳＶの値により近いものとなるＳＹＮＣの方を選択
して挿入する。

【００５７】次に、このＳＹＮＣが挿入されるタイミン
グについて説明する。まず、本実施例において対象とす
るディジタルＶＴＲの信号フォーマットを説明する。図
１２は、テープに記録される１トラック分の信号フォー
マットを示す図である。図に示されるように、情報が記
録される有効記録領域は全部で１５５５２Ｂｙｔｅあ
り、これを２４／２５変換してプリコードすることによ
り、結局、１６２００Ｂｙｔｅの情報が記録されること
になる。

【００５８】ここで、前述のＳＹＮＣが挿入される区間
は、図におけるＴーＳＹＮＣ、ＡＵＤＩＯ、ＶＩＤＥ
Ｏ、及びＳＵＢＣＯＤＥの区間であり、これらの区間を
拡大して示すと、図１３〜図１６のようになる。これら
の図について簡単に説明すると、図１４〜図１６におい
て、ＥＣＣ出力と表現されたフォーマットは、図１
において、データがフレーミング回路８においてフレー
ミング処理を受けた後、ＥＣＣエンコーダ９において誤
り訂正符号を付加された状態を示したものであり、ま
た、記録変調装置入力と表現されたフォーマット
は、上記ＥＣＣ出力が、図１の回路１０における乱数化
処理、回路１１及び１２におけるＩＤ、ＩＤーＰＡＲＩ
ＴＹ、アンブルの挿入が行われた後、記録変調装置１３
へ入力される１ＳＹＮＣブロックに対応する信号フォー
マットを示したものである。

【００５９】これらの図において、ＳＹＮＣの挿入され
る部分は、図１３の拡大部分のフォーマット、及び図１
４〜図１６の「記録変調装置入力」の各信号フォーマ
ットにおいて、点線で表されている１７ビットの部分で
あり、また、２４／２５変換による制御ビットが挿入さ
れる位置は、点線の矢印で示されているＰの位置にな
る。そして、これらのフォーマットから明らかなよう
に、ＳＹＮＣの挿入される部分は、丁度、２５ビットか
らなるＤＳＶ制御区間の最初の１７ビット部分となる。

【００６０】次に、このＳＹＮＣ挿入動作も含めた場合
のプリコーダの動作を、図１７のタイミングチャートを
用いて説明する。図１７においては、最上段に示されて
いる入力データのＤ６とＤ７の間がＳＹＮＣ信号挿入期
間である。いま、時刻Ｔ₁においてプリコーダが動作を
開始し、図８の場合と同様に処理が進行して時刻Ｔ₆に
到ると、その次にも通常通りに入力されるディジタルデ
ータ信号のプリコード動作を実行する場合には、ここで
（図８に示されている）プリセットを行うことになるの
であるが、この図１７の場合には、次の期間がＳＹＮＣ
信号挿入期間に対応しており、プリコーダの出力側に
は、通常のディジタルデータ信号のプリコード出力に代
わって、前記のＳＹＮＣ１、及びＳＹＮＣ２のうちのい
ずれかが出力されるように動作するので、時刻Ｔ₆にお
いてはプリセットを行うことなく、次のＳＹＮＣを出力
する動作へ進む。

【００６１】そして、この場合、ＳＹＮＣ１及びＳＹＮ
Ｃ２のうちいずれを出力するかは、このＳＹＮＣと次の
入力データＤ７のプリコード出力とで構成される２５ビ
ットの符号のＣＤＳを算出し、この算出値とＲｅｆ．Ｇ
ｅｎ．の出力するＤＳＶ値とを比較判断するまでは未定
であるため、制御ビットの挿入の場合と同様に、ＳＹＮ
Ｃ１を出力した場合のデータ系列と、ＳＹＮＣ２を出力
した場合のデータ系列とを並列に導出しておき、前記の
比較判断結果が得られた時点で一方のデータ系列を選択
して出力する方法をとる。

【００６２】これを図１７で説明すると、ＳＹＮＣ信号
挿入期間に、プリコーダＰγではＳＹＮＣ２が出力さ
れ、プリコーダＰδではＳＹＮＣ１が出力されている。
なお、図のＰγ及びＰδの出力データにおいて、Ｓ₂或
るいはＳ₁の上側に添字Ｕが付いているデータは、ＳＹ
ＮＣ２或るいはＳＹＮＣ１の上位９ビット成分を表し、
また、上側に添字Ｌが付いているデータは、ＳＹＮＣ２
或るいはＳＹＮＣ１の下位８ビット成分を表している。

【００６３】Ｐγ及びＰδにおいて、時刻Ｔ₈にＳＹＮ
Ｃの下位８ビット成分が出力されると、これに続く次の
入力データＤ７のプリコード出力が、ＳＹＮＣの下位８
ビット成分に対してプリコード出力としての連続性を持
つようにするために、該下位８ビット成分の最下位２ビ
ットをそれぞれＰγ及びＰδへプリセットする。この
後、入力データＤ７を受け付けてそのプリコード出力が
得られた時刻Ｔ₉において、次の入力データＤ８の先頭
に挿入する制御ビットを０と１とに場合分けしたデータ
系列を作成するために、廃棄されていたＰα及びＰβ
を、Ｐγの出力γ７、及びＰδの出力δ７の最下位２ビ
ット成分によってそれぞれプリセットする。

【００６４】その後、時刻Ｔ₁₀における制御ビットの挿
入、Ｄ８の入力、及びプリコード、の各動作を実行す
る。そして、時刻Ｔ₁₁において、挿入されたＳＹＮＣと
Ｄ７のプリコード出力とで構成される２５ビットの符号
のＣＤＳが算出決定され、これに基づき、この図ではＳ
ＹＮＣ２を出力したデータ系列が選択採用され、以後の
処理が続行されていく。

【００６５】４．具体化回路以上に説明したように、本実施例に示されるディジタル
ＶＴＲ用の記録変調装置では、本来のプリコード動作の
外に、制御ビットの挿入、及びＳＹＮＣの挿入も行わ
れ、複雑な処理が要求されるが、次に、これらの処理
を、図１０に示される回路に準じた構成で実現できるよ
うにした一構成例、及び、上記の各処理をパラレルデー
タ処理回路によって実行できるようにしたプリコーダの
具体化回路について説明する。

【００６６】４ー１．図１０の回路に準じた一構成例この場合のブロック図を図１９に示す。図１０の回路
は、高速クロックを使用するものであるが、この図１９
においては、入力されるシリアル形式のディジタルデー
タ信号を、奇数番目のビット信号と偶数番目のビット信
号とに分割し、この分割された信号列それぞれを処理す
る回路を独立に設けることにより、半分の処理速度で済
むようにしている。

【００６７】即ち、図において、入力された２４ビット
のディジタルデータ信号は、ＯＤＤ／ＥＶＥＮ分割器７
０へ供給されて奇数番目のビット信号列ＯＤＤと偶数番
目のビット信号列ＥＶＥＮとに分離され、これらの分離
されたＯＤＤ信号及びＥＶＥＮ信号は、それぞれ、回路
７１〜７９から構成される制御ビット０を挿入してプリ
コードするための回路部分と、回路８２〜９０から構成
される制御ビット１を挿入してプリコードするための回
路部分とへ供給される。

【００６８】そして、これらの回路部分においては、入
力されたＥＶＥＮ信号については、回路７１で制御ビッ
ト０を、また、回路８３で制御ビット１をそれぞれ挿入
された後、回路７３及び８４においてプリコードされ、
スイッチ７６もしくは８７を経て、マルチプレクサ７９
及び９０へ供給される。また、ＯＤＤ信号については、
回路７２及び８２においてプリコードされた後、スイッ
チ７４及び８５を経て、マルチプレクサ７９及び９０へ
供給され、上記のＥＶＥＮ信号のプリコード出力と合成
される。

【００６９】これによって、マルチプレクサ７９から
は、制御ビット０を挿入してプリコードした出力が得ら
れると共に、マルチプレクサ９０からは、制御ビット１
を挿入してプリコードした出力が得られ、スイッチ８１
において、これらの出力のうち、ＣＤＳ値もしくはラン
レングス値がより適合した方の信号が選択されて出力さ
れる。また、ＳＹＮＣ信号挿入期間においては、スイッ
チ７４、７６、８５、８７の各可動端子がすべて、ＳＹ
ＮＣ信号発生器７５及び８６からの信号が入力される端
子へ接続されるように制御を行う。これによって、この
期間、スイッチ７４からは、発生器７５からのＳＹＮＣ
２のＯＤＤビット、スイッチ７６からは、ＳＹＮＣ２の
ＥＶＥＮビット、スイッチ８５からは、発生器８６から
のＳＹＮＣ１のＯＤＤビット、スイッチ８７からは、Ｓ
ＹＮＣ１のＥＶＥＮビットがそれぞれ出力され、これら
がマルチプレクサ７９及び９０で合成されることによ
り、結局、７９からはＳＹＮＣ２の挿入されたプリコー
ド出力が、９０からはＳＹＮＣ１の挿入されたプリコー
ド出力が得られる。

【００７０】なお、プリコード回路（１）〜プリコード
回路（４）へのプリセット動作は、プリコード回路
（１）及び（３）へはプリセット信号のうちの奇数ビッ
トの信号を供給し、プリコード回路（２）及び（４）へ
は偶数ビットの信号を供給することによって行い、図に
おいて、ＰＳＯ及びＰＳＥは、ＳＹＮＣ信号の最下位２
ビットの信号によってプリセットする場合のプリセット
信号であり、ＰＳＯは、その奇数ビットの信号を、ＰＳ
Ｅは、偶数ビットの信号を表す。

【００７１】また、ＰＳＧＯ及びＰＳＧＥは、通常の入
力データのプリコード出力の最下位２ビットの信号によ
ってプリセットする場合のプリセット信号であり、ＰＳ
ＧＯが、その奇数ビットの信号を、ＰＳＧＥが偶数ビッ
トの信号を表す。以上のように構成すれば、各プリコー
ド回路７２、７３、８２、８４へ供給される信号は、ビ
ットレートが１／２なので、半分の速度のクロックで処
理を行うことができ、また、各プリコード回路における
プリコードのための遅延も、この１クロック分でよい。

【００７２】４ー２．パラレルデータ処理回路による
プリコーダの具体化回路図１９に、かかる具体化回路としてのプリコーダの入出
力端子、及び入出力信号を示す。この図において、端子
Ｉ₇〜Ｉ₀は通常のパラレル形式の入力データ（８ビッ
ト）の最上位ビット（ｄ₇）〜最下位ビット（ｄ₀）が
入力される入力端子であり、端子Ｉ₈は制御ビット
（ａ）の入力端子、端子Ｈ₁₆〜Ｈ₀はＳＹＮＣの最上位
ビット（Ｓ₁₆）〜最下位ビット（Ｓ₀）が入力される入
力端子、端子Ｘ及びＹは、プリコーダをプリセットする
ために通常の入力データのプリコード出力の最下位２ビ
ット成分（ｐ₁及びｐ₀）を入力するための端子、端子
Ｖ及びＷはプリコーダをＳＹＮＣによってプリセットす
るためのＳＹＮＣの最下位２ビット成分（Ｓ₁及び
Ｓ₀）を入力するための端子、端子Ｎは、制御ビット挿
入動作、プリセット動作、ＳＹＮＣ挿入動作、等に応じ
てプリコーダの内部回路を切り換えるための制御信号Ｃ
ＯＮＴ．ＳＩＧ．を入力するための入力端子、端子０₈
〜０₀は、プリコーダ出力としてのパラレル形式の９ビ
ットデータ或るいは８ビットデータが得られる出力端子
である。

【００７３】そして、このプリコーダの内部回路を、図
２０及び図２１に示されるように、パラレル形式の入力
信号の奇数番目のビット成分を処理する回路と偶数番目
のビット成分を処理する回路とに分けて構成する。ま
た、これらの回路内に設けられているスイッチＳＷ０〜
ＳＷ１２は、前述の制御信号ＣＯＮＴ．ＳＩＧ．によっ
て制御されるが、この制御信号は、例えば、図２２の
（イ）に示した４種類のタイミング信号から構成するこ
とができ、これらのタイミング信号を同図（ロ）〜
（ホ）に示されるような構成で各スイッチへ供給する。
そして、これらのタイミング信号による各スイッチの切
り換えモードは、図２３に示されるように構成する。

【００７４】次に、以上のように構成されたプリコーダ
の回路動作を、通常の８ビット入力データのみをプリコ
ードする場合、制御ビットを挿入した９ビットデータを
プリコードする場合、ＳＹＮＣを挿入する場合、の３つ
の場合に分けて具体的に説明する。

【００７５】１）通常の８ビット入力データのみのプ
リコード先行するデータ期間がＳＹＮＣ挿入期間である場合と、
そうでない場合とに分けて説明する。先行するデータ期間がＳＹＮＣ挿入期間である場合この場合には、図２０の回路において、ＳＷ１２は、タ
イミング信号ＤＥＴがオンであるため、その可動端子は
Ｆ側に接続され、また、ＳＷ１１については、タイミン
グ信号ＣＢＴがオフであるため、その可動端子がＧ側に
接続される。

【００７６】これによって、端子Ｖからプリセット用に
入力されているＳＹＮＣの最下位２ビット成分の１つで
あるＳ₁が、端子Ｉ₇〜Ｉ₁からの入力データｄ₇〜ｄ
₁と加算される（なお、図２０及び図２１の回路内に設
けられている加算器は、すべて２を法とする加法を実行
する加算器である）。そして、これらの加算出力はスイ
ッチＳＷ７〜ＳＷ１へ入力されるが、これらのスイッチ
へ供給されるタイミング信号ＳＴＵ、ＳＴＬ、及び両信
号のＮＯＲ出力については、ＮＯＲ出力のみがオンであ
るため、このＮＯＲ出力によって、各スイッチは、その
１側の入力を出力する状態に制御され、前記の加算出力
が各スイッチ及びＤフリップフロップを経て出力端子０
₁〜０₇から出力される。

【００７７】また、図２１の回路においては、そのＳＷ
１０及びＳＷ９の各可動端子は、上記のＳＷ１２及びＳ
Ｗ１１の場合と同じ理由により、それぞれＦ側及びＧ側
に接続される。これによって、端子Ｙからプリセット用
に入力されているＳＹＮＣの最下位ビットであるＳ
₀が、端子Ｉ₆〜Ｉ₀からの入力データｄ₆〜ｄ₀と加
算され、これらの加算出力がスイッチＳＷ０〜ＳＷ６へ
供給される。

【００７８】ここで、ＳＷ０〜ＳＷ６は、図２０のＳＷ
１〜ＳＷ７と同じタイミング信号によって、ＳＷ１〜Ｓ
Ｗ７と同じ状態に制御されているので、上記の加算出力
はＳＷ０〜ＳＷ６及びＤフリップフロップを経て出力端
子０₀〜０₆から出力される。なお、ＳＷ８へ供給され
るタイミング信号ＣＢＴ、ＳＴＵ、及び両信号のＮＯＲ
出力については、ＮＯＲ出力のみがオンであるため、こ
のＮＯＲ出力によって、ＳＷ８は出力が禁止された状態
に制御され、出力端子０₈には出力データは現れない。

【００７９】以上の回路動作によって、結局、出力端子
０₀〜０₇からは、図２の（ロ）に示される８ビットの
プリコード出力において、その中に含まれるｐ₁及びｐ
₀を、ＳＹＮＣの最下位２ビット成分であるＳ₁及びＳ
₀に置き換えたプリコード出力が得られる。

【００８０】先行するデータ期間がＳＹＮＣ挿入期
間ではない場合この場合は、図２０及び図２１の回路は、ＳＷ１０及び
ＳＷ１２へ供給されるタイミング信号ＤＥＴがオフとな
るため、これらのスイッチの可動端子が反転してＥ側に
接続され、その外のスイッチは、上記のの場合と同じ
状態をとる。これによって、入力データｄ₇〜ｄ₀が先
行データのプリコード出力の最下位２ビット成分ｐ₁及
びｐ₀と加算されることになり、出力端子０₀〜０₇か
らは、図２の（ロ）に示されるプリコード出力が得られ
る。

【００８１】２）制御ビット挿入を伴うプリコードこの場合には、図２０及び図２１の回路においては、Ｓ
Ｗ９及びＳＷ１１へ供給されるタイミング信号ＣＢＴが
オンになるため、これらのスイッチの可動端子が反転し
てＪ側に接続される。これにより、図２１における入力
データｄ₆〜ｄ₀へは、端子Ｘからのプリセット用入力
ｐ₁と端子Ｉ₈からの制御ビット入力ａとの加算出力が
加算され、これらの加算出力がＳＷ０〜ＳＷ６へ供給さ
れる。そして、このとき、ＳＷ０〜ＳＷ6 は、前記の
の場合と同様に、その１側の入力を出力する状態に制御
されているため、上記の加算出力が出力端子０₀〜０₆
から出力される。

【００８２】また、ＳＷ８は、これに供給されるタイミ
ング信号のうち、ＣＢＴのみがオンとなることにより、
その４側の入力を出力する状態に制御され、出力端子０
₈からはプリセット用入力ｐ₁と制御ビット入力ａとの
加算出力が出力される。一方、図２０の回路において
は、前記のとおりＳＷ１１の可動端子がＪ側に接続され
ることにより、端子Ｙからのプリセット用入力ｐ₀が入
力データｄ₇〜ｄ₁と加算されるが、これらの加算出力
が供給されるＳＷ１〜ＳＷ７は、ＳＷ０〜ＳＷ６と同様
に、その１側の入力を出力する状態に保たれているの
で、出力端子０₁〜０₇からは、これらの加算出力が出
力される。以上の回路動作によって、結局、出力端子０
₀〜０₈からは、図７に示されている制御ビット挿入時
のプリコード出力が得られる。

【００８３】３）ＳＹＮＣの挿入ＳＹＮＣの上位９ビットを挿入するタイミングにおいて
は、ＳＷ０〜ＳＷ８へ供給されるタイミング信号のう
ち、ＳＴＵのみがオンとなるため、このＳＴＵによっ
て、これらのスイッチは、すべて２側の入力を出力する
状態に切り換えられ、これにより、出力端子０₀〜０₈
からは、入力端子Ｈ₁₆〜Ｈ₈へ供給されているＳＹＮＣ
の上位９ビット成分であるＳ₁₆〜Ｓ₈が得られる。

【００８４】また、ＳＹＮＣの下位８ビットを出力する
タイミングにおいては、ＳＷ０〜ＳＷ７へ供給されるタ
イミング信号のうち、ＳＴＬのみがオンとなるため、こ
のＳＴＬによって、これらのスイッチは、すべてそれら
の３側の入力を出力する状態に切り換えられ、これによ
り、出力端子０₇〜０₀からは、入力端子Ｈ₇〜Ｈ₀へ
供給されているＳＹＮＣの下位８ビット成分であるＳ₇
〜Ｓ₀が出力される。なお、このとき、ＳＷ８は、前記
のの場合と同様に、ＮＯＲ出力によって出力が禁止さ
れた状態に制御されるので、出力端子０₈からデータが
出力されることはない。

【００８５】なお、図９に示される記録変調装置に用い
るプリコーダとして、以上のようなパラレルデータ処理
回路によって構成されたプタコーダを使用する場合に
は、当然、記録変調装置の出力側でＰ／Ｓ変換を行う必
要がある。以上の説明では、本発明の記録変調装置につ
いて、これをディジタルＶＴＲに適用した場合を例に挙
げて説明したが、本発明による記録変調装置の適用対象
は、これに限定されるものではなく、ディジタル信号の
形態で情報を記録媒体へ記録し、再生時に再生ヘッドを
トラッキング制御する必要性のある記録装置であれば、
記録される情報がオーディオ、或るいは、それ以外の一
般のデータであっても、適用しうるものであり、また、
記録媒体も、テープに限らずディスク等の任意のものに
適用しうることは、勿論である。

【００８６】

【発明の効果】４個のプリコーダを並列配置する構成と
することにより、ディジタルデータ信号の通常の伝送速
度のクロックを用いて、所定ビット数区間毎のＣＤＳを
算出する動作、算出されたＣＤＳに基づき基準信号の値
に最も近いＣＤＳを有するプリコード出力を判別し選択
する動作、等を実行することが可能である。

【００８７】また、上記のクロックの２倍以上の高速の
クロックを用いて、所定ビット数づつのディジタルデー
タ信号をプリコーダへ間欠的に入力して処理する構成を
採ることにより、最初の所定ビット数のディジタルデー
タ信号が入力された後、次の所定ビット数のディジタル
データ信号が入力されるまでの空き時間の間に、ＣＤＳ
の算出動作、算出されたＣＤＳに基づきプリコード出力
を判別し選択する動作、等を実行し、互いに異なる制御
ビット信号が供給されるプリコーダを２個設けるのみ
で、基準信号成分の付与された記録符号を形成すること
を可能とする。

【図面の簡単な説明】

【図１】本発明による記録変調装置が適用されるディジ
タルＶＴＲの記録系における信号処理を示すブロック図
である。

【図２】プリコーダの原理的回路、及びプリコーダ出力
の演算式を示す図である。

【図３】ディジタルＶＴＲのテープ上の記録トラックパ
ターン、及び各記録トラックの記録符号に付与されるパ
イロット周波数及びノッチ周波数を示す図である。

【図４】ディジタルデータ信号の２４／２５変換を説明
する図である。

【図５】パイロット基準信号の波形を示す図である。

【図６】２４／２５変換を行うプリコーダの原理的回路
を示す図である。

【図７】制御ビットが挿入されたデータのプリコード出
力の演算式を示す図である。

【図８】４個のプリコーダを用いて２４／２５変換によ
るパイロット信号成分付与のためのプリコードを行う場
合のタイミングチャートである。

【図９】２４／２５変換によるパイロット信号成分付与
のための回路を、４個のプリコーダを用いて構成した記
録変調装置の回路ブロック図である。

【図１０】２４／２５変換によるパイロット信号成分付
与のための回路を、２個のプリコーダを用いて構成した
記録変調装置の回路ブロック図である。

【図１１】ノッチ形成が可能な最適化判別器の内部回路
を示す回路ブロック図である。

【図１２】本発明による記録変調装置が適用されるディ
ジタルＶＴＲのテープ上の１トラックに記録される信号
フォーマットを示す図である。

【図１３】ＴーＳＹＮＣ部分の信号フォーマットの詳細
を示す図である。

【図１４】フレーミングされたＡＵＤＩＯ部分に誤り訂
正符号を付加したフォーマット、及びその１ＳＹＮＣ相
当部分の信号フォーマットを示す図である。

【図１５】フレーミングされたＶＩＤＥＯ部分に誤り訂
正符号を付加したフォーマット、及びその１ＳＹＮＣ相
当部分の信号フォーマットを示す図である。

【図１６】フレーミングされたＳＵＢＣＯＤＥ部分に誤
り訂正符号を付加したフォーマット、及びその１ＳＹＮ
Ｃ相当部分の信号フォーマットを示す図である。

【図１７】４個のプリコーダを用いて２４／２５変換に
よるパイロット信号成分付与のためのプリコード、及び
ＳＹＮＣ挿入を行う場合のタイミングチャートである。

【図１８】シリアル形式のディジタルデータ信号を、Ｏ
ＤＤビットとＥＶＥＮビットに分離して信号処理回路を
構成した記録変調装置の回路ブロック図である。

【図１９】パラレルデータ処理回路で構成したプリコー
ダの入出力端子及び入出力信号を示す図である。

【図２０】パラレルデータ処理回路で構成したプリコー
ダの奇数ビット成分の処理回路を示す図である。

【図２１】パラレルデータ処理回路で構成したプリコー
ダの奇数ビット成分の処理回路を示す図である。

【図２２】図２０及び図２１の回路内の各スイッチへ供
給される各タイミング信号の定義、及び各スイッチと各
タイミング信号との供給関係を示す図である。

【図２３】図２０及び図２１の回路内の各スイッチを制
御する各タイミング信号の制御態様を示す図である。

【符号の説明】

１３…記録変調装置、２０、２６〜２９、６０、
６１…プリコーダ、１８、７２、７３、８２、８４…プ
リコード回路、３４…Ｒｅｆ．Ｇｅｎ．１９、７１、
８３…制御ビット挿入器、４０、６６、８０…制御
装置３０〜３３、６２、６３、７７、８８…ＣＤＳ算出器、
４１…ＲＬ比較器、３６〜３９、６４、６５、７８、
８９…ＲＬ算出器、３５、５１…最適化判別器、６７
…プリセット制御装置７４、７６、８１、８５、８７、及びＳＷ２０〜ＳＷ２
５、ＳＷ０〜ＳＷ１２、ＳＷ３０〜３４…スイッチ

Claims

【特許請求の範囲】

【請求項１】（１）入力されるディジタルデータ信号
に対して並列に接続配置された４個のプリコーダと、
（２）該４個のプリコーダの各々の出力側に配設され、
各プリコーダの出力信号の所定ビット数区間毎のＣＤＳ
を算出して出力するＣＤＳ算出装置と、（３）所定周期
の基準信号を出力する基準信号発生装置と、（４）該基
準信号と、前記各プリコーダに配設された各ＣＤＳ算出
装置の出力信号とに基づいて、該基準信号の値に最も近
いＣＤＳを有するプリコーダ出力信号を判別する判別装
置と、（５）該判別装置の判別出力に基づき、前記４個
のプリコーダの各出力信号から、前記基準信号の値に最
も近いＣＤＳを有する出力信号を選択して出力する選択
装置と、を備えた記録変調装置において、前記４個の各プリコーダは、それぞれ、前記の所定ビッ
ト数区間毎に前記ディジタルデータ信号へ制御ビット信
号を挿入する制御ビット挿入回路と、該制御ビット挿入
回路の出力信号をプリコードするプリコード回路とを備
え、かつ、各プリコーダへ入力されるディジタルデータ信号
の連続する２つの所定ビット数区間において、最初の所定ビット数区間では、４個のプリコーダのうち
の２個のプリコーダへ、２種類の制御ビット信号のうち
の互いに異なる制御ビット信号を供給すると共に、上記
２個のプリコーダの各プリコード出力の最後の２ビット
をプリセットデータとして残りの２個の各プリコーダの
プリコード回路へそれぞれプリセットし、次の所定ビット数区間では、該プリセットデータを提供
したプリコーダへ供給する制御ビット信号と、該プリセ
ットデータを提供されたプリコーダへ供給する制御ビッ
ト信号とを、互いに異ならせるようにしたことを特徴と
する記録変調装置。
【請求項２】（１）入力されるディジタルデータ信号
の所定ビット数区間毎に、該ディジタルデータ信号へ特
定の制御ビット信号を挿入する第１の制御ビット挿入回
路と、該制御ビット挿入回路の出力信号をプリコードす
る第１のプリコード回路とを備えた第１のプリコーダ
と、（２）前記所定ビット数区間毎に、前記ディジタル
データ信号へ前記特定の制御ビット信号とは異なる制御
ビット信号を挿入する第２の制御ビット挿入回路と、該
制御ビット挿入回路の出力信号をプリコードする第２の
プリコード回路とを備えた第２のプリコーダと、（２）
前記第１及び第２のプリコーダの各々の出力側に配設さ
れ、各プリコーダの出力信号の前記所定ビット数区間毎
のＣＤＳを算出するＣＤＳ算出装置と、（３）所定周期
の基準信号を出力する基準信号発生装置と、（４）該基
準信号と、前記第１及び第２のプリコーダに配設された
各ＣＤＳ算出装置の出力信号とに基づいて、該基準信号
の値により近いＣＤＳを有するプリコーダ出力信号を判
別する判別装置と、（５）該判別装置の判別出力に基づ
き、前記第１及び第２のプリコーダの各出力信号のう
ち、前記基準信号の値により近いＣＤＳを有する出力信
号を選択して出力する選択装置と、を備えた記録変調装
置において、前記第１及び第２のプリコーダは、高速クロックによっ
て前記ディジタルデータ信号を前記所定ビット数づつ間
欠的に読み込むと共に、前記ＣＤＳ算出装置、及び判別装置は、次の所定ビット
数のディジタルデータ信号が読み込まれる以前に、すで
に読み込まれた所定ビット数のディジタルデータ信号に
ついてのＣＤＳを算出する動作、及び前記基準信号の値
により近いＣＤＳを有するプリコーダ出力信号を判別す
る動作を実行するものであることを特徴とする記録変調
装置。
【請求項３】各プリコーダの出力側に配設され、各プ
リコーダの出力信号の前記所定ビット数区間毎のランレ
ングスを算出するランレングス算出回路と、各ランレングス算出回路の出力が所定値以上であるか否
かを判定する判定回路と、該判定回路の判定出力に基づいて選択装置を制御する制
御装置とを備え、該制御装置は、前記判別出力よりも優先的に前記判定出
力に基づいて、ランレングスが前記所定値よりも小さい
プリコーダ出力信号が選択されるように前記選択装置を
制御することを特徴とする請求項１又は２記載の記録変
調装置。