JPH06215558A - デコーディッド‐ソース‐センス増幅器 - Google Patents
デコーディッド‐ソース‐センス増幅器Info
- Publication number
- JPH06215558A JPH06215558A JP5343758A JP34375893A JPH06215558A JP H06215558 A JPH06215558 A JP H06215558A JP 5343758 A JP5343758 A JP 5343758A JP 34375893 A JP34375893 A JP 34375893A JP H06215558 A JPH06215558 A JP H06215558A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- conductivity type
- potential source
- output terminal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007704 transition Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims 2
- 230000000295 complement effect Effects 0.000 claims 1
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000007493 shaping process Methods 0.000 claims 1
- 210000004027 cell Anatomy 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 238000013500 data storage Methods 0.000 description 3
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Amplifiers (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 デコーディッド‐ソース‐センス増幅器（Ｄ
ＳＳＡ）を、ＦＥＴが密にマッチしていない場合にも外
部ビット線上に信頼できる発生される信号が発生される
ように改良する。 【構成】 外部ビット線に結合される前にラッチする時
間をセンス増幅器に与えるべく、列選択信号が、センス
増幅器のソース電極を接地点に接続するトランジスタの
ターンオンの後の予め定められた時点でビット選択トラ
ンジスタをターンオンするように、列選択信号の形状が
定められている。
ＳＳＡ）を、ＦＥＴが密にマッチしていない場合にも外
部ビット線上に信頼できる発生される信号が発生される
ように改良する。 【構成】 外部ビット線に結合される前にラッチする時
間をセンス増幅器に与えるべく、列選択信号が、センス
増幅器のソース電極を接地点に接続するトランジスタの
ターンオンの後の予め定められた時点でビット選択トラ
ンジスタをターンオンするように、列選択信号の形状が
定められている。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）用のデコーディッド‐ソー
ス‐センス増幅器（ＤＳＳＡ）に関し、一層詳細には、
データビットを検出するべくＤＳＳＡを駆動するための
方法および回路に関する。
アクセスメモリ（ＤＲＡＭ）用のデコーディッド‐ソー
ス‐センス増幅器（ＤＳＳＡ）に関し、一層詳細には、
データビットを検出するべくＤＳＳＡを駆動するための
方法および回路に関する。
【０００２】
【従来の技術】本発明による改良の対象であるセンス増
幅器システムについては米国電気電子学会雑誌・固体回
路編(IEEE Journal of Solid State Circuits)、第２５
巻、第１号、１９９０年、２月、第１８頁のオカムラほ
かの論文「高密度ＤＲＡＭ用のデコーディッド‐ソース
‐センス増幅器」を参照されたい。この論文の内容を参
照によりここに組み入れるものとする。このような増幅
器はここではＤＳＳＡと呼ばれ、また図１に例示されて
いる。その目的は、一対の線に前記線の１つと結び付け
られているデータ記憶キャパシタの電圧がディジタル０
を表すかディジタル１を表すかを示す電圧差を有する信
号を発生することである。各ＤＳＳＡはメモリの単一の
列のなかに配置されている例えば２５６またはそれ以上
のセルの１つを検出する。
幅器システムについては米国電気電子学会雑誌・固体回
路編(IEEE Journal of Solid State Circuits)、第２５
巻、第１号、１９９０年、２月、第１８頁のオカムラほ
かの論文「高密度ＤＲＡＭ用のデコーディッド‐ソース
‐センス増幅器」を参照されたい。この論文の内容を参
照によりここに組み入れるものとする。このような増幅
器はここではＤＳＳＡと呼ばれ、また図１に例示されて
いる。その目的は、一対の線に前記線の１つと結び付け
られているデータ記憶キャパシタの電圧がディジタル０
を表すかディジタル１を表すかを示す電圧差を有する信
号を発生することである。各ＤＳＳＡはメモリの単一の
列のなかに配置されている例えば２５６またはそれ以上
のセルの１つを検出する。
【０００３】上記文献のＤＳＳＡを示す図１は、選択ト
ランジスタｘおよびｙを通じてそれぞれビット線６およ
び８に接続されているデータ記憶キャパシタ２および４
を含んでいる。説明を簡単にするため、（典型的にＮＭ
ＯＳトランジスタを含んでいる）Ｎチャネル‐センス増
幅器のみが示されているが、当業者により知られている
ように、Ｐチャネル回路も必要とされる。書込み過程の
間に、キャパシタ２および４は線６と線８との間の電圧
にくらべて論理１または論理０を表す電圧に充電され
る。電界効果トランジスタ（ＦＥＴ）１０および１２が
それらのソース／ドレイン端子でそれぞれビット線６お
よび８と直列に接続されており、またそれぞれビット線
６、８にくらべて絶縁抵抗を形成するため点１４からの
電圧ＶCCがそれらの共通に接続されているゲート電極１
６および１８に与えられている。交叉結合されたＦＥＴ
２０および２２（Ｎチャネル‐フリップフロップを形成
する）はそれらのソース／ドレイン端子でそれぞれＦＥ
Ｔ１０および１２のソース／ドレイン端子と直列に接続
されている。ＦＥＴ２０のドレイン電極２４はトランジ
スタ１０のソース電極２６およびＦＥＴ２２のゲート電
極２７に接続されている。ＦＥＴ２２のドレイン電極２
８はＦＥＴ１２のソース電極３０およびＦＥＴ２０のゲ
ート電極３１に接続されている。ＦＥＴ２０および２２
のソース電極３２および３４はそれぞれＦＥＴ３８のド
レイン電極３６に接続されており、またそのソース電極
４０はバスバーＳＡＮ（センス増幅器駆動ノード）に接
続されている。ＦＥＴ３８のゲート電極４２は電圧ＶCC
の電源に接続されており、その結果としてのＦＥＴ３８
のチャネルのインピ−ダンスはバリアーまたは絶縁抵抗
インピ−ダンスとなる。ＦＥＴ３９（上記文献中のＱsa
n)はそのチャネルまたは主電流パスでバスバーＳＡＮと
接地電位ＶSSとの間に接続されている。抵抗器４４はバ
スバーＳＡＮの分布抵抗を表す。上記のような多くの他
のセルが同一の仕方でバスバーＳＡＮに結合されてい
る。
ランジスタｘおよびｙを通じてそれぞれビット線６およ
び８に接続されているデータ記憶キャパシタ２および４
を含んでいる。説明を簡単にするため、（典型的にＮＭ
ＯＳトランジスタを含んでいる）Ｎチャネル‐センス増
幅器のみが示されているが、当業者により知られている
ように、Ｐチャネル回路も必要とされる。書込み過程の
間に、キャパシタ２および４は線６と線８との間の電圧
にくらべて論理１または論理０を表す電圧に充電され
る。電界効果トランジスタ（ＦＥＴ）１０および１２が
それらのソース／ドレイン端子でそれぞれビット線６お
よび８と直列に接続されており、またそれぞれビット線
６、８にくらべて絶縁抵抗を形成するため点１４からの
電圧ＶCCがそれらの共通に接続されているゲート電極１
６および１８に与えられている。交叉結合されたＦＥＴ
２０および２２（Ｎチャネル‐フリップフロップを形成
する）はそれらのソース／ドレイン端子でそれぞれＦＥ
Ｔ１０および１２のソース／ドレイン端子と直列に接続
されている。ＦＥＴ２０のドレイン電極２４はトランジ
スタ１０のソース電極２６およびＦＥＴ２２のゲート電
極２７に接続されている。ＦＥＴ２２のドレイン電極２
８はＦＥＴ１２のソース電極３０およびＦＥＴ２０のゲ
ート電極３１に接続されている。ＦＥＴ２０および２２
のソース電極３２および３４はそれぞれＦＥＴ３８のド
レイン電極３６に接続されており、またそのソース電極
４０はバスバーＳＡＮ（センス増幅器駆動ノード）に接
続されている。ＦＥＴ３８のゲート電極４２は電圧ＶCC
の電源に接続されており、その結果としてのＦＥＴ３８
のチャネルのインピ−ダンスはバリアーまたは絶縁抵抗
インピ−ダンスとなる。ＦＥＴ３９（上記文献中のＱsa
n)はそのチャネルまたは主電流パスでバスバーＳＡＮと
接地電位ＶSSとの間に接続されている。抵抗器４４はバ
スバーＳＡＮの分布抵抗を表す。上記のような多くの他
のセルが同一の仕方でバスバーＳＡＮに結合されてい
る。
【０００４】上記文献に説明されている仕方で駆動され
ると、フリップフロップ２０、２２は、選択されたキャ
パシタ、この例では２または４に記憶されている電圧に
関係する状態をとる。ＦＥＴ２０のドレイン電極２４に
おける電圧は、ソース電極４８およびドレイン電極５０
を有するＦＥＴ４６のチャネルを経て外部ビット線４５
に結合されている。ＦＥＴ４６のゲート電極５２はＣＳ
Ｌ（列選択線）信号源７２に接続されている。ＦＥＴ２
２のドレイン電極における電圧は、ソース電極５８およ
びドレイン電極６０を有するＦＥＴ５６のチャネルを経
て外部ビット線５４に結合されている。ＦＥＴ５６のゲ
ート電極６２はＣＳＬ信号源７２に接続されている。
ると、フリップフロップ２０、２２は、選択されたキャ
パシタ、この例では２または４に記憶されている電圧に
関係する状態をとる。ＦＥＴ２０のドレイン電極２４に
おける電圧は、ソース電極４８およびドレイン電極５０
を有するＦＥＴ４６のチャネルを経て外部ビット線４５
に結合されている。ＦＥＴ４６のゲート電極５２はＣＳ
Ｌ（列選択線）信号源７２に接続されている。ＦＥＴ２
２のドレイン電極における電圧は、ソース電極５８およ
びドレイン電極６０を有するＦＥＴ５６のチャネルを経
て外部ビット線５４に結合されている。ＦＥＴ５６のゲ
ート電極６２はＣＳＬ信号源７２に接続されている。
【０００５】ＦＥＴ６６のドレイン電極６４はＦＥＴ２
０および２２のソース電極３２および３４に接続されて
おり、またそのソース電極６８はデコードされた接地電
位ＤＳＥＴＮにある点７０に接続されている。このデコ
ードされた接地電位ＤＳＥＴＮは、スイッチ３９（Ｑsa
n)が接続されている電位から、それがはるかに小さいノ
イズを有する参照電位の絶縁された源であることで異な
っている。
０および２２のソース電極３２および３４に接続されて
おり、またそのソース電極６８はデコードされた接地電
位ＤＳＥＴＮにある点７０に接続されている。このデコ
ードされた接地電位ＤＳＥＴＮは、スイッチ３９（Ｑsa
n)が接続されている電位から、それがはるかに小さいノ
イズを有する参照電位の絶縁された源であることで異な
っている。
【０００６】高密度ＤＲＡＭでは、オフチップドライバ
にもたらされるセルよりも多くのセルが読み取られる
（復元される）。読み取られる各記憶セルは上記文献に
記載されているように能動化されるＤＳＳＡに接続され
ている。ビット線６および８は電圧Ｖｄｄ／２に予充電
され、また外部ビット線４５および５４はＶｄｄに近い
電圧に予充電される。単に復元されるべき検出セルであ
るＤＳＳＡは、ＦＥＴ３８のターンオンを通じてＶｄｄ
／２予充電電圧から接地点へ移動するＳＡＮ信号により
能動化される。記憶セル情報がオフチップドライバにも
たらされるべき時、列選択信号ＣＳＬがＣＳＬ信号源７
２によりそのセルに対するＦＥＴ６６のゲート電極７４
およびＦＥＴ４６および５６のゲート電極５２、６２に
接続されているリード線７３に与えられる。
にもたらされるセルよりも多くのセルが読み取られる
（復元される）。読み取られる各記憶セルは上記文献に
記載されているように能動化されるＤＳＳＡに接続され
ている。ビット線６および８は電圧Ｖｄｄ／２に予充電
され、また外部ビット線４５および５４はＶｄｄに近い
電圧に予充電される。単に復元されるべき検出セルであ
るＤＳＳＡは、ＦＥＴ３８のターンオンを通じてＶｄｄ
／２予充電電圧から接地点へ移動するＳＡＮ信号により
能動化される。記憶セル情報がオフチップドライバにも
たらされるべき時、列選択信号ＣＳＬがＣＳＬ信号源７
２によりそのセルに対するＦＥＴ６６のゲート電極７４
およびＦＥＴ４６および５６のゲート電極５２、６２に
接続されているリード線７３に与えられる。
【０００７】上記のセンス増幅器システムＤＳＳＡで
は、従来のシステムにくらべて、ＦＥＴ６６および３８
の使用により、ＤＳＳＡが“クリーン接地”の使用によ
ってより一層速くセットされるべきオフチップに駆動さ
れるべき（ＣＳＬシステムにより選択される）データを
含んでいることが許されるという利点が得られる。その
ゲート電極７４への列選択信号ＣＳＬの印加により導電
性にされると、ＦＥＴ６６はＦＥＴ２０および２２のソ
ース電極３２および３４を端子７０における“静穏な”
デコードされた接地ＤＳＥＴＮに接続して、ＦＥＴ２０
および２２を確実かつ迅速にラッチされた状態にする。
オフチップドライバに読み出されないデータを検出して
いる大多数のＤＳＳＡはすべて、ＦＥＴ３８を経てプル
ダウンされている“ノイズのある”セットバスを通じて
より遅いレートでセットする。
は、従来のシステムにくらべて、ＦＥＴ６６および３８
の使用により、ＤＳＳＡが“クリーン接地”の使用によ
ってより一層速くセットされるべきオフチップに駆動さ
れるべき（ＣＳＬシステムにより選択される）データを
含んでいることが許されるという利点が得られる。その
ゲート電極７４への列選択信号ＣＳＬの印加により導電
性にされると、ＦＥＴ６６はＦＥＴ２０および２２のソ
ース電極３２および３４を端子７０における“静穏な”
デコードされた接地ＤＳＥＴＮに接続して、ＦＥＴ２０
および２２を確実かつ迅速にラッチされた状態にする。
オフチップドライバに読み出されないデータを検出して
いる大多数のＤＳＳＡはすべて、ＦＥＴ３８を経てプル
ダウンされている“ノイズのある”セットバスを通じて
より遅いレートでセットする。
【０００８】ＦＥＴ３８は弱い列作用の場合に役立つ。
なぜならば、それらのより弱く前増幅された電流が通常
のセルのより大きい前増幅された電流よりもそれらのＦ
ＥＴのインピ−ダンスの両端により小さい電圧を生じさ
せるからである。弱い列作用は上記の文献に説明されて
いる。
なぜならば、それらのより弱く前増幅された電流が通常
のセルのより大きい前増幅された電流よりもそれらのＦ
ＥＴのインピ−ダンスの両端により小さい電圧を生じさ
せるからである。弱い列作用は上記の文献に説明されて
いる。
【０００９】ビット線６および８から外部ビット線４５
および５４への情報の転送の速度を最大化するため、源
７２により供給されるＣＳＬ信号は図２のグラフ線７６
により示されているように接地ＤＳＥＴＮからＶDDへ迅
速に上昇する。作動は、ＦＥＴ４６および５６がほぼ完
全にマッチしているかぎり、満足であるが、外部ビット
線４５および５４上に発生される信号は、もしＦＥＴ４
６および５６が密にマッチしていないならば、信頼でき
ない。
および５４への情報の転送の速度を最大化するため、源
７２により供給されるＣＳＬ信号は図２のグラフ線７６
により示されているように接地ＤＳＥＴＮからＶDDへ迅
速に上昇する。作動は、ＦＥＴ４６および５６がほぼ完
全にマッチしているかぎり、満足であるが、外部ビット
線４５および５４上に発生される信号は、もしＦＥＴ４
６および５６が密にマッチしていないならば、信頼でき
ない。
【００１０】
【発明が解決しようとする課題】本発明の課題は、上記
の問題を解決することである。
の問題を解決することである。
【００１１】
【課題を解決するための手段】本願出願人は、もしＦＥ
Ｔ４６および５６が、交叉結合されたセンス増幅器２０
および２２が確実にラッチされた後に導電性にされるな
らば、ＤＳＳＡの外部ビット線４５および５４上の信号
が、ビット選択トランジスタとしての役割をするＦＥＴ
４６および５６が１５％もミスマッチしている時にも、
信頼できることを見い出した。これは、この例では、先
ずＦＥＴ６６をターンオンするのには十分であるがＦＥ
Ｔ４６および５６をターンオンするのには不十分である
電圧の平坦域に上昇し、次いで平坦域の上でＦＥＴ４６
および５６をターンオンするのに十分である電圧に上昇
する波形を有する信号を発生するようにＣＳＬ信号源７
２を設計することにより達成される。
Ｔ４６および５６が、交叉結合されたセンス増幅器２０
および２２が確実にラッチされた後に導電性にされるな
らば、ＤＳＳＡの外部ビット線４５および５４上の信号
が、ビット選択トランジスタとしての役割をするＦＥＴ
４６および５６が１５％もミスマッチしている時にも、
信頼できることを見い出した。これは、この例では、先
ずＦＥＴ６６をターンオンするのには十分であるがＦＥ
Ｔ４６および５６をターンオンするのには不十分である
電圧の平坦域に上昇し、次いで平坦域の上でＦＥＴ４６
および５６をターンオンするのに十分である電圧に上昇
する波形を有する信号を発生するようにＣＳＬ信号源７
２を設計することにより達成される。
【００１２】本発明は、所望のＣＳＬ信号を発生するた
めの回路をも含んでいる。
めの回路をも含んでいる。
【００１３】
【実施例】図２のグラフ７８、８０、８２および８４に
は、本発明に従って使用され得るＣＳＬ信号の例が示さ
れている。
は、本発明に従って使用され得るＣＳＬ信号の例が示さ
れている。
【００１４】一般にＣＳＬ信号の傾斜は、ビット選択Ｆ
ＥＴ４６および５６がターンオンする以前に検出ＦＥＴ
２０および２２による有意義な増幅を許すのに十分に小
さくなければならない。増幅のための時間は、この例で
は、ＣＳＬ信号がＦＥＴ６６がターンオンするＮ形式デ
バイスのしきい電圧ＶＴＮに達する時点と、ＣＳＬ信号
がビット選択ＦＥＴ４６および５６がターンオンする電
圧（ＶDD／２＋ＶＴＮ）に上昇する時点との間に生起す
る。
ＥＴ４６および５６がターンオンする以前に検出ＦＥＴ
２０および２２による有意義な増幅を許すのに十分に小
さくなければならない。増幅のための時間は、この例で
は、ＣＳＬ信号がＦＥＴ６６がターンオンするＮ形式デ
バイスのしきい電圧ＶＴＮに達する時点と、ＣＳＬ信号
がビット選択ＦＥＴ４６および５６がターンオンする電
圧（ＶDD／２＋ＶＴＮ）に上昇する時点との間に生起す
る。
【００１５】図２のグラフ７８は、中央レベルのまわり
に平坦域を有するダブルステップ波形である理想的なＣ
ＳＬ信号を示す。すなわち、第１のステップではＣＳＬ
信号は、ＦＥＴ６６はターンオンするがビット選択ＦＥ
Ｔ４６および５６はターンオンしないレベルに上昇す
る。平坦域により示されている遅延の後に、ＣＳＬ信号
は、ＦＥＴ４６および５６がターンオンして、それらの
チャネルを通じて電流を導く電圧（ＶDD／２＋ＶＴＮ）
に増大する。この例では、この点からＣＳＬ信号はＶDD
に増大する。
に平坦域を有するダブルステップ波形である理想的なＣ
ＳＬ信号を示す。すなわち、第１のステップではＣＳＬ
信号は、ＦＥＴ６６はターンオンするがビット選択ＦＥ
Ｔ４６および５６はターンオンしないレベルに上昇す
る。平坦域により示されている遅延の後に、ＣＳＬ信号
は、ＦＥＴ４６および５６がターンオンして、それらの
チャネルを通じて電流を導く電圧（ＶDD／２＋ＶＴＮ）
に増大する。この例では、この点からＣＳＬ信号はＶDD
に増大する。
【００１６】グラフ８０および８４は使用され得るＣＳ
Ｌ信号の波形を示す。それらは水平な部分または平坦域
を有していないけれども、ＦＥＴ６６はターンオンされ
ているが、ＦＥＴ４６および５６は後の時点までターン
オフされている領域が存在する。波形７８の場合のよう
に、波形８０および８４は、それらの振幅がＶＴＮを越
える時にＦＥＴ６６をターンオンし、またそれらの振幅
が（ＶDD／２＋ＶＴＮ）を越える時にＦＥＴ４６および
５６をターンオンする。
Ｌ信号の波形を示す。それらは水平な部分または平坦域
を有していないけれども、ＦＥＴ６６はターンオンされ
ているが、ＦＥＴ４６および５６は後の時点までターン
オフされている領域が存在する。波形７８の場合のよう
に、波形８０および８４は、それらの振幅がＶＴＮを越
える時にＦＥＴ６６をターンオンし、またそれらの振幅
が（ＶDD／２＋ＶＴＮ）を越える時にＦＥＴ４６および
５６をターンオンする。
【００１７】グラフ８２は、後で説明される仕方で図４
のＣＳＬドライバにより発生されるＣＳＬ信号の波形を
示す。
のＣＳＬドライバにより発生されるＣＳＬ信号の波形を
示す。
【００１８】図３のグラフを参照すると、図２のＣＳＬ
信号波形７６、７８、８０および８２が使用される時
に、ビット選択トランジスタまたはＦＥＴ４６と５６と
の間のミスマッチの種々の値に対して、外部ビット線４
５と５４との間にそれぞれ発生される出力信号が示され
ている。図２の特定の波形の使用の結果としての図３中
のグラフは、図２中の波形の符号に´記号を付けて示さ
れている。図３の波形７６´、７８´、８０´、８２´
および８４´の実線部分の間で、外部ビット線４５と５
４との間で検出される電圧は、組み合わされているＤＳ
ＳＡのデータを検出するために使用可能であるとみなさ
れる。それらの破線延長部分の間は、検出される電圧は
使用可能でない。こうして、従来の形式のＣＳＬ波形７
６が使用される時には、外部ビット線４５と５４との間
の検出される電圧はグラフ７６´により示されている。
それはミスマッチにより急速に低下し、またＦＥＴ４６
と５６との間の約５％のミスマッチにおいて使用不可能
になる。
信号波形７６、７８、８０および８２が使用される時
に、ビット選択トランジスタまたはＦＥＴ４６と５６と
の間のミスマッチの種々の値に対して、外部ビット線４
５と５４との間にそれぞれ発生される出力信号が示され
ている。図２の特定の波形の使用の結果としての図３中
のグラフは、図２中の波形の符号に´記号を付けて示さ
れている。図３の波形７６´、７８´、８０´、８２´
および８４´の実線部分の間で、外部ビット線４５と５
４との間で検出される電圧は、組み合わされているＤＳ
ＳＡのデータを検出するために使用可能であるとみなさ
れる。それらの破線延長部分の間は、検出される電圧は
使用可能でない。こうして、従来の形式のＣＳＬ波形７
６が使用される時には、外部ビット線４５と５４との間
の検出される電圧はグラフ７６´により示されている。
それはミスマッチにより急速に低下し、またＦＥＴ４６
と５６との間の約５％のミスマッチにおいて使用不可能
になる。
【００１９】もし理想化された波形７８が使用されるな
らば、波形７８´は７６´よりも低い電圧にあることが
見られる。なぜならば、ビット選択ＦＥＴ４６および５
６が後の時点でスイッチオンされるからである。しか
し、それは、ＦＥＴ４６と５６との間の約１５％のミス
マッチにおいて使用不可能になるまで、電圧振幅がわず
かしか低下しない。
らば、波形７８´は７６´よりも低い電圧にあることが
見られる。なぜならば、ビット選択ＦＥＴ４６および５
６が後の時点でスイッチオンされるからである。しか
し、それは、ＦＥＴ４６と５６との間の約１５％のミス
マッチにおいて使用不可能になるまで、電圧振幅がわず
かしか低下しない。
【００２０】図４の回路により発生される波形８２の使
用により、外部ビット線４５と５４との間の電圧波形と
して、より低い電圧振幅において開始し、また約１２％
のミスマッチにおいて使用不可能になるまでわずかしか
低下しない第２の電圧波形８２´が得られる。これは従
来のＣＳＬ波形７６により得られる結果よりも著しく良
好である。ＣＳＬ波形８０および８４は検出される電圧
波形８０´および８４´を生ずる。
用により、外部ビット線４５と５４との間の電圧波形と
して、より低い電圧振幅において開始し、また約１２％
のミスマッチにおいて使用不可能になるまでわずかしか
低下しない第２の電圧波形８２´が得られる。これは従
来のＣＳＬ波形７６により得られる結果よりも著しく良
好である。ＣＳＬ波形８０および８４は検出される電圧
波形８０´および８４´を生ずる。
【００２１】図２の波形８２のようなＣＳＬ信号を発生
するための回路が図４に示されている。入力端子８６に
与えられるＣＳＬタイミングまたは選択信号が低または
ディジタル“０”に移行する時、後記のように、所望の
ＣＳＬ信号が発生される。ＮＭＯＳプルアップＦＥＴ９
０がそのチャネルでＮＭＯＳＦＥＴ９２のチャネルと直
列に電位ＶDDの端子９４と参照電位に接続されている端
子９６との間に接続されている。ＦＥＴ９０および９２
の接合点は出力端子９８に接続されている。ＰＭＯＳプ
ルアップＦＥＴ１００がそのチャネルで端子９４と出力
端子８８との間に接続されている。
するための回路が図４に示されている。入力端子８６に
与えられるＣＳＬタイミングまたは選択信号が低または
ディジタル“０”に移行する時、後記のように、所望の
ＣＳＬ信号が発生される。ＮＭＯＳプルアップＦＥＴ９
０がそのチャネルでＮＭＯＳＦＥＴ９２のチャネルと直
列に電位ＶDDの端子９４と参照電位に接続されている端
子９６との間に接続されている。ＦＥＴ９０および９２
の接合点は出力端子９８に接続されている。ＰＭＯＳプ
ルアップＦＥＴ１００がそのチャネルで端子９４と出力
端子８８との間に接続されている。
【００２２】図４の回路は端子９４に接続されているド
レイン電極と、ＰＭＯＳＦＥＴ１００のゲート電極１１
２およびＮＭＯＳＦＥＴ１１６のドレイン電極に共通に
接続されているソース電極とを有するＰＭＯＳＦＥＴ１
１０をも含んでいる。ＮＭＯＳＦＥＴ１１６のソース電
極はＮＭＯＳＦＥＴ１１８のドレイン端子に接続されて
いる。ＮＭＯＳＦＥＴ１１８のソース電極は参照電位１
２０に、この例では接地接続されている。ＰＭＯＳＦＥ
Ｔ１１０およびＮＭＯＳＦＥＴ１１８のゲート電極１１
４、１３０はリード線１２８を介してＮＭＯＳＦＥＴ９
０のゲート電極１０８およびインバータ１０６の出力端
子に共通に接続されている。ＮＭＯＳＦＥＴ１１６のゲ
ート電極１２６はインバータ１２４の出力端子に接続さ
れている。インバータ１２４の入力端子は他のインバー
タ１２２の出力端子に接続されている。インバータ１２
２の入力端子はＦＥＴ９０、９２、１００と出力端子８
８との間の共通接続点または節点９８に接続されてい
る。入力端子８６はインバータ１０６の入力端子および
リード線１０２を介してＮＭＯＳＦＥＴ９２のゲート電
極１０４と共通に接続されている。
レイン電極と、ＰＭＯＳＦＥＴ１００のゲート電極１１
２およびＮＭＯＳＦＥＴ１１６のドレイン電極に共通に
接続されているソース電極とを有するＰＭＯＳＦＥＴ１
１０をも含んでいる。ＮＭＯＳＦＥＴ１１６のソース電
極はＮＭＯＳＦＥＴ１１８のドレイン端子に接続されて
いる。ＮＭＯＳＦＥＴ１１８のソース電極は参照電位１
２０に、この例では接地接続されている。ＰＭＯＳＦＥ
Ｔ１１０およびＮＭＯＳＦＥＴ１１８のゲート電極１１
４、１３０はリード線１２８を介してＮＭＯＳＦＥＴ９
０のゲート電極１０８およびインバータ１０６の出力端
子に共通に接続されている。ＮＭＯＳＦＥＴ１１６のゲ
ート電極１２６はインバータ１２４の出力端子に接続さ
れている。インバータ１２４の入力端子は他のインバー
タ１２２の出力端子に接続されている。インバータ１２
２の入力端子はＦＥＴ９０、９２、１００と出力端子８
８との間の共通接続点または節点９８に接続されてい
る。入力端子８６はインバータ１０６の入力端子および
リード線１０２を介してＮＭＯＳＦＥＴ９２のゲート電
極１０４と共通に接続されている。
【００２３】次に図４の回路の作動を詳細に説明する。
入力端子に接続されているＣＳＬタイミングまたは選択
信号線が高またはディジタル“１”にある時、ＮＭＯＳ
ＦＥＴ９２がターンオンされ、この例では参照電位源、
この例では接地が出力端子８８およびインバータ１２２
の入力端子に与えられるようにする。インバータ１２２
は高レベル出力信号を発生することにより応答し、この
高レベル出力信号はインバータ１２４からの出力信号を
低またはディジタル“０”にする。これはＮＭＯＳＦＥ
Ｔ１１６がターンオフされるようにする。また、入力端
子８６における高レベル信号はそれぞれＮＭＯＳＦＥＴ
９０、ＰＭＯＳＦＥＴ１１０およびＮＭＯＳＦＥＴ１１
８のゲート電極１０８、１１４および１３０において低
レベル出力信号を発生するためにインバータ１０６によ
り応答される。これはＮＭＯＳＦＥＴ９０がターンオフ
されるようにし、ＰＭＯＳＦＥＴ１００のゲート１１２
にＶDDを与えるためＰＭＯＳＦＥＴ１１０がターンオン
されるようにし、ＰＭＯＳＦＥＴ１００がターンオフさ
れるようにする。従って、入力端子８６における選択信
号が高レベルにとどまる時には常に、出力端子８８はこ
の例では接地に接続されている状態にとどまる。
入力端子に接続されているＣＳＬタイミングまたは選択
信号線が高またはディジタル“１”にある時、ＮＭＯＳ
ＦＥＴ９２がターンオンされ、この例では参照電位源、
この例では接地が出力端子８８およびインバータ１２２
の入力端子に与えられるようにする。インバータ１２２
は高レベル出力信号を発生することにより応答し、この
高レベル出力信号はインバータ１２４からの出力信号を
低またはディジタル“０”にする。これはＮＭＯＳＦＥ
Ｔ１１６がターンオフされるようにする。また、入力端
子８６における高レベル信号はそれぞれＮＭＯＳＦＥＴ
９０、ＰＭＯＳＦＥＴ１１０およびＮＭＯＳＦＥＴ１１
８のゲート電極１０８、１１４および１３０において低
レベル出力信号を発生するためにインバータ１０６によ
り応答される。これはＮＭＯＳＦＥＴ９０がターンオフ
されるようにし、ＰＭＯＳＦＥＴ１００のゲート１１２
にＶDDを与えるためＰＭＯＳＦＥＴ１１０がターンオン
されるようにし、ＰＭＯＳＦＥＴ１００がターンオフさ
れるようにする。従って、入力端子８６における選択信
号が高レベルにとどまる時には常に、出力端子８８はこ
の例では接地に接続されている状態にとどまる。
【００２４】選択信号または選択信号線が低またはディ
ジタル“０”に移行する時、インバータ１０６は高レベ
ルまたはディジタル“１”出力信号を発生することによ
り応答し、ＮＭＯＳＦＥＴ９２が選択信号線の低レベル
への移行に応答してターンオフする直後にＮＭＯＳＦＥ
Ｔ９０をターンオンさせる。その結果、出力端子８８に
おける出力電圧が波形８２に対して図２中に示されてい
るようにＶDDに向けて上昇し始める。インバータ１０６
は、ＮＭＯＳＦＥＴ９０がターンオンする以前にＮＭＯ
ＳＦＥＴ９２がターンオフすることを保証するための遅
延時間を与える。インバータ１０６からの高レベル出力
信号はＰＭＯＳＦＥＴ１１０をターンオフさせ、また接
地をこの例ではＮＭＯＳＦＥＴ１１６のソース電極に接
続するためＮＭＯＳＦＥＴ１１８をターンオンさせる。
しかし、ＮＭＯＳＦＥＴ１１６は、節点９８の高レベル
への移行に応答してインバータ１２２および１２４によ
り与えられる遅延のためにターンオフされた状態にとど
まる。一層詳細には、この例では、ＮＭＯＳＦＥＴ９２
がターンオフする時、インバータ１２２は予め定められ
た遅延時間の後に低レベル出力信号を発生することによ
り応答し、それにインバータ１２４が予め定められた遅
延時間の後に応答して、ＮＭＯＳトランジスタ１１６の
ゲート１２６に高レベル出力信号を与え、それによりＮ
ＭＯＳトランジスタ１１６がターンオンしてＰＭＯＳト
ランジスタ１００のゲート電極１１２に低レベルまたは
ディジタル“０”信号を与えて、ＰＭＯＳトランジスタ
１００を選択線の低レベルへの移行の約１．３ｎｓの後
にターンオンさせる。さらに図２の波形８２を参照する
と、この波形は曲折点１３２において波形の傾斜に変り
目があり、それによってＣＳＬ信号波形８２の傾斜が実
質的に増大し、また振幅がこの時点でのＶDD／２よりも
少し大きい曲折点１３２における電圧振幅からＶDDに向
けて増大する。この仕方で、ＣＳＬ出力波形８２が出力
端子８８に発生される。波形８２の傾斜およびタイミン
グは、インバータ１２２および１２４により与えられる
遅延を調節することにより、またはさらに大きい遅延を
与えるべく追加的なインバータをインバータ１２２およ
び１２４と直列に追加することにより、ある範囲内で変
更され得る。インバータ１２２および１２４により与え
られる遅延を調節することにより、この例では、曲折点
１３２はある範囲内で生起の時点および組み合わされる
振幅に関して変更され得る。この例では、約３ｎｓの後
に、入力端子８６における選択線が典型的に高レベルに
移行し、この例では、ＮＭＯＳＦＥＴ９２をターンオン
させて出力端子８８に接地電位を与えるため図４の回路
を前記のように応答させる。
ジタル“０”に移行する時、インバータ１０６は高レベ
ルまたはディジタル“１”出力信号を発生することによ
り応答し、ＮＭＯＳＦＥＴ９２が選択信号線の低レベル
への移行に応答してターンオフする直後にＮＭＯＳＦＥ
Ｔ９０をターンオンさせる。その結果、出力端子８８に
おける出力電圧が波形８２に対して図２中に示されてい
るようにＶDDに向けて上昇し始める。インバータ１０６
は、ＮＭＯＳＦＥＴ９０がターンオンする以前にＮＭＯ
ＳＦＥＴ９２がターンオフすることを保証するための遅
延時間を与える。インバータ１０６からの高レベル出力
信号はＰＭＯＳＦＥＴ１１０をターンオフさせ、また接
地をこの例ではＮＭＯＳＦＥＴ１１６のソース電極に接
続するためＮＭＯＳＦＥＴ１１８をターンオンさせる。
しかし、ＮＭＯＳＦＥＴ１１６は、節点９８の高レベル
への移行に応答してインバータ１２２および１２４によ
り与えられる遅延のためにターンオフされた状態にとど
まる。一層詳細には、この例では、ＮＭＯＳＦＥＴ９２
がターンオフする時、インバータ１２２は予め定められ
た遅延時間の後に低レベル出力信号を発生することによ
り応答し、それにインバータ１２４が予め定められた遅
延時間の後に応答して、ＮＭＯＳトランジスタ１１６の
ゲート１２６に高レベル出力信号を与え、それによりＮ
ＭＯＳトランジスタ１１６がターンオンしてＰＭＯＳト
ランジスタ１００のゲート電極１１２に低レベルまたは
ディジタル“０”信号を与えて、ＰＭＯＳトランジスタ
１００を選択線の低レベルへの移行の約１．３ｎｓの後
にターンオンさせる。さらに図２の波形８２を参照する
と、この波形は曲折点１３２において波形の傾斜に変り
目があり、それによってＣＳＬ信号波形８２の傾斜が実
質的に増大し、また振幅がこの時点でのＶDD／２よりも
少し大きい曲折点１３２における電圧振幅からＶDDに向
けて増大する。この仕方で、ＣＳＬ出力波形８２が出力
端子８８に発生される。波形８２の傾斜およびタイミン
グは、インバータ１２２および１２４により与えられる
遅延を調節することにより、またはさらに大きい遅延を
与えるべく追加的なインバータをインバータ１２２およ
び１２４と直列に追加することにより、ある範囲内で変
更され得る。インバータ１２２および１２４により与え
られる遅延を調節することにより、この例では、曲折点
１３２はある範囲内で生起の時点および組み合わされる
振幅に関して変更され得る。この例では、約３ｎｓの後
に、入力端子８６における選択線が典型的に高レベルに
移行し、この例では、ＮＭＯＳＦＥＴ９２をターンオン
させて出力端子８８に接地電位を与えるため図４の回路
を前記のように応答させる。
【００２５】すべてのＤＳＳＡセンス増幅器がセットさ
れており、また弱い列の問題も（ＦＥＴ４６および５６
と結び付けられる）ＤＱゲートミスマッチの問題も存在
しない時に、“高速ページモード”の作動が望まれる場
合のように、状況によっては、ＮＭＯＳプルアップＦＥ
Ｔ９０がターンオンされた時点の実質的に直後にＰＭＯ
ＳプルアップＦＥＴ１００がターンオンされるように、
遅延をターンオフすることが望ましい。これは急速に上
昇するＣＳＬを必要とする。このような作動はＮＡＮＤ
ゲート１３４を、図４中に破線により示されているよう
に、インバータと置換することにより行われ得る。ＮＡ
ＮＤゲート１３４の一方の入力端は接合点９８に接続さ
れ、また制御電位が他方の入力端に与えられ得る。ＮＡ
ＮＤゲート１３４の遅延がインバータ１２２の遅延の代
わりをする。
れており、また弱い列の問題も（ＦＥＴ４６および５６
と結び付けられる）ＤＱゲートミスマッチの問題も存在
しない時に、“高速ページモード”の作動が望まれる場
合のように、状況によっては、ＮＭＯＳプルアップＦＥ
Ｔ９０がターンオンされた時点の実質的に直後にＰＭＯ
ＳプルアップＦＥＴ１００がターンオンされるように、
遅延をターンオフすることが望ましい。これは急速に上
昇するＣＳＬを必要とする。このような作動はＮＡＮＤ
ゲート１３４を、図４中に破線により示されているよう
に、インバータと置換することにより行われ得る。ＮＡ
ＮＤゲート１３４の一方の入力端は接合点９８に接続さ
れ、また制御電位が他方の入力端に与えられ得る。ＮＡ
ＮＤゲート１３４の遅延がインバータ１２２の遅延の代
わりをする。
【００２６】以上に本発明の種々の実施例を図示し説明
してきたが、それらは本発明の範囲を限定するものでは
ない。たとえば、特許請求の範囲により定められる本発
明の範囲内でそれらの実施例にいくつかの変更が行われ
得ることは当業者により理解されよう。たとえば、いく
つかの応用ではバイポーラトランジスタがここに示され
ている電界効果トランジスタと置換可能である。
してきたが、それらは本発明の範囲を限定するものでは
ない。たとえば、特許請求の範囲により定められる本発
明の範囲内でそれらの実施例にいくつかの変更が行われ
得ることは当業者により理解されよう。たとえば、いく
つかの応用ではバイポーラトランジスタがここに示され
ている電界効果トランジスタと置換可能である。
【図１】従来のＤＳＳＡ増幅器の回路図。
【図２】本発明の１つの実施例に対するＣＳＬ信号を含
めて、ＣＳＬ信号の種々の形態を示すグラフ。
めて、ＣＳＬ信号の種々の形態を示すグラフ。
【図３】ビット選択トランジスタの種々のミスマッチに
対してＣＳＬ信号の上昇開始後に３ｎｓにわたり外部ビ
ット線上に発生される信号を示すグラフ。
対してＣＳＬ信号の上昇開始後に３ｎｓにわたり外部ビ
ット線上に発生される信号を示すグラフ。
【図４】本発明の１つの実施例に対して、中央領域に平
坦域を有するＣＳＬ信号を発生するための回路図。
坦域を有するＣＳＬ信号を発生するための回路図。
２、４ データ記憶キャパシタ ６、８ ビット線 ２０、２２ センス増幅器 ４６、５６ ビット選択ＦＥＴ ７２ ＣＳＬ信号源 ４５、５４ 外部ビット線 ８６ 入力端子 ８８ 出力端子 ９０、９２、１１６、１１８ ＮＭＯＳＦＥＴ １００、１１０ ＰＭＯＳＦＥＴ １０６、１２２、１２４ インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル キリアン アメリカ合衆国 05401 ヴアーモント バーリントン ノースシヨア 81 (72)発明者 クラウス イヨツト ラウ アメリカ合衆国 05452 ヴアーモント エセツクスジヤンクシヨン グリーンフイ ールドロード 70
Claims (10)
- 【請求項１】 ＢＬＴおよびＢＬＣ相補性ビット線に与
えられる電圧を読み取るための装置において、 第１および第２の出力電極を有し、それらの間に主電流
経路を形成しており、前記第２の出力電極が互いに接続
されているトランジスタの交叉結合された対を有するセ
ンス増幅器と、 前記ビット線に前記第１の出力電極をそれぞれ結合する
ための手段と、 外部ＤＱＴおよびＤＱＣビット線導体の対と、 前記第１および第２の出力電極と前記ＤＱＴおよびＤＱ
Ｃビット線導体との間にそれぞれ接続されており、各々
制御電極を有する第１および第２のビット線選択トラン
ジスタと、 リセットバスと、 参照電位源と、 参照電位源に前記リセットバスを結合するための手段
と、 前記第２の出力電極と前記リセットバスとの間に接続さ
れているインピ−ダンスと、 デコードされた接地電位源と、 前記第２の出力電極とデコードされた接地電位源との間
に結合されている主電流経路を含んでおり、制御電極を
有する列デコーディングトランジスタと、 前記ＢＬＴおよびＢＬＣビット線よりも大きい電位に前
記ＤＱＴおよびＤＱＣビット線を予充電するための手段
と、 前記列デコーディングトランジスタおよび前記ビット線
選択トランジスタの前記制御電極に列選択信号（ＣＳ
Ｌ）を供給するための手段とを含んでおり、前記ＣＳＬ
信号がその中央部に平坦域を有し、前記列デコーディン
グトランジスタが前記平坦域の一方の側で導電性にさ
れ、また前記ビット線選択トランジスタが前記平坦域の
他方の側で導電性にされることを特徴とする装置。 - 【請求項２】 前記制御電極に制御信号を供給するため
の前記手段が、 選択信号を受信するための入力端子と、 前記センス増幅器の前記制御端子に接続されている出力
端子と、 作動電位源と、 参照電位源と、 作動電位源と参照電位源との間に直列に接続されている
それぞれの主電流経路を各々有し、また各々制御電極を
有する第１の導電形の第１および第２のトランジスタ
と、 作動電位源と前記出力端子との間に接続されているそれ
ぞれの主電流経路を有し、また制御電極を有する第２の
導電形の第１のトランジスタと、 作動電位源と参照電位源との間に直列に接続されている
それぞれの主電流経路を各々が有し、また各々が制御電
極を有する前記第２の導電形の第２のトランジスタおよ
び前記第１の導電形の第３および第４のトランジスタ
と、 前記選択信号を受信するため前記入力端子に接続されて
いる入力端子と、前記第２の導電形の前記第２のトラン
ジスタおよび前記第１の導電形の前記第４のトランジス
タの前記制御電極に接続されている出力端子とを有する
第１のインバータと、 前記第１の導電形の前記第２のトランジスタの前記入力
端子と前記出力端子との間の接続と、 前記第１の導電形の前記第３のトランジスタの前記出力
端子と前記制御電極との間に接続されている遅延手段と
を含んでおり、 前記第２の導電形の前記第２のトランジスタおよび前記
第１の導電形の前記第３のトランジスタの主電流経路が
前記第２の導電形の前記第１のトランジスタの前記制御
電極に共通に接続されており、それによって前記第１の
導電形の前記第１のトランジスタが、電圧の低い値での
前記選択信号が前記入力端子に与えられる時に、前記作
動電位の一部に前記出力端子をプルアップし、また前記
第２の導電形の前記第１のトランジスタが、前記遅延手
段により導入される遅延時間後に、前記作動電位に前記
出力端子をプルするべくターンオンすることを特徴とす
る請求項１記載の装置。 - 【請求項３】 列選択信号（ＣＳＬ）を与えるためのＣ
ＳＬ端子を有するデコーディッド‐ソース‐センス増幅
器（ＤＳＳＡ）と、中央部に平坦域を有する列選択信号
を前記端子に供給するための手段との組み合わせ。 - 【請求項４】 列選択信号を前記端子に供給するための
前記手段が、 選択信号を受信するための入力端子と、 前記ＣＳＬ端子に接続されている出力端子と、 作動電位源と、 参照電位源と、 作動電位源と参照電位源との間に直列に接続されている
それぞれの主電流経路を有し、またゲート電極を有する
第１および第２のＮＭＯＳトランジスタと、 作動電位源と前記出力端子との間に接続されており、ま
たゲート電極を有する第１のＰＭＯＳトランジスタと、 作動電位源と参照電位源との間に直列に接続されている
それぞれの主電流経路を有し、またゲート電極を有する
第２のＰＭＯＳトランジスタおよび第３および第４のＮ
ＭＯＳトランジスタと、 前記入力端子と前記第２のＰＭＯＳトランジスタおよび
前記第４のＮＭＯＳトランジスタのゲート電極との間に
接続されている第１のインバータと、 前記入力端子と前記第２のＮＭＯＳトランジスタとの間
の接続と、 前記出力端子と前記第３のＮＭＯＳトランジスタのゲー
ト電極との間に接続されている遅延手段と、 前記第２のＰＭＯＳトランジスタおよび前記第３のＮＭ
ＯＳトランジスタのチャネルの接合点と前記第１のＰＭ
ＯＳトランジスタの前記ゲート電極との間の接続とを含
んでおり、それによって前記第１のＮＭＯＳトランジス
タが、ディジタル“０”を表す電圧の低い値が前記入力
端子に与えられる時に、前記作動電位の一部に前記出力
端子をプルアップするべくターンオンし、また前記第１
のＰＭＯＳトランジスタが、前記第１のＰＭＯＳトラン
ジスタの前記ゲート電極への制御信号を与える時に前記
遅延手段により導入される遅延時間後に、前記作動電位
に前記出力端子をプルするべくターンオンすることを特
徴とする請求項３記載の組み合わせ。 - 【請求項５】 列選択信号を発生するための回路におい
て、 選択端子と、 出力端子と、 作動電位源と、 参照電位源と、 作動電位源と前記出力端子との間に接続されている主電
流経路を有し、また制御電極を有する第１の導電形の第
１のトランジスタと、 作動電位源と前記出力端子との間に接続されている主電
流経路を有し、また制御電極を有する第２の導電形の第
１のプルアップトランジスタと、 前記出力端子と参照電位源との間に接続されている主電
流経路を含んでおり、また制御電極を有する第２の導電
形の第２のトランジスタと、 作動電位源と前記第１の導電形の前記第１のトランジス
タの前記制御電極との間に接続されている主電流経路を
含んでおり、また制御電極を有する第１の導電形の第２
のトランジスタと、 前記第１の導電形の前記第１のトランジスタの前記制御
電極と参照電位源との間に直列に接続されているそれぞ
れの主電流経路を有する第２の導電形の第３および第４
のトランジスタと、 前記入力端子に接続されている入力端と前記第２の導電
形の前記第１および第４のトランジスタおよび前記第１
の導電形の前記第２のトランジスタの制御電極に共通に
接続されている出力端子とを有する第１のインバータ
と、 前記出力端子と前記第２の導電形の前記第３のトランジ
スタの制御電極との間に接続されている遅延手段とを含
んでおり、それによって前記出力端子が、前記選択端子
がディジタル“１”のレベルにある時に前記参照電位に
あり、またこのレベルがディジタル“０”に変化する時
に前記第１の導電形の前記第１のトランジスタが、前記
遅延手段により決定される遅延時間間隔による前記第２
の導電形の前記第１のトランジスタのターンオンの後に
ターンオンすることを特徴とする列選択信号発生回路。 - 【請求項６】 前記遅延手段が少なくとも１つのインバ
ータを含んでいることを特徴とする請求項５記載の回
路。 - 【請求項７】 前記遅延手段がインバータおよびナンド
ゲートを含んでいることを特徴とする請求項５記載の回
路。 - 【請求項８】 列選択信号（ＣＳＬ）を発生するための
回路において、 入力端子と、 出力端子と、 作動電位源と、 参照電位源と、 作動電位源と前記出力端子との間に接続されている主電
流経路を有するＰチャネルプルアップトランジスタと、 作動電位源と前記出力端子との間に接続されている主電
流経路を有するＮチャネルプルアップトランジスタと、 低い電圧が前記入力端子に与えられている時に参照電位
源に前記出力端子を確立するため前記入力端子に結合さ
れている手段と、 遅延手段を含んでおり、また前記Ｎチャネルプルアップ
トランジスタがターンオンした時点で前記Ｐチャネルプ
ルアップトランジスタをターンオンするため前記入力端
子における低い電圧に応答する手段とを含んでおり、そ
れによって前記出力端子に発生されるＣＳＬ信号が前記
Ｎチャネルプルアップトランジスタのターンオンの後に
電圧振幅平坦域に前記作動電圧のレベルの一部を増大
し、また前記Ｐチャネルプルアップトランジスタのター
ンオンの後に電圧振幅平坦域から前記作動電圧のレベル
に近接する振幅へ振幅を増大することを特徴とする列選
択信号の発生のための回路。 - 【請求項９】 デコーディッド‐ソース‐センス増幅器
（ＤＳＳＡ）のビット選択線を、前記センス増幅器の両
端の電圧を検出するべくその両端に外部ビット線対を接
続するためビット選択線をターンオンする前に、交叉結
合されたセンス増幅器のラッチングを保証するように駆
動するための列選択信号（ＣＳＬ）の発生方法におい
て、 前記ＤＳＳＡのビット選択線にＣＳＬ信号を与える過程
と、 前記の交叉結合されたセンス増幅器にデコードされた接
地電位を与えるべく前記ＤＳＳＡのデコードされたラッ
チングトランジスタをターンオンするため、第１の周期
内で第１の電圧平坦域に向けて振幅を増大するように前
記ＣＳＬ信号の形状を定める過程と、 さらに、前記のデコードされたラッチングトランジスタ
のターンオン後の予め定められた時点で前記ビット選択
トランジスタをターンオンするため、前記第１の周期に
続く第２の周期内で前記第１の電圧平坦域の後の曲折点
において第２の電圧平坦域に向けて傾斜を突然に増大し
また振幅をますます増大するように前記ＣＳＬ信号の形
状を定める過程とを含んでいることを特徴とする方法。 - 【請求項１０】 外部ビット線に結合される前にラッチ
する時間をセンス増幅器に与えるように、列選択信号
が、前記センス増幅器のソース電極を接地点に接続する
トランジスタのターンオンの後に、ビット選択トランジ
スタをターンオンすることを特徴とするデコーディッド
‐ソース‐センス増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/995,639 US5444398A (en) | 1992-12-17 | 1992-12-17 | Decoded-source sense amplifier with special column select driver voltage |
| US07/995639 | 1992-12-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06215558A true JPH06215558A (ja) | 1994-08-05 |
Family
ID=25542048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5343758A Pending JPH06215558A (ja) | 1992-12-17 | 1993-12-15 | デコーディッド‐ソース‐センス増幅器 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5444398A (ja) |
| EP (1) | EP0602526B1 (ja) |
| JP (1) | JPH06215558A (ja) |
| KR (1) | KR100316443B1 (ja) |
| AT (1) | ATE177243T1 (ja) |
| DE (1) | DE69323701T2 (ja) |
| TW (1) | TW318244B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100287184B1 (ko) | 1999-02-23 | 2001-04-16 | 윤종용 | 동기식 디램 반도체 장치의 내부 클럭 지연 회로 및 그 지연 방법 |
| US7023243B2 (en) * | 2002-05-08 | 2006-04-04 | University Of Southern California | Current source evaluation sense-amplifier |
| JP5289035B2 (ja) * | 2008-12-24 | 2013-09-11 | キヤノンアネルバ株式会社 | スパッタリング装置 |
| US8553480B2 (en) * | 2011-05-20 | 2013-10-08 | Nanya Technology Corp. | Local IO sense accelerator for increasing read/write data transfer speed |
| CN118944607B (zh) * | 2024-10-12 | 2024-12-10 | 南京大学 | 复位式电荷灵敏放大电路、数据信号的放大及复位方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0720060B2 (ja) * | 1985-08-14 | 1995-03-06 | 株式会社東芝 | 出力回路装置 |
| US4731553A (en) * | 1986-09-30 | 1988-03-15 | Texas Instruments Incorporated | CMOS output buffer having improved noise characteristics |
| US4829199A (en) * | 1987-07-13 | 1989-05-09 | Ncr Corporation | Driver circuit providing load and time adaptive current |
| US5065048A (en) * | 1988-09-19 | 1991-11-12 | Hitachi, Ltd. | Semiconductor logic circuit with noise suppression circuit |
| US5063308A (en) * | 1988-12-21 | 1991-11-05 | Intel Corporation | Output driver with static and transient parts |
| JPH0793022B2 (ja) * | 1988-12-24 | 1995-10-09 | 株式会社東芝 | 半導体メモリ集積回路 |
| DE3904901A1 (de) * | 1989-02-17 | 1990-08-23 | Texas Instruments Deutschland | Integrierte gegentakt-ausgangsstufe |
| US5121013A (en) * | 1990-02-12 | 1992-06-09 | Advanced Micro Devices, Inc. | Noise reducing output buffer circuit with feedback path |
| DE69028625T2 (de) * | 1990-06-12 | 1997-01-30 | Fujitsu Ltd | Dynamische Speichereinrichtung mit wahlfreiem Zugriff |
| JPH0469896A (ja) * | 1990-07-10 | 1992-03-05 | Sharp Corp | センスアンプ回路 |
-
1992
- 1992-12-17 US US07/995,639 patent/US5444398A/en not_active Expired - Lifetime
-
1993
- 1993-12-03 TW TW082110237A patent/TW318244B/zh active
- 1993-12-08 EP EP93119791A patent/EP0602526B1/en not_active Expired - Lifetime
- 1993-12-08 DE DE69323701T patent/DE69323701T2/de not_active Expired - Fee Related
- 1993-12-08 AT AT93119791T patent/ATE177243T1/de not_active IP Right Cessation
- 1993-12-15 JP JP5343758A patent/JPH06215558A/ja active Pending
- 1993-12-17 KR KR1019930028155A patent/KR100316443B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69323701D1 (de) | 1999-04-08 |
| EP0602526A2 (en) | 1994-06-22 |
| DE69323701T2 (de) | 1999-07-22 |
| KR100316443B1 (ko) | 2002-02-19 |
| EP0602526A3 (en) | 1994-11-09 |
| HK1003741A1 (en) | 1998-11-06 |
| ATE177243T1 (de) | 1999-03-15 |
| KR940016265A (ko) | 1994-07-22 |
| EP0602526B1 (en) | 1999-03-03 |
| TW318244B (ja) | 1997-10-21 |
| US5444398A (en) | 1995-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4804871A (en) | Bit-line isolated, CMOS sense amplifier | |
| JP3416062B2 (ja) | 連想メモリ（ｃａｍ） | |
| US5126974A (en) | Sense amplifier for a memory device | |
| US6456549B1 (en) | Sense amplifier circuit and semiconductor storage device | |
| JPH0583998B2 (ja) | ||
| JPH06302192A (ja) | 差動感知増幅回路 | |
| KR100332331B1 (ko) | 다이나믹 감지 증폭기 및 디지탈 데이타 출력 신호 발생 방법 | |
| US5357468A (en) | Semiconductor memory device | |
| EP0470742B1 (en) | Dynamic random access memory | |
| KR100206921B1 (ko) | 출력버퍼회로 | |
| JP2764576B2 (ja) | 半導体メモリのセンスアンプ出力制御回路 | |
| JP4527985B2 (ja) | センス・アンプ | |
| KR0158476B1 (ko) | 반도체 메모리장치의 비트라인 감지회로 | |
| US5708607A (en) | Data read circuit of a memory | |
| US20040013021A1 (en) | Bus interface circuit and receiver circuit | |
| JP3068389B2 (ja) | 半導体記憶装置 | |
| KR950005171B1 (ko) | 전류 미러 증폭회로 및 그의 구동 방법 | |
| JPH06215558A (ja) | デコーディッド‐ソース‐センス増幅器 | |
| US6222787B1 (en) | Integrated circuit memory devices having improved sense and restore operation reliability | |
| JP2908755B2 (ja) | クランプ機能を有するデータ出力バッファ | |
| EP0865043A2 (en) | Sense amplifier | |
| US6940315B2 (en) | High speed sense amplifier for memory output | |
| HK1003741B (en) | A decoded-source sense amplifier with special column select driver voltage | |
| KR100242721B1 (ko) | 반도체 메모리 장치용 데이터 출력버퍼 | |
| KR100240523B1 (ko) | 반도체 집적 회로 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040716 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041028 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050324 |