JPH06215588A - 電気的に消去可能かつ電気的にプログラム可能な読出し専用メモリ - Google Patents

Abstract

(57)【要約】 【目的】 不揮発性半導体メモリにおけるセルのソース
領域へ供給される電圧を発生する電圧発生器を得ること
である。 【構成】 不揮発性半導体メモリにおける遅い消去およ
び遅いプログラミングを阻止する回路を開示する。この
回路は、セルの状態を変更できる遅い消去および遅いプ
ログラミングの発生をほぼ阻止するように、現在プログ
ラミングされていないブロック内のセルのソース領域に
電位を設定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体メモリの
分野に関するものであり、更に詳しくいえば電気的にプ
ログラム可能な読出し専用メモリ、とくに消去およびプ
ログラミングが遅くなりがちであるメモリに関するもの
である。

【０００２】

【従来の技術】電気的にプログラム可能である金属−酸
化膜−半導体（ＭＯＳ）の電気的にプログラム可能な読
出し専用メモリ（ＥＰＲＯＭＳ）は、電気絶縁されたゲ
ート（浮動ゲート）を有するメモリ・セルを用いる。浮
動ゲートは絶縁体により典型的に完全に囲まれ、多結晶
シリコン（ポリシリコン）層から形成される。情報は浮
動ゲートにおける電荷の形でメモリ・セルに蓄積され
る。電子なだれ注入、チャネル注入、トンネリング等の
ような、セルの構造に応じた各種の機構により、電荷は
ゲートへ送られる。アレイに紫外線を照射することによ
りセルは全体的に消去される。それらのセルの例を米国
特許第３，５００，１４２号、第３，６６０，８１９
号、第３，７５５，７２１号、第４，０９９，１９６号
に見ることができる。ある場合には、それらのセルは電
気的に消去可能な（ＥＥＰＲＯＭ）セルである。そのよ
うなセルの例が米国特許第４，２０３，１５８号に示さ
れている。

【０００３】本発明はＥＰＲＯＭセル、とくに、「フラ
ッシュ」ＥＰＲＯＭセルと一般に呼ばれている電気的に
消去可能なＥＰＲＯＭセルに用いられる。典型的なフラ
ッシュ・メモリの性質および構造を理由として、メモリ
の任意の１つのセルを消去するためにはメモリ全体を消
去せねばならない。フラッシュ・メモリ・アレイをふさ
ぐことにより、データの種々の部分または種類を分離で
きる。このようにして、１つの部分を消去する必要があ
る時は、他の部分を消去する必要はない。

【０００４】しかし、与えられたブロック内のどのセル
がプログラムされる時でも、セルへ必然的に加えられる
電位の組合わせによる遅いプログラミングのような効果
により、別のブロック内のセルも常に影響を受けること
がある。それらの電位の組合わせを制御しようとする従
来の試みはあまり成功せず、セルへ加えられている電位
の組合わせのために、消去が遅いというような結果が明
らかにされている。ここで述べるようなフラッシュ・メ
モリ・アレイの全てのブロック中の全てのセルへ加えら
れる電位の全てを適正に制御することにより、プログラ
ミングおよび消去が遅いという問題はほとんど解消され
る。

【０００５】

【発明が解決しようとする課題】本発明の目的は、不揮
発性半導体メモリにおけるセルのソース領域へ供給され
る電圧を発生する電圧発生器を得ることである。本発明
の別の目的は、不揮発性半導体メモリのソース領域へ供
給される電圧を発生する切換え可能な電圧発生器を得る
ことである。

【０００６】

【課題を解決するための手段】それらの目的およびその
他の目的は、ブロックに配置されて浮動ゲートをおのお
のが有する複数のメモリ・セルを採用し、シリコン基板
上に製造された、電気的に消去可能かつ電気的にプログ
ラム可能な読出し専用メモリにおいて、ブロック内の現
在プログラムされていないメモリ・セルの状態を維持す
るための改良は、プログラミング電位よりも低い第１の
バイアス電位、およびこの第１の電位より低い第２の電
位と、前記プログラミング電位とアースの間に直列に結
合される第１のトランジスタ、第２のトランジスタおよ
び第１のトランジスタと相互に一致する第３のトランジ
スタとを備える。前記第１のトランジスタのゲートは前
記第１のバイアス電位へ結合され、前記第３のトランジ
スタのゲートは前記第２のバイアス電位へ結合され、前
記第２のトランジスタのゲートは、前記第１のトランジ
スタと前記第２のトランジスタの間の第１の回路点へ結
合され、前記第１のトランジスタと前記第２のトランジ
スタは、前記第１のトランジスタと前記第２のトランジ
スタの間の前記第１の回路点へ第１の電位を供給する。
この改良は、読出し電位とアースの間に直列に結合され
る第４のトランジスタ、およびこの第４のトランジスタ
に一致する第５のトランジスタを更に備え、前記第４の
トランジスタのゲートは前記第１の回路点へ結合され、
前記第５のトランジスタのゲートは前記第３のトランジ
スタのゲートへ結合されて、前記第４のトランジスタの
ゲートがほぼ前記第１の電位になり、前記第５のトラン
ジスタのゲートがほぼ前記第２のバイアス電位になるよ
うにし、前記第４のトランジスタと前記第５のトランジ
スタは、第４のトランジスタと第５のトランジスタの間
の第２の回路点へ第２の電位を供給する。改良は、ある
ブロック内の前記セルが現在プログラムされているなら
ば、別のブロック内の現在プログラムされていない前記
セルのソースを第２の電位へ切り換えるスイッチ手段も
有する。この明細書では、遅い消去および遅いプログラ
ミングが起こることをほぼ阻止するフラッシュＥＰＲＯ
Ｍメモリ・アレイについて説明する。

【０００７】

【実施例】以下の説明においては、本発明をより完全に
説明するために、ブロック内のビット線の特定の数など
のような数多くの特定の詳細について説明する。しか
し、それらの特定の詳細なしで本発明を実施できること
が当業者には明らかであろう。他の場合には、本発明を
あいまいにしないようにするために、周知のプロセス、
周知の回路は説明しなかった。

【０００８】まず図１を参照する。本発明の好適な実施
例で用いられる記憶装置すなわちメモリ・セルが、図１
のｐ形基板のようなシリコン基板の上に形成される。
（図１の装置は、構造を最もよく表わすため、部分的に
製造された状態で示されている。）この装置は、基板内
に配置されている一対の離隔されているドープされた領
域、とくにドレイン領域１２とソース領域１３を含む。
ポリシリコン浮動ゲート１０がそれらの領域の上側で、
それらの領域の間の部分に、二酸シリコン層またはその
他の絶縁層１４によりそれらの領域から絶縁されて配置
される。処理が終わった時には浮動ゲート１０は絶縁層
により完全に囲まれるから、電気的に浮いている。浮動
ゲート１０の上に第２のゲート（制御ゲート１１）が設
けられる。この実施例においては、このゲートは第２の
ポリシリコン層から製造される。この制御ゲートは、図
３のメモリの語線を形成する連続ポリシリコン条であ
る。

【０００９】本発明のメモリの好適な実施例は、非対称
的にドープされたソース領域とドレイン領域を含む。ソ
ース領域とドレイン領域にはひ素がドープされ、ソース
領域にはリンもドープされる。したがって、ソース領域
のドーピング濃度は高く、更に、ソース領域は上側の浮
動ゲートに重なり合う。

【００１０】図１に示すセルは周知のＮＭＯＳ技術また
はＣＭＯＳ技術を用いて製造できる。図１に示されてい
るｎチャネル装置はｐ形基板内に直接製造でき、または
ｎ形基板が用いられる時は、基板に形成されているｐ形
井戸内に形成できる。ｐ形井戸とｎ形井戸を用いるとい
うような、他の周知の変更が周知である。

【００１１】現在採用されているように、語線または制
御ゲート１１へ約＋１２ボルトの電位を供給し、ドレイ
ン領域へ約＋７ボルトの電位を供給し、ソース領域を接
地することにより、メモリはプログラムされる（すなわ
ち、浮動ゲートを負に充電する）。それらの条件では、
チャネルのホットエレクトロン注入が酸化物層１４を通
じて行われる。この実施例では、酸化物層１４の厚さは
約１１５オングストロームである。セルを消去するため
に、ドレイン領域は浮動させられ、語線すなわち制御ゲ
ート１１は接地され、ソース領域へ約＋１２ボルトの電
位が加えられる。それらの条件の下においては、電荷が
浮動ゲートからトンネル効果により移動させられる。セ
ルの読出し中は、電荷を浮動ゲートへ移動させる電位よ
りも低い正の電位（たとえば５ボルト）が制御ゲートへ
加えられ、ある電位（たとえば１ボルト）がドレイン領
域へ加えられる。浮動ゲートが負に充電されているか、
否かを判定するために、メモリを流れる電流が検出され
る。他の浮動ゲート装置のように、浮動ゲートにおける
負電荷はメモリのしきい値電圧を変化させて、メモリの
導電度を低くする。したがって、センス増幅器により、
浮動ゲートにおける電荷の存在の有無を判定できる。こ
れは、セルが２進の１または０でプログラムされている
かどうかを定める。

【００１２】次に図３を参照すると、本発明のメモリ・
セルの好適な実施例は、通常のように語線とビット線の
交点に形成される。メモリ・セルのドレイン端子はビッ
ト線へ結合される。アレイ全体を横切って延長するポリ
シリコンの連続条から制御ゲートが形成される。全体と
して平行なビット線が全体として平行な語線に垂直であ
る。たとえば、セル２７のドレイン領域がビット線３８
へ結合され、ソース領域３９がソース・スイッチ５１へ
結合される。語線２９が語線に沿って複数の他のセルま
で延長する。

【００１３】本発明に従って、セルは論理ブロックへ編
成される。各ブロックは複数のビット線を有する。たと
えば、好適な実施例においては、図３の各ブロック４
０，４１，４２はそれぞれ８９６本（主ブロック）、６
４本（ルート・ブロック）、６４本（パラメータ・ブロ
ック）のビット線を含む。パラメータ・ブロック４２
は、おのおの３２本のビット線を有する２つの論理ブロ
ックへ更に分割できる。各ブロック内の全てのセルのソ
ース領域は共通ノードへ接続されて、そのノードをソー
ス・スイッチにより３つの電位のうちの１つへ切換えら
れるようにする。各ブロックにはソース・スイッチが組
合わされる。たとえば、ブロック４０はソース・スイッ
チ５０へ結合され、ブロック４１はソース・スイッチ５
１へ結合され、ブロック４２はソース・スイッチ５２へ
結合される。

【００１４】Ｘデコーダ４３は、それへ加えられる各ア
ドレスごとに、ここで説明している実施例においては、
メモリの１０２４本の可能な語線から１本の語線を選択
する。各ＹアドレスのためのＹアドレス・デコーダ４
４，４５，４６が１つのブロックから１バイト（８本の
ビット線）を選択し、選択されるブロックから８本のビ
ット線をセンス増幅器および出力バッファ５４へ結合す
る。（与えられた任意のＹアドレスに対して、ただ１つ
の論理ブロックが選択されるブロックである。）ソース
・スイッチはソースＹデコーダ６０により制御される。
そのＹデコーダ６０は、ここで説明している実施例にお
いては、Ｙデコーダ４４，４５，４６の部分であり、後
で説明するように、選択されるブロック、および選択さ
れていないブロック中のセルのソース領域を読出し、プ
ログラミングおよび消去のために、３つの電位のうちの
１つへ接続させる。

【００１５】次に、選択されるブロックおよび選択され
ないブロックに対する消去中に用いられる電圧が示され
ている図２Ａを参照する。（プログラミングまたは消去
のためにあるブロック内のセルが選択される時に、その
ブロックが選択される。消去のために全体のブロックが
１度に１つ選択される。）ブロック２０は選択されるブ
ロックを表し、そのブロック内にセル２５のようなメモ
リ・セルを複数個含む。ブロック２１は選択されなかっ
たブロックを表し、そのブロック内に配置された複数の
セルを再び示す。ブロック２０内の全てのセルの全ての
ソース領域は共通回路点すなわち共通線２２へ結合され
る。同様に、ブロック２１内の全てのソース領域が共通
の線すなわち共通の回路点２３へ結合される。

【００１６】消去中に、ブロック２０が選択されたとす
ると、セルのソース領域が、図３に示されているソース
・スイッチを介して、プログラミング電位（Ｖ_PP）へ接
続される。ここで説明している実施例においては、その
プログラミング電位は＋１２ボルトである。選択されな
いブロックのソースがソース・スイッチを介して接地さ
れ、したがって線２３が接地されていることが示されて
いる。消去のために、全ての制御ゲートは接地される。
全てのドレイン領域は浮動状態にされるから、たとえば
ブロック２０の線２８と、選択されたブロック中の他の
ビット線、および選択されないブロックの他のビット線
が浮動状態にされる。それらの条件では、選択されるブ
ロック内のセルの浮動ゲートにおける負電荷はソース領
域を介して消去され、それにより浮動ゲートを消去する
（それらの浮動ゲートを電気的に中性にする）。それら
の条件の下で、１つのブロック内の全てのセルが消去さ
れ、選択されないブロック内のメモリ・セルは不変のま
まである。

【００１７】図２Ｂはセルのプログラミング中に加えら
れる電位を示す。この図にも２つのブロック、すなわ
ち、選択されるブロック３０と選択されないブロック３
１が示されている。各ブロックは複数のセルを含み、ブ
ロック３０内のセルの全てのソース領域は線３５へ結合
される。プログラミング中は、選択されるブロック内の
全てのソース領域はソース・スイッチを介して接地さ
れ、選択されないブロック内の全てのソース領域が電位
Ｖ_SI（ソース禁止電位）へ接続される。ここで説明して
いる実施例においては、電位Ｖ_SIは約＋２ボルトであ
る。

【００１８】プログラミングのためにＸデコーダが線３
２を選択し、ブロック３０内のその語線に沿うセルをプ
ログラムするものと仮定する。たとえば、セル３６をプ
ログラムするものとすると（すなわち、浮動ゲートを負
に充電する）、メモリ・セル３６のドレイン領域が電位
Ｖ_P （たとえば＋７ボルト）へ接続され、選択された語
線３２は＋１２ボルトに保たれる。それらの条件の下で
は、電荷は基板から浮動ゲートへ移される。語線３３と
別の語線が零電位に保たれるから、ビット線３７に沿う
他の線はプログラムされない。ブロック３０内の選択さ
れないビット線と、選択されないブロック内の選択され
ないビット線は零電位に保たれるから、選択された語線
と選択されない語線に沿う他のメモリ・セルではプログ
ラミングは行われない。

【００１９】プログラミング・オペレーションは典型的
には遅いオペレーションであり、選択された語線へ加え
られる＋１２ボルトが、選択されないブロック内のセル
のドレイン領域が接地されているとしても、それらのブ
ロック内のその語線に沿うセルにおいて遅くプログラミ
ングできることが可能である。これは、それらのセルの
ソース領域における電位を、たとえば＋５ボルト（メモ
リにより用いられる公称電位）へ上昇させることにより
阻止できる。これが米国特許第４，６９８，７８７号明
細書に記載されている。しかし、これを行うことによ
り、選択されない語線に沿うセル内で遅い消去が起こる
ことが見出されている。その理由は、それらのセルの制
御ゲートが零電位にあり、ドレイン領域が零電位にあ
り、ソース領域が＋５ボルトにあるからである。それよ
りも、ソース領域をたとえば＋５ボルトより低い電位に
保つことがより効果的であることが見出されている。こ
の電位が図２Ｂに電位Ｖ_SIとして示されている。ここで
説明している実施例においては、その電位は約＋２ボル
トである。この電位は選択されない語線に沿う消去を阻
止するためには十分に低いが、それでも、選択された語
線に沿うプログラミングを阻止するためには十分に高
い。

【００２０】図３にはブロックが３つだけ示されてい
る。実際には、より多くのブロックを使用できる。各ブ
ロックは複数のビット線を含む。ブロックの特定の数、
ブロック当たりのビット線の特定の数、および語線の特
定の数は本発明にとっては重要ではない。しかし、後で
説明するように、ブロック当たりのセルの数は与えられ
たブロックについての電位Ｖ_SIの立上り時間に影響を及
ぼすことがあるから、ここで説明している実施例におい
ては、全てのブロックにわたってより一定な上昇時間を
得るためにスイッチング回路を構成できる。

【００２１】Ｙデコーダ４４，４５，４６は、センス増
幅器へ結合するために１つのブロックから８本の（また
は他の任意の数）のビット線を選択する通常のデコーダ
とすることができる。どのブロックが選択されたか、お
よびどのブロックが選択されないかを示すための信号を
供給するために、ＹアドレスのサブセットがソースＹデ
コーダ６０により求められる。したがって、ソース・ス
イッチ５０，５１，５２のための信号を中間の複号段か
ら得ることができ、ブロックからのバイトを選択するた
めに用いられるＹデコーダ、または別のソースデコーダ
６０を使用できる。図示のように、各ソース・スイッチ
５０，５１，５２がそれぞれのブロックを接地し、擾乱
禁止電位へまたはプログラミング電位Ｖ_PPへ接続する。
それらのスイッチについては後で詳しく説明する。

【００２２】図３の全メモリを新しいプログラムでプロ
グラムするものと仮定する。これを行うことができる前
に、全てのブロックが消去される。図２ａを参照して説
明したように、各ブロックのソース・スイッチがそれの
それぞれのブロックをＶ_PP電位へ接続する（電流の流れ
を最小にするために順次）。選択されないブロックのた
めのソース・スイッチが選択されないブロックを零に維
持する。この消去動作中にＹデコーダはドレインを浮動
させることを許す。Ｘデコーダは語線をアース電位へ接
続する。このようにして、全てのセルおよび全てのブロ
ックが消去される。（最初のプログラミングの後で、再
プログラミングのために１つまたは複数のブロックが選
択されることが予測される。この場合には、再プログラ
ミングを求めるブロックだけが消去される。）

【００２３】消去がひとたび行われると、セルをプログ
ラムできる。たとえば、ブロック４１内の全てのセルを
１度に１バイトずつプログラムできる。それらの状況の
下でプログラミングするために、ソース・スイッチ５
０，５２はブロック４０，４２のためのソース領域をソ
ース禁止電位Ｖ_SIへ接続する。ソース・スイッチ５１は
ブロック４１内のセルのソース領域を接地する。Ｘデコ
ーダ４３は、語線を＋１２ボルトへ結合することにより
プログラミングするために、１度に１本の語線を順次選
択する。それから、プログラムすべきそれらのセルのド
レイン領域が電位Ｖ_P へ結合する。選択されるブロック
内と選択されないブロック内の他の全てのドレイン端子
はアース電位に維持される。これはＹデコーダにより行
われる。入力データは、どのドレイン領域がプログラミ
ングのためにＶ_P へ結合されるかを決定する。

【００２４】データの読出し中に、語線はＸデコーダに
より選択され、ここで説明している実施例では、１つの
ブロックから１つのバイトが選択される。読出しのため
に、選択されるブロックのためのソース・スイッチおよ
び選択されないブロックのためのソース・スイッチの全
てがソース領域を接地する。選択されるブロック内の選
択されるセルのドレイン領域（ビット線）が約＋１ボル
トの電位へ結合される。選択された語線は約５ボルトの
読出し電位Ｖ_CCに維持される。あるセルがプログラムさ
れるか否かは、通常のセンス増幅器を用いてセルの導電
度により決定できる。

【００２５】図４の回路がＶ_PP電位へ結合され、内部マ
ージン電圧を発生するために用いられる。図４には基板
内に形成される抵抗７０が示されている。ここで説明し
ている実施例においては、この抵抗は、ｎ形基板内に製
造されたｎ形井戸領域へのｐ形不純物の拡散で製造され
る。その抵抗はＶ_PP電位とアースの間に接続される。

【００２６】Ｖ_PP電位とアースの間に特性が一致した一
対のｐ形電界効果トランジスタ７２と７４が直列結合さ
れる。それらのトランジスタのチャネル幅とチャネル長
さがそれぞれ同じであり、同じ処理を受けるように基板
上に互いに近接して製造されるから、それらのトランジ
スタの特性が一致するのである。それら２つのトランジ
スタの間のプロセスの違いは非常に僅かであるから、そ
れらのトランジスタは同じしきい値電圧を有する（後述
する人体効果を除く）。ここで説明している実施例にお
いては、トランジスタ７２と７４は下記の理由から種々
のｎ形井戸の内部で製造される。内部マージン（調整さ
れた）電位Ｖ_PIがトランジスタ７２と７４の間の回路点
へ結合されている線７３に発生される。トランジスタ７
２，７４のゲートは抵抗７０へ結合され、かつ図示のよ
うに、トランジスタ７２のゲートとＶ_PP電位の間に抵抗
Ｒ１が存在し、トランジスタ７２のゲートとトランジス
タ７４のゲートの間に抵抗Ｒ２が存在し、トランジスタ
７４とアースの間に抵抗Ｒ３が存在する（本発明のここ
で説明した実施例において行われるように、抵抗Ｒ３を
なくすことができる。この場合にはトランジスタ７４の
ゲートにおける電位は接地される）。

【００２７】線７３に関連する容量が充電され、同じ電
流がトランジスタ７２と７４を流れると仮定する。トラ
ンジスタが飽和状態にあり、それのしきい値電圧が等し
いとすると、それらのトランジスタのゲート・ソース間
電圧が互いに打ち消し合う。電位Ｖ_PI は抵抗Ｒ１とＲ
３の端子間電圧に等しい。すなわち、Ｖ_PI ＝ Ｖ_PP
（Ｒ１＋Ｒ３／Ｒ１＋Ｒ２＋Ｒ３）である。抵抗Ｒ１、
Ｒ２、Ｒ３の抵抗値は正確に決定できる（先に述べたよ
うに、抵抗Ｒ３は全く無くすことができる）。外部で発
生される電圧Ｖ_PPは慎重に調整できる。トランジスタ７
２，７４のしきい値は打ち消されるから、内部で発生さ
れる電位Ｖ_PIはチップ間で一定に保たれる。すなわち、
特性の一致したトランジスタはプロセスの変化と温度変
化を補償する。

【００２８】トランジスタ７２と７４の特性が一致して
いるとしても、基板内に直接に、または共通の井戸の中
に、製造されるならば、トランジスタ７２と７４のしき
い値電圧は等しくない。その理由は、トランジスタ７２
のソース電位がトランジスタ７４のソース電位より高い
からである。それらの種々の電位に関連するボデー効果
によりトランジスタのしきい値電圧が異なるようにされ
る。この問題を解決するために、各トランジスタは別々
のｎ形井戸の中に製造され、ボデー効果を打ち消すよう
に井戸が接続される。井戸はそれぞれのトランジスタの
ソース端子へ接続される。とくに、トランジスタ７２に
関連するｎ形井戸は、線７６により示されているように
Ｖ_PP電位へ接続され、トランジスタ４１に関連するｎ形
井戸は、線７８により示されているように線７３へ接続
される。

【００２９】次に、図４に示されている回路に付加回路
が組み合わされている回路が示されている図５を参照す
る。特性の一致しているｐ形トランジスタ７２と７４の
間にｎ形電界効果トランジスタ７５が直列に設けられ
る。トランジスタ７５のドレインとゲートがトランジス
タ７２のドレインへ接続されて、回路点７３を構成す
る。

【００３０】トランジスタ７５と同一特性を有する別の
ｎ形電界効果トランジスタ７６のゲートも回路点７３へ
接続される。同様に、別のｐ形電界効果トランジスタ７
７のゲートがトランジスタ７４のゲートへ結合される。
トランジスタ７７の特性はトランジスタ７４の特性に一
致する。トランジスタ７６と７７はＶ_CC電位とアースの
間に直列接続される。特性が一致しているトランジスタ
７５と７６のゲートが回路点７３で同じ電位へ結合さ
れ、それらのトランジスタを流れる電流は等しいから、
それらのトランジスタのゲート・ソース間電圧降下は等
しい。更に、トランジスタ７４と７７のソース・ゲート
間電圧降下が等しいとすると、それらのトランジスタの
ゲートが一緒に結合されているために、それらのトラン
ジスタのドレイン・ソース間電圧降下も等しいから、そ
れらのトランジスタを流れる電流は等しい。このように
して、トランジスタ７６と７７はトランジスタ７５，７
４と鏡像関係にある。

【００３１】トランジスタ７６と７７の間の回路点へ結
合されている信号線８０は約＋２ボルトのＶ_SI電圧信号
を出力する。更に、Ｖ_SI出力電圧は、Ｖ_PP電源ではなく
て、Ｖ_CC電源により充電されることに注目されたい。こ
のことは、与えられた電流レベルに対して、より低い電
位でドライブすると全消費電力が少なくなるから、重要
である。いいかえると、＋５ボルトＶ_CC電源を用いて電
流が３０ｍＡであると、消費電力は１５０ｍＷであり、
＋１２ボルトのＶ_PP電源を用いると消費電力は３６０ｍ
Ｗである。これは同じ電流でドライブするために１５０
％多い電力を消費することを示す。

【００３２】また、回路点７３はＶ_PP電源によりドライ
ブされるから、出力電圧はより高い＋１２ボルトのＶ_PP
電源により依然として調整される。これは、重要であ
る。なぜならこの回路の目的の１つがＶ_SIを絶対＋２ボ
ルトにセットすることでは必ずしもなく、Ｖ_PP 電位と
Ｖ_SI 電位の間の相対的な電位差を維持することである
からである。また選択されない語線に沿う消去を阻止す
るためには十分に低い必要があり、それでも選択された
語線に沿うプログラミングを阻止するためには十分に高
い必要があるのは、その電圧差であるからである。行っ
た試験によれば、Ｖ_PPが約＋１１ボルトの時の約１．９
ボルトの低い値から、Ｖ_PPが約＋１３ボルトの時の約＋
２．２ボルトの高い値までＶ_SIが変化することが示さ
れ、したがってＶ_SI がＶ_PP の変化を追従することが示
されている。また重要なことに、試験により、Ｖ_CCが
変化してもＶ_SI の変化は無視できるほどであることが
示され（たとえば、Ｖ_CCが０．６ボルト変化してもＶ_SI
は０．０５ボルトより大きく変化することがないことが
試験により示されている）、したがって、Ｖ_SIがＶ_CCに
よりドライブされるとしても、Ｖ_SIはＶ_CCの変動により
大きく影響されないことを示す。

【００３３】また、トランジスタ７６と７７の電圧降下
のために、Ｖ_SI信号は約＋２ボルトである。しかし、出
力信号線８０をドライブするトランジスタ７６と７７の
性能によりＶ_SI電流は制限される。Ｖ_SI電流ドライブを
強めることは、鏡像関係にあるトランジスタ対の付加セ
ットを、図５のトランジスタ７８，７９により示されて
いるように、並列に接続することにより行われる。ｎ形
電界効果トランジスタ７８のゲートはトランジスタ７６
のゲートへ接続され、特性がそれに合わせられる。ｐ形
電界効果トランジスタ７９のゲートはトランジスタ７７
のゲートへ結合され、特性が合わせられる。トランジス
タ７６および７７と同様に、トランジスタ７８と７９は
Ｖ_CC電位とアースの間に直列に接続され、トランジスタ
７８と７９の間の回路点が出力信号線８０へ結合され
る。このようにして、信号線８０の電流ドライブは鏡像
関係にあるトランジスタ対７６と７７、７８と７９等の
多くのセットにより強められる。鏡像関係にあるトラン
ジスタ対の数は、ドライブする容量性負荷の大きさと、
トランジスタを形成する利用可能なチップの大きさに依
存する。ここで説明している実施例においては、図５に
示されているように、１４対の鏡像関係トランジスタ対
が並列に結合される。

【００３４】更に、回路点７３から、与えられた回路チ
ップ上の適切な点で種々の鏡像関係トランジスタ対へ信
号線を直接導くのではなくて、信号線８０をそれらの同
じ点へ信号線８０をそれらの同じ点へ導くことが有利で
ある。その理由は、鏡像関係にある多数のトランジスタ
対により信号線８０により大きな電力が発生され、した
がって典型的な回路チップに存在する種々のノイズ成分
を一層容易になくすことができるからである。

【００３５】次に、フラッシュ・メモリ・アレイ内のセ
ルの与えられたブロックへＶ_SI電圧が加えられるか、否
かを決定するＹデコーダ論理６０が示されている図６を
参照する。したがって、ここで説明している実施例にお
いては、図６に示されている論理はアレイ中の別々の各
論理のために二重に設けられる。Ｖ_SI信号の使用を決定
する時に起こる一連の事象について考えると、プログラ
ミングするためにブロックが選択されない（図２Ｂを参
照して述べた「選択されないブロック」）と、ブロック
選択信号は論理０である。更に、Ｖ_SI信号が可能状態に
されると（これはブロックがプログラムされない時はい
つもである。電力を節約するために、Ｖ_SI発生回路も、
プログラミングが行われない時にＶ_SI可能化信号により
ターンオフされる）、Ｖ_SI可能化信号は論理１である。
その論理１はインバータ８５により反転される。したが
って、ＢＬＯＣＫ ＳＥＬＥＣＴが選択されず、Ｖ_SI信
号が可能状態にされると、ノアゲート８４の出力は論理
１であり、この出力はトランジスタ８６をターンオンす
る。

【００３６】トランジスタ８６がターンオンされると、
そのブロック内の全てのトランジスタのソースへＶ_SI電
圧信号が供給される。このようにして、プログラムされ
ていないブロック内の全てのトランジスタのソースへは
約＋２ボルトのＶ_SI電位が結合される。したがって、そ
れにより遅い消去条件と遅いプログラミング条件が避け
られる。更に、Ｖ_SI電圧信号により支持されている種々
のブロックが種々の数のセルを含むから、それらのブロ
ックの容量の効果は異なる。いいかえると、より多くの
セルを含むブロックは、より少ないセルを含むブロック
よりも、Ｖ_SI電圧が＋２ボルトのレベルまで上昇するの
により長い時間がかかる。Ｖ_SI電圧の上昇時間のこの違
いをなくすために、ここで説明している実施例において
は、種々のブロック・サイズを補償するようにトランジ
スタ８６の定格が定められる。主アレイ・ブロックはブ
ート・ブロックまたはパラメータ・ブロックより大きい
から、主アレイ・ブロックのためのスイッチング論理の
トランジスタ８６は、ブート・ブロックまたはパラメー
タ・ブロックのためのスイッチング論理のトランジスタ
よりはるかに大きい。同様に、ブート・ブロックはパラ
メータ・ブロックのいずれよりも大きいから、ブート・
ブロックのためのスイッチング論理のトランジスタ８６
はパラメータ・ブロックのためのそれより大きい。

【００３７】本発明の好適な実施例においては、トラン
ジスタ８６の長さはほぼ一定で、約２μｍであるが、幅
は２５μｍ（２つの３２ビット線パラメータ・ブロック
のおのおのの場合）、５０μｍ（６４ビット線ブート・
ブロックの場合）、６０μｍ（８９６ビット線主ブロッ
クの場合）の間で変化する。

【図面の簡単な説明】

【図１】本発明の好適な実施例で用いられる従来の不揮
発性浮動ゲート・メモリすなわちセルの横断面図であ
る。

【図２】選択されるブロックのソース領域および選択さ
れないブロックのソース領域へ消去中に加えられる電位
を示す。

【図３】従来のメモリの配置のブロック図である。

【図４】本発明に用いられる従来の電圧マージン回路の
回路図である。

【図５】本発明の電圧発生回路の回路図である。

【図６】本発明のスイッチング論理を示す論理図であ
る。

【符号の説明】

２０，３０ 選択されるブロック ２１，３１ 選択されないブロック ２５，２６，３６ セル ４３ Ｘデコーダ ４４，４５，４６ Ｙデコーダ ５０，５１，５２ ソース・スイッチ ６０ ソースＹデコーダ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ブロックに配置されて浮動ゲートをおの
   おのが有する複数のメモリ・セルを採用し、シリコン基
   板上に製造された、電気的に消去可能かつ電気的にプロ
   グラム可能な読出し専用メモリのブロック内の現在プロ
   グラムされていないメモリ・セルの状態を維持するため
   の改良であって、 プログラミング電位よりも低い第１のバイアス電位、お
   よびこの第１の電位より低い第２の電位と、 前記プログラミング電位とアースの間に直列に結合され
   る第１のトランジスタ、第２のトランジスタ、および第
   １のトランジスタと相互に一致する第３のトランジスタ
   の３つのトランジスタと、 読出し電位とアースの間に直列に結合される第４のトラ
   ンジスタ、およびこの第４のトランジスタに一致する第
   ５のトランジスタと、 あるブロック内の前記セルが現在プログラムされている
   ならば、別のブロック内の現在プログラムされていない
   前記セルのソースを第２の電位へ切り換えるスイッチ手
   段と、を備え、前記第１のトランジスタのゲートは前記
   第１のバイアス電位へ接続され、前記第３のトランジス
   タのゲートは前記第２のバイアス電位へ接続され、前記
   第２のトランジスタのゲートは、前記第１のトランジス
   タと前記第２のトランジスタの間に配置されている第１
   の回路点へ接続され、前記第１のトランジスタと前記第
   ２のトランジスタは、前記第１のトランジスタと前記第
   ２のトランジスタの間に配置されている前記第１の回路
   点へ第１の電位を供給し、 前記第４のトランジスタのゲートは前記第１の回路点へ
   接続され、前記第５のトランジスタのゲートは前記第３
   のトランジスタのゲートへ接続されて、前記第４のトラ
   ンジスタのゲートがほぼ前記第１の電位になり、前記第
   ５のトランジスタのゲートがほぼ前記第２のバイアス電
   位になるようにし、前記第４のトランジスタと前記第５
   のトランジスタは、前記第４のトランジスタと前記第５
   のトランジスタの間に配置されている第２の回路点へ前
   記第２の電位を供給することを特徴とする電気的に消去
   可能かつ電気的にプログラム可能な読出し専用メモリ。
2. 【請求項２】 浮動ゲートをおのおの有し、ブロック内
   に配置された複数のメモリ・セルを有し、シリコン基板
   上に製造された電気的に消去可能かつ電気的にプログラ
   ム可能な読出し専用メモリのブロック内の現在プログラ
   ムされていない前記メモリ・セルの状態を維持するため
   の改良であって、 （ｉ）（ａ）アース電位へ接続されている第３の電界効
   果トランジスタへ直列に接続されている第２の電界効果
   トランジスタへ直列に接続されるとともに、プログラミ
   ング電位へ接続され、前記第３の電界効果トランジスタ
   と一致させられた第１の電界効果トランジスタと、
   （ｂ）前記第１の電位およびバイアス電位を発生するた
   めに前記プログラミング電位へ接続され、かつ前記第１
   のトランジスタのゲートが、前記セルをプログラムする
   ために用いられる電位より低い第１の電位にあり、かつ
   前記第３のトランジスタのゲートが前記バイアス電位に
   あるように、前記第１のトランジスタのゲートと前記第
   ３のトランジスタのゲートとが接続され、抵抗手段と、
   を備え、前記基板上に組込まれて、前記第１の電位を供
   給する第１の回路手段と、 （ii）（ａ）読出し電位へ結合された第４の電界効果ト
   ランジスタ、およびアース電位へ結合され、前記第４の
   トランジスタに一致させられて、前記第４のトランジス
   タへ直列に結合された第５の電界効果トランジスタ、を
   備え、前記基板上に組込まれて、前記第１の電位より低
   い第２の電位を供給する第２の回路手段と、 （iii） あるブロック内の前記セルが現在プログラムさ
   れているならば、別のセル内の現在プログラムされてい
   ない前記セルのソースを前記第２の電位へ切り換えるス
   イッチ手段と、を備え、前記第１のトランジスタと前記
   第２のトランジスタの間に配置されている第１の回路点
   に前記第１の電位が供給され、前記第２のトランジスタ
   のゲートがほぼ前記第１の電位にあるように、前記第２
   のトランジスタのゲートが前記第１の回路点へ結合さ
   れ、 前記第４のトランジスタのゲートがほぼ前記第１の電位
   にあり、かつ前記第５のトランジスタのゲートが前記バ
   イアス電位にあるように、前記第４のトランジスタのゲ
   ートは前記第１の回路点へ結合され、前記第５のトラン
   ジスタのゲートは第３のトランジスタのゲートへ結合さ
   れる電気的に消去可能かつ電気的にプログラム可能な読
   出し専用メモリ。
3. 【請求項３】 i） 第１の電位へ接続される１つの端
   子、および第１の回路点へ接続される第２の端子を有す
   る第１の抵抗と、 ii）前記第１の回路点へ接続される１つの端子、および
   第２の電位へ接続される第２の端子を有する第２の抵抗
   と、 iii） 前記第１の電位へ接続されるソース、前記第１の
   回路点へ接続されるゲート、および第２の回路点へ接続
   されるドレインを有する第１のｐ形トランジスタと、 iv）前記第２の回路点へ接続されるソース、前記第２の
   回路点へ接続されるゲート、および第３の回路点へ接続
   されるドレインを有する第１のｎ形トランジスタと、 v） 前記第３の回路点へ接続されるソース、前記第２の
   電位へ接続されるゲート、および前記第２の電位へ接続
   されるドレインを有し、前記第１のｐ形トランジスタに
   一致させられた第２のｐ形トランジスタと、 vi）第３の電位へ接続されるソース、前記第２の回路点
   へ接続されるゲート、および前記第２の電位へ接続され
   るドレインを有する第２のｎ形トランジスタと、 vii） 前記第４の回路点へ接続されるソース、前記第２
   の電位へ接続されるゲート、および前記第２の電位へ接
   続されるドレインを有し、前記第２のｎ形トランジスタ
   に一致させられた第３のｎ形トランジスタと、を備え、
   前記第４の回路点は電圧発生器の出力回路点である電圧
   発生器。