JPH1093058A

JPH1093058A - フラッシュメモリ装置

Info

Publication number: JPH1093058A
Application number: JP23413797A
Authority: JP
Inventors: Teika Sai; 定▲火▼ 崔; Otetsu Shin; 旺▲撤▼ 申
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1996-08-30
Filing date: 1997-08-29
Publication date: 1998-04-10
Anticipated expiration: 2017-08-29
Also published as: JP4058134B2; KR19980017439A; KR100190089B1; US6028788A

Abstract

(57)【要約】【課題】ストリングブロックが２次元的に配列されて
メモリセルアレ−が構成されるフラッシュメモリ装置を
提供する。【解決手段】フラッシュメモリ装置の各ストリングブ
ロック４０は、複数個のストリングブロックと、少なく
とも一本のビットライン選択ラインと、第１ラインＬ１
と、第２ラインＬ２とを具備する。各ストリングは、少
なくとも一つのビットライン選択トランジスタ、複数個
の単位メモリセル及び複数個のソ−スライン選択トラン
ジスタＭ２、Ｍ３、Ｍ５、Ｍ６が順に直列連結されてな
る。各ビットライン選択ラインは、ビットライン選択ト
ランジスタＭ１、Ｍ４の各ゲ−トに各々連結される。こ
れによって、ストリング当たり必要なコンタクトと選択
トランジスタが占めるセル当たり共有面積を減らすこと
ができ、よってセル面積が縮まり、且つ集積度が向上す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特にフラッシュメモリ装置に関する。

【０００２】

【従来の技術】最近、電気的にデータを消去及び改書し
得る不揮発性メモリ装置はさらに高集積化及び大容量化
しつつある。一般に、不揮発性メモリ装置をなすセルト
ランジスタはフローティングゲートとコントロールゲー
トとからなり、連結形態によってＮＯＲ型とＮＡＮＤ型
に大別される。

【０００３】前記ＮＯＲ型不揮発性メモリ装置は、一つ
のビットラインコンタクトとソースラインを二つのメモ
リセルが向き合いながら共有することによって一本のビ
ットラインに多数個のメモリセルが並列に連結されてな
る。前記ＮＯＲ型不揮発性メモリ装置ではデータを貯蔵
させる場合にチャンネルホットエレクトロン方式が用い
られ、データを消去する場合にはＦ−Ｎトンネリング方
式が用いられる。前述したような動作のためにＮＯＲ型
不揮発性メモリ装置では大きいセル電流が用いられるた
め高集積化に不利であるが、高速化には容易に対応し得
る。

【０００４】一方、前記ＮＡＮＤ型不揮発性メモリ装置
は、一つのビットラインコンタクトとソースラインを２
本のセルストリングが共有し、一本のセルストリングは
複数個のセルトランジスタがビットラインと直列に連結
されるように構成される。前記ＮＡＮＤ型不揮発性メモ
リ装置では、コントロールゲート又は基板に印加される
電圧によって基板とフローティングゲートとの間にＦ−
Ｎトンネリングが発生され、よってデータの貯蔵と消去
が行われる。前記の動作では少ないセル電流が用いられ
るため高速化には不利であるが、高集積化には有利であ
る。

【０００５】つまり、ＮＡＮＤ型不揮発性メモリセルは
ＮＯＲ型に比べ集積度が高いので、メモリ装置の大容量
化のためにはＮＡＮＤ型メモリが好ましい。図１は従来
の技術によるシングルビットラインＮＡＮＤ型フラッシ
ュメモリ装置の単位ストリングの垂直構造である。図１
を参照すれば、従来の技術によるシングルビットライン
ＮＡＮＤ型フラッシュメモリ装置の形成過程は次の通り
である。

【０００６】ｐ型基板１にｎ−ウェル３（又はｎ型基板
にｐ−ウェル）を形成した後、前記ｎ−ウェル３内にｐ
−ウェル５（以下、ポケットｐ−ウェルと示す）を形成
する。次に、前記ポケットｐ−ウェル５が形成されたバ
ルク上にアクティブ領域及びフィールド絶縁領域（図示
せず）を一般のＬＯＣＯＳ技術などで形成し、セルのデ
ータ貯蔵及び消去のために電子を入出入させるためのト
ンネルオキサイド（図示せず）を８０Å乃至１００Å程
度アクティブ領域に形成する。その後、前記セル毎に分
離されたフローティングゲート用のポリシリコン７を形
成し、またインターポリ絶縁膜としてＯＮＯ（Oxide-Ni
tride-Oxide)膜９を１５０Å乃至２００Å程度形成す
る。次に、前記セルのコントロールゲートとして用いら
れるワードライン及び選択ライン用としてポリサイド１
１の積層構造を形成し、ソース／ドレイン１３をイオン
注入した後、最後にビットライン用のメタル配線１５を
形成する。

【０００７】前記ＮＡＮＤ型フラッシュメモリ装置にお
いて、単位セルの動作はトンネルオキサイドを通じてＦ
−Ｎトンネリングによる電子の移動を用いる。コントロ
ールゲートとバルクシリコン（セルアレーの形成された
ポケットｐ−ウェル）との間に動作電圧が印加される
と、コントロールゲートとフローティングゲート間のイ
ンターポリ絶縁膜からなるキャパシタＣｉと、バルクシ
リコン及びフローティングゲート間のトンネルオキサイ
ドキャパシタＣｔとの比によってフローティングゲート
に一定電圧が誘導される。即ち、プログラム時にはＶｆ
＝（Ｃｉ×Ｖｐｇｍ）／（Ｃｉ＋Ｃｔ）、消去時にはＶ
ｆ＝（Ｃｔ×Ｖｅｒｓ）／（Ｃｔ＋Ｃｉ）の電圧が誘導
される。ここで、Ｖｆはフローティングゲートに誘導さ
れる電圧で、Ｖｐｇｍはコントロールゲートに印加され
るプログラム電圧で、Ｖｅｒｓはバルクシリコン(Bulk
silicon)に印加される消去電圧である。従って、フロー
ティングゲートとバルクシリコンとの間の電圧によっ
て、トンネルオキサイドを通じてＦ−Ｎトンネリングに
よる電子の移動が発生する。

【０００８】セルアレーがポケットｐ−ウェル５内に形
成される理由は、セルの消去動作時バルクに印加される
約２０Ｖの電圧を周辺回路のバルク動作領域から分離さ
せるためである。図２は図１に示した従来の技術による
シングルビットラインＮＡＮＤ型フラッシュメモリ装置
の回路図である。ここでは二本の各ビットラインＢＬ
１、ＢＬ２に連結された二本のストリング２０のみ示し
た。

【０００９】図２を参照すれば、各ビットラインＢ／Ｌ
１、Ｂ／Ｌ２と共通ソースラインＣＳＬを単位セル（Ｍ
Ｃ１乃至ＭＣ１６）と連結させるために、ゲートにビッ
トライン選択ラインＳＳＬの接続されるヒットライン選
択トランジスタＭ１とゲートにソースライン選択ライン
ＧＳＬが接続されるソースライン選択トランジスタＭ２
との間に、複数個の単位セル（ＭＣ１乃至ＭＣ１６）が
直列に連結されることによって単位ストリング２２０が
構成される。さらに、前記単位ストリング２０が各ビッ
トラインＢ／Ｌ１、Ｂ／Ｌ２に並列に連結されている。

【００１０】図３は前記従来の技術によるシングルビッ
トラインＮＡＮＤ型フラッシュメモリ装置の駆動方法を
示すタイミング図である。図３を参照して図２の従来の
技術によるシングルビットラインＮＡＮＤ型フラッシュ
メモリ装置の動作を説明する。セルのフローティングゲ
ートに電子を貯蔵するプログラム動作は、選択されたセ
ル、例えば図２のセルＡのワードラインＷ／Ｌ３にプロ
グラム電圧Ｖｐｇｍを、非選択ワードライン（Ｗ／Ｌ
ｎ、ｎ＝１乃至１６、ｎ≠３）及びビットライン選択ラ
インＳＳＬにＶｐａｓｓ電圧を、選択ビットラインＢ／
Ｌ１及びソースライン選択ラインＧＳＬに接地電圧０Ｖ
を、非選択ビットラインＢ／Ｌ２にＶｐｉ電圧を印加す
ることによって行われる。従って、電子は選択されたセ
ルＡのプログラム電圧Ｖｐｇｍによってバルクシリコン
からトンネルオキサイドを通じてフローティングゲート
に注入される。

【００１１】この際、選択ワードラインＷ／Ｌ３に接続
されたセルのうち、非選択ビットラインＢ／Ｌ２に接続
されたセルＢは次のような理由からプログラムされな
い。即ち、ビットライン選択ラインＳＳＬ及び非選択ワ
ードライン（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠３）にＶ
ｐａｓｓ電圧が印加されるので前記非選択ビットライン
Ｂ／Ｌ２に印加されたＶｐｉ電圧が前記セルＢのチャン
ネルに誘導され、よって選択ワードラインＷ／Ｌ３のＶ
ｐｇｍ電圧による電界の強さが減少して電子のトンネリ
ングが抑制されるからである。

【００１２】セルのフローティングゲートの電子を取り
除く消去動作は、選択ワードラインＷ／Ｌ３に接地電圧
０Ｖを印加し、バルクシリコンに消去電圧Ｖｅｒｓを印
加することによってなる。これによって、前記消去電圧
Ｖｅｒｓによる電界によってフローティングゲートの電
子が取り除かれ、ホールが注入される。さらに、セルか
らデータを読み出す読出し動作は、セルのフローティン
グゲートに電子が貯蔵されている場合はセルのスレショ
ルド電圧Ｖｔｈが＋１Ｖとなり、セルのフローティング
ゲートにホールが貯蔵されている場合にはセルのＶｔｈ
が−３Ｖとなることを用いる。即ち、読出し動作は、選
択ワードラインＷ／Ｌ３に接地電圧０Ｖを印加すること
によって選択セルを通じた電流パスの有無によってロジ
ック“０”又はロジック“１”のデータを読み出すこと
によって行われる。

【００１３】前述した従来のシングルビットラインＮＡ
ＮＤ型フラッシュメモリ装置の動作スキームを用いる場
合は、高集積フラッシュメモリ装置におけるプログラム
デスターブの防止のために、ビットラインに印加される
Ｖｐｉ電圧が供給電圧Ｖｃｃより高い高電圧でなければ
ならない。従って、高電圧のＶｐｉ電圧を生成するため
に通常、キャパシタを用いて供給電圧Ｖｃｃを電荷ポン
ピングする技術が用いられている。

【００１４】この際、必要なキャパシタの大きさはビッ
トラインキャパシタンスによって決定されるので、高集
積化によってビットラインキャパシタンスが増加する
と、電荷ポンピグのためのキャパシタの大きさも増加す
べきである。その結果、電荷ポンピング用キャパシタの
占めるチップの面積が増加し、かつビットラインをＶｐ
ｉで充電する時間が長くなることによってプログラム時
間が延びてしまう。

【００１５】従って、前記問題点を改善するためにセル
フプースティング技術が用いられている。図４Ａ及び図
４Ｂはセルフブースティング技術を用いる際、前記図２
に示した従来の技術によるシングルビットラインＮＡＮ
Ｄ型フラッシュメモリ装置の駆動方法を示すタイミング
図である。ここで、図４Ａはプログラム動作時の動作条
件であり、図４Ｂは読出し動作時の動作条件である。

【００１６】図４Ａを参照すれば、セルフブースティン
グ技術は、プログラム時非選択ビットラインＢ／Ｌ２及
びビットライン選択ラインＳＳＬに供給電圧Ｖｃｃを、
選択ワードラインＷ／Ｌ３にＶｐｇｍを、非選択ワード
ライン（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠３）にＶｐａ
ｓｓを、選択ビットラインＢ／Ｌ１、バルクシリコン及
びソースライン選択ラインＧＳＬに接地電圧０Ｖを印加
することによってなる。これによって、非選択ストリン
グのチャンネルにＶｐｉ電圧がセルフブースティングさ
れる。

【００１７】セルフブースティング技術を用いる場合、
ワードラインにのみ供給電圧Ｖｃｃ以上の高電圧が印加
されるので、ワードラインに印加される高電圧を生成す
るための電荷ポンピング用のキャパシタのみ求められ
る。従って、前記セルフブースティング技術によれば、
ワードラインのみなずらビットラインにも印加される高
電圧を生成するための電荷ポンピング用のキャパシタを
必要とする従来の技術に比べ、電荷ポンピング用のキャ
パシタが占めるチップ面積が減少し、且つビットライン
をＶｐｉで充電される時間が縮む長所がある。

【００１８】図５は図２に示した従来の技術によるシン
グルビットラインＮＡＮＤ型フラッシュメモリ装置のレ
イアウトである。ここで、図２の構成要素と同一の構成
要素には同一参照符号を付けた。図５を参照すれば、従
来の技術によるシングルビットラインＮＡＮＤ型フラッ
シュメモリ装置では高集積化によって一般のメタル配線
工程ではビットライン（ａ）を形成し難いため、コンタ
クト（ｂ）領域にポリパッド層を用いる変形された工程
が必要であり、よって工程ステップが増える問題があ
る。

【００１９】このような問題点を解決するために、二つ
の隣接したストリングが一本のビットラインを共有する
共有されたビットラインセル技術が提案された。図６は
従来の技術による共有されたビットラインセル技術とセ
ルフブースティング技術を用いたＮＡＮＤ型フラッシュ
メモリ装置の回路図である。ここでは二本の各ビットラ
インＢ／Ｌ１、Ｂ／Ｌ２に連結された二つのストリング
ブロック２０のみ示した。

【００２０】図６を参照すれば、ストリングブロック３
０の二本のストリング、即ち第１及び第２ストリング３
０ａ、３０ｂが一本のビットラインに共有されている。
前記第１ストリング３０ａは第１及び第２ビットライン
選択トランジスタＭ１、Ｍ２複数個の単位メモリセル
（ＭＣ１乃至ＭＣ１６）、第１ソースライン選択トラン
ジスタＭ５が順に直列連結されてなり、各ビットライン
Ｂ／Ｌ１、Ｂ／Ｌ２と共通ソースラインＣＳＬとの間に
接続されている。さらに、前記第２ストリング３０ｂは
第３及び第４ビットライン選択トランジスタＭ３、Ｍ
４、複数個の単位メモリセル（ＭＣ１７乃至ＭＣ３
２）、第２ソースライン選択トランジスタＭ６が順に直
列連結されてなり、各ビットラインＢ／Ｌ１、Ｂ／Ｌ２
と共通ソースラインＣＳＬとの間に接続されている。

【００２１】図７Ａ乃至図７Ｃは図６に示したビットラ
インセル技術とセルフブースティング技術を用いたＮＡ
ＮＤ型フラッシュメモリ装置の駆動方法を示しすタイミ
ング図である。ここで、図７Ａは消去動作時の駆動条件
で、図７Ｂはプログラム動作時の駆動条件で、図７Ｃは
読出し動作時の駆動条件である。次に、図７Ａ乃至図７
Ｃを参照して図６の共有されたビットラインセル技術と
セルフブースティング技術を用いたＮＡＮＤ型フラッシ
ュメモリ装置を説明する。

【００２２】消去動作時、選択されたセルｃを含むスト
リング内の全てのワードライン（Ｗ／Ｌ１乃至Ｗ／Ｌ１
６）に連結されたセルのフローティングゲートの電子が
消去される。図７Ａを参照すれば、消去動作はセルアレ
ーの形成されたバルクに約２０Ｖの消去電圧Ｖｅｒｓを
印加し、選択ストリングのワードライン（Ｗ／Ｌｎ、ｎ
は１乃至１６）に接地電圧０Ｖを印加し、ビットライン
選択ラインＳＳＬ１、ＳＳＬ２及びソースライン選択ラ
インＧＬＳに消去電圧Ｖｅｒｓを印加することによって
行う。この際、非選択ストリングのワードライン（図示
せず）、ビットラインＢ／Ｌ１、Ｂ／Ｌ２及び共通ソー
スラインＣＳＬはフローティングさせる。これによっ
て、バルクに印加された消去電圧Ｖｅｒｓと選択ストリ
ングのワードライン（Ｗ／Ｌｎ、ｎは１乃至１６）に印
加された接地電圧０Ｖとの電圧差によって、トンネルオ
キサイドを通じてフローティングゲートの電子が消去さ
れてセルのスレショルド電圧Ｖｔｈが−３Ｖ程度に低く
なる。

【００２３】プログラムの全過程は、プログラム時非選
択セルがプログラムされるディスターブ現象を防止する
ために非選択ビットラインを充電するプリチャージ(pre
charge) 動作と、プログラム動作と、選択セルのプログ
ラムされたか否かを確かめるために各セルを読み出すプ
ログラム検証動作とからなる。図７Ｂを参照すれば、プ
ログラム動作では、まず、ビットラインＢ／Ｌ１、Ｂ／
Ｌ２に供給電圧Ｖｃｃを、全てのワードライン（Ｗ／Ｌ
１乃至Ｗ／Ｌ１６）に供給電圧Ｖｃｃや供給電圧Ｖｃｃ
より高くプログラム電圧Ｖｐｇｍより低いＶｐａｓｓ電
圧を印加してビットラインＢ／Ｌ１、Ｂ／Ｌ２に加えら
れた電圧をセルのチャンネルに充電させる。その後、選
択ワードラインＷ／Ｌ２にプログラム電圧Ｖｐｇｍを、
ビットライン選択ラインＳＳＬ２に接地電圧０Ｖを、選
択ビットラインＢ／Ｌ１に接地電圧を順次に印加する
と、選択セルｃのチャンネルに誘導されたプリチャージ
電圧がビットラインＢ／Ｌ１を通じて放電されることに
よって０Ｖが保たれる。さらに、選択ワードラインＷ／
Ｌ２に印加された約１８Ｖのプログラム電圧Ｖｐｇｍに
よってトンネルオキサイドを通じてバルクから電子がフ
ロティングゲートに注入され、よって選択セルｃのスレ
ショルド電圧が“１Ｖ”程度に変わることによって選択
セルｃがプログラムされる。

【００２４】この際、選択ワードラインＷ／Ｌ２に連結
されている非選択セルにストレスが加えられる。しか
し、該非選択セルはビットライン選択ラインＳＳＬ１、
ＳＳＬ２とソースライン選択ラインＧＳＬに印加される
電圧によってビットラインＢ／Ｌ１、Ｂ／Ｌ２及びソー
スラインＣＳＬと電気的に分離されてフローティングさ
れ、該フローティングされた状態で非選択ワードライン
（Ｗ／Ｌｎ、ｎ＝１〜１６、ｎ≠３）及び選択ワードラ
インＷ／Ｌ２に各々印加されるＶｐａｓｓ及びＶｐｇｍ
電圧によって前記非選択セルのチャンネル電圧が供給電
圧Ｖｃｃ以上にセルフブースティングされる。従って、
プログラムの動作時所定のセルフブースティングされた
電圧が前記非選択セルのチャンネルに保持されるので、
前記非選択セルではバルクからのトンネリングが防止さ
れてプログラムされない。その後、選択セルがプログラ
ムされたか否かを確かめるために各セルを読み出すプロ
グラム検証動作は下記の読出し動作と同一なので、これ
に対する詳細な説明は省く。

【００２５】図７Ｃを参照すれば、セルデータの状態を
読み出す読出し動作は、ビットラインＢ／Ｌ１に約０．
７Ｖを、ビットライン選択ラインＳＳＬ１、非選択ワー
ドライン（Ｗ／Ｌｎ、ｎ＝１〜１６、ｎ≠２）及びソー
スライン選択ラインＧＳＬに供給電圧Ｖｃｃを、ビット
ラインＢ／Ｌ２、ビットライン選択ラインＳＳＬ２及び
選択ワードラインＷ／Ｌ２に接地電圧を印加することに
よって行われる。この際、選択セルのスレショルド電圧
Ｖｔｈが０Ｖ以上にプログラムされた場合はセルを通じ
てビットラインの電流が流れなく、選択セルのスレショ
ルド電圧が０Ｖ以下に消去されている場合はセルを通じ
てビットラインの電流が流れるようになる。これによっ
て、ページバッファ（図示せず）にセルデータが貯蔵さ
れ、貯蔵されたデータがビット別に順にセンスアンプで
感知増幅される。

【００２６】図８は図６に示した共有されたビットライ
ンセル技術とセルフブースティング技術を用いたＮＡＮ
Ｄ型フラッシュメモリ装置のレイアウトを示す。ここ
で、図６の構成要素と同一の構成要素には同一の参照符
号を付けたし、一本のビットラインに連結された一つの
ストリングブロックのみ示した。上述した従来の技術に
よる共有されたビットラインＮＡＮＤ型フラッシュメモ
リ装置では、二本の隣接したストリングが一本のビット
ラインを共有するので集積度が高くなり、セルフブース
ティングプログラム方式とページバッファを用いたセン
シングスキームが採用される長所がある。これに対し
て、高集積化によってソースラインを形成するアクティ
ブ領域が長くなり且つ幅が縮まることによって、ソース
ラインの抵抗が増加される問題がある。従って、読出し
動作時、ソースラインバイアスによってセル電流が減る
ことによって誤動作が発生する恐れがある。

【００２７】

【発明が解決しようとする課題】従って、本発明の目的
は、ソースラインの抵抗が減少され、セル電流が増幅さ
れ、且つセル面積が縮まるフラッシュメモリ装置を提供
することにある。

【００２８】

【課題を解決するための手段】前記の目的を達成するた
めに本発明によるフラッシュメモリ装置は、ストリング
ブロックが２次元的に配列されてメモリセルアレーが構
成されるフラッシュメモリ装置において、前記各ストリ
ングブロックは複数個のストリングと、少なくとも一本
のビットライン選択ラインと、複数本のワードライン
と、複数本のソースライン選択ラインと、第１ライン
と、第２ラインとを具備する。

【００２９】前記各ストリングは、少なくとも一つのビ
ットライン選択トランジスタ、複数個の単位メモリセル
及び複数個のソースライン選択トランジスタが順に直列
連結されてなる。前記ビットライン選択ラインは、前記
少なくとも一つのビットライン選択トランジスタの各ゲ
ートに各々連結される。前記複数本のワードライン前記
複数個の単位メモリセルの各コントロールゲートに各々
連結される。前記複数本のソースライン選択ラインは、
前記複数個のソースライン選択トランジスタの各ゲート
にそれぞれ連結される。前記第１ビットラインはビット
ラインコンタクトを通じて前記各ストリングの一端に連
結され、前記第２ラインはソースラインコンタクトを通
じて前記各ストリングのもう一端に連結される。さら
に、前記第１ラインは隣接したストリングブロックのソ
ースラインコンタクトに連結され、前記第２ラインはも
う一つの隣接したストリングブロックのビットラインコ
ンタクトに連結される。

【００３０】好ましい実施例によれば、前記各ストリン
グが複数個のビットライン選択トランジスタを含む場
合、前記複数個のビットライン選択トランジスタは直列
に連結され、それぞれ相異なるスレショルド電圧を有す
る。前記複数個のソースライン選択トランジスタは直列
に連結され、それぞれ相異なるスレショルド電圧を有す
る。前記第１及び第２ラインの中一本がビットラインと
して動作する場合、もう一本はソースラインとして動作
する。前記ビットラインコンタクトにはセル電流を増幅
させるためのバイポーラトランジスタが形成される。

【００３１】

【発明の実施の形態】以下、添付した図面に基づき本発
明の好ましい実施例を詳細に説明する。（実施例１）第１実施例によるフラッシュメモリ装置は
複数のストリングブロックが２次元的に配列されてなる
ため、本発明では一つのストリングブロックのみ説明す
る。

【００３２】図９及び図１０を参照すれば、本発明の第
１実施例によるフラッシュメモリ装置の各ストリングブ
ロック４０は第１ストリング４０ａ及び第２ストリング
４０ｂを含む。前記第１ストリング４０ａは第１ビット
ライン選択トランジスタＭ１、複数個の単位セルメモリ
（ＭＣ１乃至ＭＣ１６）、複数個のソースライン選択ト
ランジスタＭ２、Ｍ３が順に直列連結されてなる。前記
第２ストリング４０ｂは第２ビットライン選択トランジ
スタＭ４、複数個の単位メモリセルＭＣ１７乃至ＭＣ３
２、複数個のソースライン選択トランジスタＭ５、Ｍ６
が順に直列連結されてなる。

【００３３】前記第１及び第２ストリング４０ａ、４０
ｂの一端はビットラインコンタクトＣ１を通じて第１ラ
インＬ１に連結され、他端はソースラインコンタクトＣ
２を通じて第２ラインＬ２に連結される。さらに、前記
第１ラインＬ１は図示している隣接したストリングブロ
ック４０’のソースラインコンタクトＣ４を通じて隣接
した二本のストリングの一端に連結され、第２ラインＬ
２は図示していないもう一つのストリングブロックのビ
ットラインコンタクトを通じて隣接した二本のストリン
グの一端に連結される。前記図示している隣接したスト
リングブロック４０’の一端はビットラインコンタクト
Ｃ３を通じて第３ラインＬ３に連結される。前記第１、
第２及び第３ラインＬ１、Ｌ２、Ｌ３は導電体から形成
され、前記第１ラインＬ１がビットラインとして動作す
る場合、前記第２及び第３ラインＬ２、Ｌ３はソースラ
インとして動作する。さらに、前記第１ラインＬ１がソ
ースラインとして動作する場合、前記第２及び第３ライ
ンＬ２、Ｌ３はビットラインとして動作する。

【００３４】前記第１及び第２ビットライン選択トラン
ジスタＭ１、Ｍ４はインハンスメント(Enhancement) 型
ＮＭＯＳトランジスタからなり、前記第１及び第２ビッ
トライン選択トランジスタＭ１、Ｍ４のゲートにはビッ
トライン選択ラインＳＳＬが連結される。前記第１及び
第２ストリング４０ａ、４０ｂの複数個の単位メモリセ
ル（ＭＣ１乃至ＭＣ１６、ＭＣ１７乃至ＭＣ３２）のコ
ントロールゲートには各々のワードライン（Ｗ／Ｌ１乃
至Ｗ／Ｌ１６）が連結される。ソースライン選択トラン
ジスタＭ２、Ｍ５のゲートには第１ソースライン選択ラ
インＧＳＬ１が連結され、もう一つのソースライン選択
トランジスタＭ３、Ｍ６のゲートには第２ソースライン
選択ラインＧＳＬ２が連結される。ソースライン選択ト
ランジスタＭ２、Ｍ６はインハンスメント型ＮＭＯＳト
ランジスタからなり、ソースライン選択トランジスタＭ
３、Ｍ５はインハンスメント型ＮＭＯＳトランジスタと
スレショルド電圧が異なるデプリション(Depletion) 型
ＮＭＯＳトランジスタとからなる。

【００３５】前記ビットラインコンタクトＣ１にはセル
電流を増幅させるためのＰＮＰ型バイポーラトランジス
タＢＰが形成される。前記バイポーラトランジスタＢＰ
は、ベースが前記ビットライン選択トランジスタＭ１、
Ｍ４の一端に接続され、エミッターが第１ラインＬ１に
接続され、コレクタがストリングブロックの形成される
Ｐ型バルクに接続される。

【００３６】図１１は図１０のＡ−Ａ’の切断線による
垂直断面図である。ここで、参照番号２１はＰ型基板、
２３はｎーウェル、２５はポケットｐ−ウェル、Ｍ１は
第１ビットライン選択トランジスタ、ＭＣ１乃至ＭＣ１
６は単位メモリセル、Ｍ２及びＭ３はソースライン選択
トランジスタ、２７はフローティングゲート、２９はコ
ントロールゲート、３１はソース又はドレイン、３３は
第２ライン、３５はバイポーラトランジスタのエミッタ
ー、３７はバイポーラトランジスタのベース、３９は第
１ラインである。前記バイポーラトランジスタのベース
３７の不純物はソース又はドレイン３１と同一のタイプ
であり、前記ベース３７の濃度はソース又はドレイン３
１の濃度より低くイオン注入される。

【００３７】図１２Ａ乃至図１２Ｃは図９に示した本発
明の第１実施例によるフラッシュメモリ装置の駆動方法
を示したタイミング図である。図１２Ａは消去動作時の
タイミング図であって、これを参照して消去動作の駆動
方法を説明すれば次の通りとなる。メモリセルアレーの
形成されるバルクに約２０Ｖの消去電圧Ｖｅｒｓを、ビ
ットライン選択ラインＳＳＬ及び複数個のソースライン
選択ラインＧＳＬ１、ＧＳＬ２に前記消去電圧Ｖｅｒｓ
と同一の電圧を、選択セルＤに連結された選択ワードラ
インＷ／Ｌ２に０Ｖを印加する。この際、複数本のワー
ドライン中非選択ワードライン（Ｗ／Ｌｎ、ｎは１乃至
１６、ｎ≠２）には前記消去電圧Ｖｅｒｓと同一の電圧
を印加したり、又は前記非選択ワードライン（（Ｗ／Ｌ
ｎ、ｎは１乃至１６、ｎ≠２）をフローティングさせ
る。さらに、第１及び第２ラインＬ１、Ｌ２をフローテ
ィングさせる。これによって、選択ワードラインＷ／Ｌ
２によって選択されるメモリセルのフローティングゲー
ト内の電子がバルクに移動して消去される。この結果、
選択されるメモリセルのスレショルド電圧が−３Ｖ程度
となる。

【００３８】図１２Ｂはプログラム動作時のタイミング
図であって、これを参照してプログラム動作の駆動方法
を説明する。例えば、例えば、図９の第２ストリング４
０ｂに位置するセル、例えばセルＤを選択してプログラ
ムすれば、第１ラインＬ１がビットラインとして動作
し、第２ラインＬ２がソースラインとして動作する。ま
ず、第１及び第２ラインＬ１、Ｌ２、ビットライン選択
ラインＳＳＬ、複数本のソースライン選択ラインＧＳＬ
１、ＧＳＬ２に供給電圧Ｖｃｃを、複数本の全てのワー
ドライン（Ｗ／Ｌ１乃至Ｗ／Ｌ１６）に供給電圧Ｖｃｃ
や供給電圧より高くプログラム電圧Ｖｐｇｍより低い電
圧Ｖｐａｓｓを所定の時間印加することによって複数個
のメモリセル（ＭＣ１乃至ＭＣ１６、ＭＣ１７乃至ＭＣ
３２）のチャンネル領域をプリチャージさせる。

【００３９】次に、前記複数本のワードライン（Ｗ／Ｌ
１乃至Ｗ／Ｌ１６）のうち、選択ワードラインＷ／Ｌ２
に１８Ｖ位のプログラム電圧Ｖｐｇｍを、非選択ワード
ライン（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠２）には前記
Ｖｐａｓｓを印加し続けて、前記選択ワードラインＷ／
Ｌ２に連結されれたメモリセルのチャンネル領域をプリ
チャージ電圧以上にセルフブースティングさせる。ここ
で、前記非選択ワードライン（Ｗ／Ｌｎ、ｎは１乃至１
６、ｎ≠２）に前記プログラム電圧Ｖｐｇｍより低い電
圧Ｖｐａｓｓが印加されることによって、選択ストリン
グ、即ち第２ストリング４０ｂの非選択セルがプログラ
ムされることが防止される。

【００４０】次に、選択ストリング、即ち第２ストリン
グ４０ｂのメモリセルにブースティングされた電圧を放
電させるために、ビットライン選択ラインＳＳＬと第１
ソースライン選択ラインＧＳＬに印加される電圧を供給
電圧Ｖｃｃから０Ｖに低めることによって第２ストリン
グ４０ｂのみをソースライン、即ち第２ラインＬ２にに
連結させる。この際、第１ストリング４０ａは、第１ソ
ースライン選択ラインＧＳＬ１に印加された０Ｖによっ
てソースライン選択トランジスタＭ２がオフされること
によって、第２ラインＬ２に連結されない。その後、ソ
ースラインとして動作する第２ラインＬ２に印加される
電圧を供給電圧Ｖｃｃから０Ｖに下げることによって、
第２ストリング４０ｂのチャンネル電圧が第２ラインＬ
２に放電される。この結果、選択ワードラインＷ／Ｌ２
に印加されたプログラム電圧Ｖｐｇｍによって、バルク
から電子がトンネル酸化膜を通じてフローティングゲー
トに注入されることによってプログラムされる。従っ
て、選択セルＤのスレショルド電圧が＋１Ｖ程度に移動
される。この際、第１ストリング４０ａでは、ブーステ
ィングされたチャンネル電圧と選択ワードラインＷ／Ｌ
２に印加されたプログラム電圧Ｖｐｇｍとの電圧差が減
り、よって望まないセルのプログラムされることが防止
される。

【００４１】図１２Ｃは読出し動作時のタイミング図で
あって、これを参照して読出し動作の駆動方法を説明す
れば次の通りとなる。例えば、第２ストリング４０ｂに
位置するセル、例えばセルＤを選択して読出する場合に
ついて説明する。ビットライン選択ラインＳＳＬ、第２
ソースライン選択ラインＧＳＬ２及び非選択ワードライ
ン（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠２）に供給電圧Ｖ
ｃｃわ印加し、第１ラインＬ１に１．５Ｖ程度の電圧を
印加し、第２ラインＬ２、選択ワードラインＷ／Ｌ２及
び第１ソースラインＧＳＬ１に０Ｖを印加する。これに
よって、選択セルＤが消去（スレショルド電圧が−３Ｖ
程度）された場合にはソースライン、即ち第２ラインＬ
２を通じてセル電流が流れ、選択セルがプログラム（ス
レショルド電圧が＋１Ｖ程度）された場合には第２ライ
ンＬ２を通じてセル電流が流れなくなる。この時のビッ
トライン、即ち第１ラインＬ１の電圧値を図示していな
いセンスアンプが感知してセルデータを読み出すように
なる。

【００４２】ビットラインコンタクトＣ１にＰＮＰ型バ
イポーラトランジスタＢＰが形成されているので、ソー
スライン、即ち第２ラインＬ２を通じてセル電流が流れ
る場合、前記セル電流がバイポーラトランジスタＢＰの
ベース電流となる。これによって、前記バイポーラトラ
ンジスタＢＰの利得(gain)によって増幅されたコレクタ
電流がビットライン、即ち第１ラインＬ１を通じて流れ
るようになる。従って、センスアンプでセンシングされ
る速度か向上し、単位ストリング内のメモリセル数が増
える。

【００４３】（実施例２）図１３は本発明の第２実施例
によるＮＡＮＤ型フラッシュメモリ装置の回路図で、図
１４は図１３に示したＮＡＮＤ型フラッシュメモリ装置
のレイアウトである。ここでは、二つのストリングブロ
ックのみ示した。第２実施例によるフラッシュメモリ装
置は、ストリングブロックが２次元的に繰り返し配列さ
れてなるので、本発明では二つのストリングブロックの
み説明する。

【００４４】図１３及び図１４を参照すれば、本発明の
第２実施例によるフラッシュメモリ装置において各スト
リングブロック５０、６０の各ストリング５０ａ、５０
ｂ、６０ａ、６０ｂが二つのビットライン選択トランジ
スタを含むことを除けば図９の第１実施例と同一であ
る。即ち、第１ストリングブロック５０の第１ストリン
グ５０ａは二つのビットライン選択トランジスタＭ１、
Ｍ２を備えており、第２ストリング５０ｂは二つのビッ
トライン選択トランジスタＭ５、Ｍ６を含めている。さ
らに、第２ストリングブロック６０の第１ストリング６
０ａは二つのビットライン選択トランジスタＭ９、Ｍ１
０を、前記第２ストリングブロック６０の第２ストリン
グ６０ｂは二つのビットライン選択トランジスタＭ１
３、Ｍ１４を含めている。ここで、ビットライン選択ト
ランジスタＭ１、Ｍ６、Ｍ１０、Ｍ１３はデプリション
ＮＭＯＳトランジスタ型であり、ビットライン選択トラ
ンジスタＭ２、Ｍ５、Ｍ９、Ｍ１４はインハンスメント
ＮＭＯＳ型である。さらに、各ストリングのソースライ
ン選択トランジスタＭ３、Ｍ８、Ｍ１１、Ｍ１６はデプ
リションＮＭＯＳトランジスタ型であり、ソースライン
選択トランジスタＭ４、Ｍ７、Ｍ１２、Ｍ１５はインハ
ンスメントＮＭＯＳ型である。

【００４５】前記第１ストリングブロック５０の第１及
び第２ストリング５０ａ、５０ｂの一端はビットライン
コンタクトＣ１を通じて第１ラインＬ１に連結され、も
う一端はソースラインコンタクトＣ２を通じて第２ライ
ンＬ２に連結される。前記第２ストリングブロック６０
の第１及び第２ストリング６０ａ、６０ｂの一端はビッ
トラインコンタクトＣ３を通じて第３ラインＬ３に連結
され、もう一端はソースラインコンタクトＣ４を通じて
第１ラインＬ１に連結される。さらに、図示していない
が、前記第２ラインＬ２は隣接したストリングブロック
のビットラインコンタクトを通じて隣接した二本のスト
リングの一端に連結され、第３ラインＬ３はもう一つの
隣接したストリングブロックのソースラインコンタクト
を通じてさらに他の隣接した二本のストリングの一端に
連結される。前記第１、第２及び第３ラインＬ１、Ｌ
２、Ｌ３は導電体からなり、前記第１ラインＬ１がビッ
トラインとして動作する場合、前記第２及び第３ライン
Ｌ２、Ｌ３はソースラインとして動作する。さらに、前
記第１ラインＬ１がソースラインとして動作する場合、
前記第２及び第３ラインＬ２、Ｌ３はビットラインとし
て動作する。

【００４６】ビットライン選択トランジスタＭ１、Ｍ
５、Ｍ９、Ｍ１３のゲートには第１ビットライン選択ラ
インＳＳＬ１が連結され、ビットライン選択トランジス
タＭ２、Ｍ６、Ｍ１０、Ｍ１４のゲートには第２ビット
ライン選択ラインＳＳＬ２が連結される。前記各ストリ
ングの複数個の単位メモリセル（ＭＣ１乃至ＭＣ１６、
ＭＣ１７乃至ＭＣ３２）のコントロールゲートには各ワ
ードライン（Ｗ／Ｌ１乃至Ｗ／Ｌ１６）が連結される。
ソースライン選択トランジスタＭ３、Ｍ７、Ｍ１１、Ｍ
１５のゲートには第１ソースライン選択ラインＧＳＬ１
が連結され、ソースライン選択トランジスタＭ４、Ｍ
８、Ｍ１２、Ｍ１６のゲートには第２ソースライン選択
ラインＧＳＬ２が連結される。

【００４７】前記ビットラインコンタクトＣ１、Ｃ３に
は図９の第１実施例と同一の接続関係を有するＰＮＰ型
バイポーラトランジスタがセル電流を増幅させるために
形成することができ、ここには示さなかった。図１５Ａ
及び図１５Ｂは図１３に示した本発明による第２実施例
によるフラッシュメモリ装置の駆動方法を示したタイミ
ング図である。消去動作は図９の第１実施例と同一なの
で省く。

【００４８】図１５Ａはプログラム動作時のタイミング
図であって、これを参照してプログラム動作の駆動方法
を説明する。例えば、ストリングブロック６０の第２ス
トリング６０ｂに位置するセル、例えばセルＥを選択し
てプログラムする場合、第１ラインＬ１がソースライン
として動作し、第２及び第３ラインＬ２、Ｌ３はビット
ラインとして動作する。

【００４９】まず、全てのラインＬ１、Ｌ２、Ｌ３，ビ
ットライン選択ラインＳＳＬ１、ＳＳＬ２、ソースライ
ン選択ラインＧＳＬ１、ＧＳＬ２に供給電圧Ｖｃｃを、
複数本の全てのワードライン（Ｗ／Ｌ１乃至Ｗ／Ｌ１
６）に供給電圧Ｖｃｃや供給電圧Ｖｃｃより高くプログ
ラム電圧Ｖｐｇｍより低い電圧Ｖｐａｓｓを所定時間印
加することによって複数個のメモリセル（ＭＣ１乃至Ｍ
Ｃ１６、ＭＣ１７乃至ＭＣ３２）のチャンネル領域をプ
リチャージさせる。

【００５０】次に、前記複数個のワードライン（Ｗ／Ｌ
１乃至Ｗ／Ｌ１６）中選択ワードラインＷ／Ｌ２に１８
Ｖの程度のプログラム電圧Ｖｐｇｍを、非選択ワードラ
イン（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠２）には前記Ｖ
ｐａｓｓを印加し続けて、前記選択ワードラインＷ／Ｌ
２に連結されたメモリセルのチャンネル領域をプリチャ
ージ電圧以上にセルフブースティングさせる。

【００５１】次に、選択ストリング、即ちストリングブ
ロック６０の第２ストリング６０ｂのメモリセルにブー
スティングされた電圧を放電させるために、ビットライ
ン選択ラインＳＳＬ１、ＳＳＬ２と第２ソースライン選
択ラインＧＳＬ２に印加される電圧を供給電圧Ｖｃｃか
ら０Ｖに下げることによって、第２ストリング６０ｂの
みをソースライン、即ち第１ラインＬ１に連結させる。
この際、ソースライン選択トランジスタＭ１２はターン
オフされ、ソースライン選択トランジスタＭ１５はター
ンオンされる。デプリション型のソースライン選択トラ
ンジスタＭ１１、Ｍ１６はソースライン選択ラインＧＳ
Ｌ、ＧＳＬ２に印加される電圧に係わらず常時ターンオ
ンされている。第１ストリング６０ａは、第２ソースラ
イン選択ラインＧＳＬ２に印加された０Ｖによってソー
スライン選択トランジスタＭ１２がオフされることによ
って、第１ラインＬ１に連結されない。

【００５２】その後、ソースラインとして動作する第１
ラインＬ１に印加される電圧を供給電圧Ｖｃｃから０Ｖ
に下げることによって、第２ストリング６０ｂのチャン
ネル電圧が第１ラインＬ１に放電される。これによっ
て、選択ワードラインＷ／Ｌ２に印加されたプログラム
電圧Ｖｐｇｍによってバルクから電子がトンネル酸化膜
を通じてフローティングゲートに注入されることによっ
てプログラムされる。従って、選択セルＥのスレショル
ド電圧が＋１Ｖ程度に移動される。この際、第１ストリ
ング６０ａでは、ブースティングされたチャンネル電圧
が選択ワードラインＷ／Ｌ２に印加されたプログラム電
圧Ｖｐｇｍとの電圧差を減らし、よって望まないセルの
プログラムされることが防止される。さらに、非選択ワ
ードライン（Ｗ／Ｌｎ、ｎは１乃至１６、ｎ≠２）に前
記プログラム電圧Ｖｐｇｍより低い電圧ｖｐａｓｓが印
加されることによって、選択ストリング、即ち第２スト
リング６０ｂの非選択セルのプログラムされることも防
止される。

【００５３】図１５Ｂは読出し動作時のタイミング図で
あって、これを参照して読出し動作の駆動方法を説明す
る。例えば、第２ストリング６０ｂに位置するセル、例
えばセルＥを選択して読み出す場合について説明する。
ビットライン選択ラインＳＳＬ２、第１ソースライン選
択ラインＧＳＬ１及び非選択ワードライン（Ｗ／Ｌｎ、
ｎは１乃至１６、ｎ≠２）に供給電圧Ｖｃｃや読出し電
流を増加させるために供給電圧Ｖｃｃ以上のＶｒ電圧を
印加し、第１ラインＬ１、ビットライン選択ラインＳＳ
Ｌ１、選択ワードラインＷ／Ｌ２及び第２ソースライン
選択ラインＧＳＬ２に０Ｖを印加し、第３ラインＬ３に
０．７Ｖを印加する。これによって、選択セルＥが消去
された場合はソースライン、即ち第１ラインＬ１を通じ
て電流が流れ、選択セルＥがプログラムされた場合は第
１ラインＬ１を通じてセル電流が流れなくなる。この時
のビットライン、即ち第３ラインＬ３の電圧値をページ
バッファ（図示ぜず）を通じて感知してセルデータを読
み出すようになる。

【００５４】

【発明の効果】従って、前述した本発明によるＮＡＮＤ
型フラッシュメモリ装置は、メタルのような伝導体がビ
ットラインコンタクトと、隣接したストリングブロック
のソースラインコンタクトとの間にツイスト状に連結さ
れる選択的なビットラインからなるので、ソースライン
のアクティブ抵抗が取り除け、別途のソースライン用の
メタル領域を必要としないことでチップ面積を減らし得
る。さらに、前述したように全てのビットラインコンタ
クト領域にＰＮＰ型バイポーラトランジスタが形成され
る場合、ソースラインにセル電流が流れると前記バイポ
ーラトランジスタのベースにベース電流が流れるように
なり、よってバイポーラトランジスタの利得によって増
幅されたコレクタ電流が発生される。従って、ビットラ
インに流れるビットライン電流は前記ベース電流とコレ
クタ電流との和ほど増加されるので、セル電流を増加さ
せ得る長所がある。このようにセル電流が増加すること
によってソースラインに流れるセンシング電流は減り、
よってオンセル電流の限界値によって定まる単位ストリ
ング内のセル数が約６４個以上まで増える。この結果、
ストリング当たり必要なコンタクトと選択トランジスタ
が占めるセル当たり共有面積が減ることによって、セル
面積を縮めることができ、且つ集積度を高め得る。

【００５５】さらに、本発明は前記の実施例に限定され
なく、多様な変形が本発明の技術的思想内で当業者によ
って可能である。

【図面の簡単な説明】

【図１】従来の技術によるシングルビットラインＮＡＮ
Ｄ型フラッシュメモリ装置の単位ストリングの垂直断面
図である。

【図２】図１に示したシングルビットラインＮＡＮＤ型
フラッシュメモリ装置の回路図である。

【図３】図１に示したシングルビットラインＮＡＮＤ型
フラッシュメモリ装置の駆動方法を示すタイミング図で
ある。

【図４】（Ａ）及び（Ｂ）はセルフブースティング技術
の使用時、図２に示したシングルビットラインＮＡＮＤ
型フラッシュメモリ装置の駆動方法を示すタイミング図
である。

【図５】図２に示したシングルビットラインＮＡＮＤ型
フラッシュメモリ装置のレイアウトである。

【図６】従来の技術による共有ビットラインとセルフブ
ースティング技術を用いたＮＡＮＤ型フラッシュメモリ
装置の回路図である。

【図７】（Ａ）乃至（Ｃ）は図６に示した共有ビットラ
インとセルフブ−スティング技術を用いたＮＡＮＤ型フ
ラッシュメモリ装置の駆動方法を示すタイミング図であ
る。

【図８】図６に示した共有ビットラインとセルフブ−ス
ティング技術を用いたＮＡＮＤ型フラッシュメモリ装置
のレイアウトである。

【図９】本発明の第１実施例によるＮＡＮＤ型フラッシ
ュメモリ装置の回路図である。

【図１０】図９に示したＮＡＮＤ型フラッシュメモリ装
置のレイアウトである。

【図１１】図１０のＡ−Ａ’切断線による垂直断面図で
ある。

【図１２】（Ａ）乃至（Ｃ）は図９に示したＮＡＮＤ型
フラッシュメモリ装置の駆動方法を示すタイミング図で
ある。

【図１３】本発明の第２実施例によるＮＡＮＤ型フラッ
シュメモリ装置の回路図である。

【図１４】図１３に示したＮＡＮＤ型フラッシュメモリ
装置のレイアウトである。

【図１５】（Ａ）及び（Ｂ）は図１３に示したＮＡＮＤ
型フラッシュメモリ装置の駆動方法を示すタイミング図
である。

【符号の説明】

４０ストリングブロック４０ａ第１ストリング４０ｂ第２ストリングＭ１第１ビットライン選択トランジスタＭ２、Ｍ３、Ｍ５、Ｍ６ソースライン選択トランジ
スタＭ４第２ビットライン選択トランジスタＣ２、Ｃ４ソースラインコンタクトＣ１、Ｃ３ビットラインコンタクトＬ１第１ラインＬ２第２ラインＬ３第３ライン

Claims

【特許請求の範囲】

【請求項１】ストリングブロックが２次元的に配列さ
れてメモリセルアレーが構成されるフラッシュメモリ装
置において、前記各ストリングブロックが、少なくとも一つのビット
ライン選択トランジスタ、複数個の単位メモリセル及び
複数個のソースライン選択トランジスタが順に直列連結
されてなる複数本のストリングと、前記ビットライン選
択トランジスタの各ゲートに各々連結される少なくとも
一本のビットライン選択ラインと、前記複数個の単位メ
モリセルの各コントロールゲートに各々連結される複数
本のワードラインと、前記複数個のソースライン選択ト
ランジスタの各ゲートにそれぞれ連結される複数本のソ
ースライン選択ラインと、ビットラインコンタクトを通
じて前記各ストリングの一端に連結される第１ライン
と、ソースラインコンタクトを通じて前記各ストリング
のもう一端に連結される第２ラインとを具備し、前記第１ラインが隣接したストリングブロックのソース
ラインコンタクトに連結され、前記第２ラインがもう一
つの隣接したストリングブロックのビットラインコンタ
クトに連結されることを特徴とするフラッシュメモリ装
置。
【請求項２】前記各ストリングが複数個のビットライ
ン選択トランジスタを含む場合、前記複数個のビットラ
イン選択トランジスタは直列に連結され、それぞれ相異
なるスレショルド電圧を有することを特徴とする請求項
１に記載のフラッシュメモリ装置。
【請求項３】前記複数個のソースライン選択トランジ
スタは直列に連結され、それぞれ相異なるスレショルド
電圧を有することを特徴とする請求項１に記載のフラッ
シュメモリ装置。
【請求項４】前記第１及び第２ライン中一本がビット
ラインとして動作する場合、もう一本はソースラインと
して動作することを特徴とする請求項１に記載のフラッ
シュメモリ装置。
【請求項５】前記ビットラインコンタクトにバイポー
ラトランジスタが形成されることを特徴とする請求項１
に記載のフラッシュメモリ装置。
【請求項６】前記バイポーラトランジスタはＰＮＰ型
であることを特徴とする請求項５に記載のフラッシュメ
モリ装置。
【請求項７】前記バイポーラトランジスタは、ベース
が前記少なくとも一つのビットライン選択トランジスタ
中一つの一端に接続され、エミッタが前記第１ラインに
接続され、コレクタが前記各ストリングの形成されるＰ
型バルクに接続されることを特徴とする請求項５に記載
のフラッシュメモリ装置。
【請求項８】前記バイポーラトランジスタのベース領
域の不純物は前記ソースラインコンタクトの形成される
領域の不純物と同一型であることを特徴とする請求項５
に記載のフラッシュメモリ装置。
【請求項９】前記バイポーラトランジスタのベース領
域の濃度は前記単位メモリセルのソース及びドレインの
濃度より低いことを特徴とする請求項７に記載のフラッ
シュメモリ装置。