JPH06216666A - 差動増幅器 - Google Patents
差動増幅器Info
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- JPH06216666A JPH06216666A JP5216693A JP21669393A JPH06216666A JP H06216666 A JPH06216666 A JP H06216666A JP 5216693 A JP5216693 A JP 5216693A JP 21669393 A JP21669393 A JP 21669393A JP H06216666 A JPH06216666 A JP H06216666A
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- differential amplifier
- fet
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- inverting input
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【構成】 入力トランジスタＮ1，Ｎ2をディプレッショ
ン型のＭＯＳ・ＦＥＴで構成する。出力バッファ部２の
出力トランジスタＰ6をＰチャンネルのＭＯＳ・ＦＥＴ
とする。 【効果】 広いダイナミックレンジの入出力特性を得る
ことが可能になった。
ン型のＭＯＳ・ＦＥＴで構成する。出力バッファ部２の
出力トランジスタＰ6をＰチャンネルのＭＯＳ・ＦＥＴ
とする。 【効果】 広いダイナミックレンジの入出力特性を得る
ことが可能になった。
Description
【０００１】
【産業上の利用分野】本発明は、オペアンプ（演算増幅
器）の入力段回路や液晶等の表示素子の駆動回路の出力
段回路等に用いられる差動増幅器に関する。
器）の入力段回路や液晶等の表示素子の駆動回路の出力
段回路等に用いられる差動増幅器に関する。
【０００２】
【従来の技術】差動増幅器は、オペアンプの非反転入力
部と反転入力部を構成する入力段回路に用いれら、この
差動増幅器自体でオペアンプを構成することも可能とな
る。また、液晶等の表示素子の駆動回路においても、こ
の差動増幅器の出力を反転入力に負帰還させてボルテー
ジフォロワ（高入力低出力インピーダンス）を構成させ
ることにより出力段回路として用いられる。そして、こ
のような差動増幅器には、差動増幅部の差動出力をソー
スフォロワ（バイポーラの場合にはエミッタフォロワ）
の出力トランジスタを介して出力する出力バッファ部を
備えたものがある。
部と反転入力部を構成する入力段回路に用いれら、この
差動増幅器自体でオペアンプを構成することも可能とな
る。また、液晶等の表示素子の駆動回路においても、こ
の差動増幅器の出力を反転入力に負帰還させてボルテー
ジフォロワ（高入力低出力インピーダンス）を構成させ
ることにより出力段回路として用いられる。そして、こ
のような差動増幅器には、差動増幅部の差動出力をソー
スフォロワ（バイポーラの場合にはエミッタフォロワ）
の出力トランジスタを介して出力する出力バッファ部を
備えたものがある。
【０００３】ＭＯＳ・ＦＥＴによる従来の差動増幅器の
一例を図７に示す。同図において、差動増幅器は、Ｎチ
ャンネルＭＯＳ・ＦＥＴからなるトランジスタＮ1〜Ｎ3
とＰチャンネルＭＯＳ・ＦＥＴからなるトランジスタＰ
4，Ｐ5とによって構成されている。また、トランジスタ
は全てエンハンスメント型のＭＯＳ・ＦＥＴで構成され
ている。トランジスタＮ1は、ゲートに非反転入力側の
入力電圧ＶIN+が印加される入力トランジスタであり、
トランジスタＮ2は、ゲートに反転入力側の入力電圧ＶI
N-が印加される入力トランジスタである。トランジスタ
Ｎ3は、ゲートに定電流を設定するためのバイアス電圧
Ｖbが印加されて定電流回路を構成している。トランジ
スタＰ4，Ｐ5はカレントミラー回路を構成している。
一例を図７に示す。同図において、差動増幅器は、Ｎチ
ャンネルＭＯＳ・ＦＥＴからなるトランジスタＮ1〜Ｎ3
とＰチャンネルＭＯＳ・ＦＥＴからなるトランジスタＰ
4，Ｐ5とによって構成されている。また、トランジスタ
は全てエンハンスメント型のＭＯＳ・ＦＥＴで構成され
ている。トランジスタＮ1は、ゲートに非反転入力側の
入力電圧ＶIN+が印加される入力トランジスタであり、
トランジスタＮ2は、ゲートに反転入力側の入力電圧ＶI
N-が印加される入力トランジスタである。トランジスタ
Ｎ3は、ゲートに定電流を設定するためのバイアス電圧
Ｖbが印加されて定電流回路を構成している。トランジ
スタＰ4，Ｐ5はカレントミラー回路を構成している。
【０００４】また、従来の差動増幅器の他の例を図８に
示す。この差動増幅器は、上記図７の差動増幅器と同じ
構成の差動増幅部１に加えて出力バッファ部２を備えて
いる。出力バッファ部２は、ＮチャンネルＭＯＳ・ＦＥ
ＴからなるトランジスタＮ6,N7によって構成されてい
る。また、ここでもトランジスタは全てエンハンスメン
ト型のＭＯＳ・ＦＥＴで構成されている。トランジスタ
Ｎ7は、ゲートに定電流を設定するためのバイアス電圧
Ｖboが印加されて定電流回路を構成している。そして、
トランジスタＮ6は、このトランジスタＮ7の定電流回路
によりソースフォロワの出力トランジスタを構成してい
る。
示す。この差動増幅器は、上記図７の差動増幅器と同じ
構成の差動増幅部１に加えて出力バッファ部２を備えて
いる。出力バッファ部２は、ＮチャンネルＭＯＳ・ＦＥ
ＴからなるトランジスタＮ6,N7によって構成されてい
る。また、ここでもトランジスタは全てエンハンスメン
ト型のＭＯＳ・ＦＥＴで構成されている。トランジスタ
Ｎ7は、ゲートに定電流を設定するためのバイアス電圧
Ｖboが印加されて定電流回路を構成している。そして、
トランジスタＮ6は、このトランジスタＮ7の定電流回路
によりソースフォロワの出力トランジスタを構成してい
る。
【０００５】
【発明が解決しようとする課題】上記図７に示す差動増
幅器は、トランジスタＮ1，Ｎ2のゲートに入力電圧ＶIN
+，ＶIN-がそれぞれ入力されると、これらのトランジス
タＮ1，Ｎ2が能動状態となり、トランジスタＮ3の定電
流回路とトランジスタＰ4，Ｐ5のカレントミラー回路と
がバランスして、入力電圧ＶIN+，ＶIN-の差を増幅した
出力電圧ＶOUTを得る。
幅器は、トランジスタＮ1，Ｎ2のゲートに入力電圧ＶIN
+，ＶIN-がそれぞれ入力されると、これらのトランジス
タＮ1，Ｎ2が能動状態となり、トランジスタＮ3の定電
流回路とトランジスタＰ4，Ｐ5のカレントミラー回路と
がバランスして、入力電圧ＶIN+，ＶIN-の差を増幅した
出力電圧ＶOUTを得る。
【０００６】ところが、トランジスタＮ1，Ｎ2は、エン
ハンスメント型のＭＯＳ・ＦＥＴからなるため、入力電
圧ＶIN+，ＶIN-がこれらトランジスタＮ1，Ｎ2のしきい
値電圧より低くなるとオフ状態となる。即ち、例えば入
力電圧ＶIN-を０Ｖとしたときの入力電圧ＶIN+に対する
出力電圧ＶOUTの関係は図９に示すようになり、入力電
圧ＶIN+がしきい値電圧よりも低くなると、出力電圧ＶO
UTが得られなくなる。
ハンスメント型のＭＯＳ・ＦＥＴからなるため、入力電
圧ＶIN+，ＶIN-がこれらトランジスタＮ1，Ｎ2のしきい
値電圧より低くなるとオフ状態となる。即ち、例えば入
力電圧ＶIN-を０Ｖとしたときの入力電圧ＶIN+に対する
出力電圧ＶOUTの関係は図９に示すようになり、入力電
圧ＶIN+がしきい値電圧よりも低くなると、出力電圧ＶO
UTが得られなくなる。
【０００７】このため、従来の差動増幅器は、増幅可能
な入力電圧ＶIN+，ＶIN-の振幅範囲の下限がエンハンス
メント型のＭＯＳ・ＦＥＴのしきい値電圧までに制限さ
れてダイナミックレンジが狭くなるという問題が生じて
いた。
な入力電圧ＶIN+，ＶIN-の振幅範囲の下限がエンハンス
メント型のＭＯＳ・ＦＥＴのしきい値電圧までに制限さ
れてダイナミックレンジが狭くなるという問題が生じて
いた。
【０００８】また、図８に示す差動増幅器では、上記問
題に加えて、出力バッファ部２のトランジスタＮ6がエ
ンハンスメント型のＭＯＳ・ＦＥＴをソースフォロワと
したものであるため、このトランジスタＮ6のゲート−
ソース間電圧がしきい値電圧より低くなれず、このトラ
ンジスタＮ6のソースから出力される出力電圧ＶOUTの出
力可能な振幅範囲の上限が電源電圧ＶDDよりもしきい値
電圧分だけ低い電圧までに制限されて、この場合にもダ
イナミックレンジが狭くなるという問題が生じていた。
題に加えて、出力バッファ部２のトランジスタＮ6がエ
ンハンスメント型のＭＯＳ・ＦＥＴをソースフォロワと
したものであるため、このトランジスタＮ6のゲート−
ソース間電圧がしきい値電圧より低くなれず、このトラ
ンジスタＮ6のソースから出力される出力電圧ＶOUTの出
力可能な振幅範囲の上限が電源電圧ＶDDよりもしきい値
電圧分だけ低い電圧までに制限されて、この場合にもダ
イナミックレンジが狭くなるという問題が生じていた。
【０００９】ここで、特開昭６１−２２５９１１には、
差動増幅器のトランジスタＮ1，Ｎ2のバックゲート（サ
ブストレート）に所定のバイアス電圧を印加することに
より、しきい値電圧によって制限される振幅範囲の下限
を広げる発明が開示されている。しかしながら、この場
合にも、基板とウェル領域との間に発生する寄生ダイオ
ードによって印加できるバイアス電圧が制限されるの
で、これによって広がる振幅範囲には限度があり、しか
も、バックゲートにバイアス電圧を印加するための電源
が別個必要となり、周辺回路が増加するという問題も新
たに発生する。
差動増幅器のトランジスタＮ1，Ｎ2のバックゲート（サ
ブストレート）に所定のバイアス電圧を印加することに
より、しきい値電圧によって制限される振幅範囲の下限
を広げる発明が開示されている。しかしながら、この場
合にも、基板とウェル領域との間に発生する寄生ダイオ
ードによって印加できるバイアス電圧が制限されるの
で、これによって広がる振幅範囲には限度があり、しか
も、バックゲートにバイアス電圧を印加するための電源
が別個必要となり、周辺回路が増加するという問題も新
たに発生する。
【００１０】本発明は、このような従来技術の課題を解
決すべくなされたものであり、広出力ダイナミックレン
ジを得ることが可能な差動増幅器を提供することを目的
とする。
決すべくなされたものであり、広出力ダイナミックレン
ジを得ることが可能な差動増幅器を提供することを目的
とする。
【００１１】
【課題を解決するための手段】本発明の差動増幅器は、
ＭＯＳ・ＦＥＴからなり、差動増幅を行う２つの入力信
号をそれぞれのゲートに入力する非反転入力トランジス
タと反転入力トランジスタとを備えた差動増幅器におい
て、該非反転入力トランジスタおよび該反転入力トラン
ジスタがディプレッション型のＭＯＳ・ＦＥＴで構成さ
れているので、そのことにより上記目的が達成される。
ＭＯＳ・ＦＥＴからなり、差動増幅を行う２つの入力信
号をそれぞれのゲートに入力する非反転入力トランジス
タと反転入力トランジスタとを備えた差動増幅器におい
て、該非反転入力トランジスタおよび該反転入力トラン
ジスタがディプレッション型のＭＯＳ・ＦＥＴで構成さ
れているので、そのことにより上記目的が達成される。
【００１２】この差動増幅器が定電流トランジスタを用
いたものである場合に、この定電流トランジスタのゲー
トに印加するバイアス電圧を切り替え、又は、この定電
流トランジスタをディプレッション型のＭＯＳ・ＦＥＴ
で構成することができる。
いたものである場合に、この定電流トランジスタのゲー
トに印加するバイアス電圧を切り替え、又は、この定電
流トランジスタをディプレッション型のＭＯＳ・ＦＥＴ
で構成することができる。
【００１３】さらに、この差動増幅器がソース接地の出
力トランジスタと出力定電流トランジスタとからなる出
力バッファ部を備え、この出力定電流トランジスタをデ
ィプレッション型のＭＯＳ・ＦＥＴで構成することがで
きる。
力トランジスタと出力定電流トランジスタとからなる出
力バッファ部を備え、この出力定電流トランジスタをデ
ィプレッション型のＭＯＳ・ＦＥＴで構成することがで
きる。
【００１４】
【作用】ディプレッション型のＭＯＳ・ＦＥＴは、ソー
ス−ゲート間のしきい値電圧が負の値になり、このソー
ス−ゲート間電圧が０Ｖの場合でも能動状態となる。そ
して、本発明の差動増幅器の非反転入力トランジスタと
反転入力トランジスタは、いずれもこのディプレッショ
ン型のＭＯＳ・ＦＥＴであるため、エンハンスメント型
のＭＯＳ・ＦＥＴのしきい値電圧より低い入力電圧に対
しても増幅動作が可能となる。このため、従来では入力
トランジスタがオフとなってしまうような低い入力電圧
に対しても差動出力が得られるようになるため、ダイナ
ミックレンジを下限側に拡大することが可能になる。
ス−ゲート間のしきい値電圧が負の値になり、このソー
ス−ゲート間電圧が０Ｖの場合でも能動状態となる。そ
して、本発明の差動増幅器の非反転入力トランジスタと
反転入力トランジスタは、いずれもこのディプレッショ
ン型のＭＯＳ・ＦＥＴであるため、エンハンスメント型
のＭＯＳ・ＦＥＴのしきい値電圧より低い入力電圧に対
しても増幅動作が可能となる。このため、従来では入力
トランジスタがオフとなってしまうような低い入力電圧
に対しても差動出力が得られるようになるため、ダイナ
ミックレンジを下限側に拡大することが可能になる。
【００１５】また、例えばこの差動増幅器を動作させな
い場合には、定電流を得るためのバイアス電圧を切り替
えて定電流トランジスタがオフとなるようなバイアス電
圧を印加することにより、不使用時にディプレッション
型のＭＯＳ・ＦＥＴに生じる貫通電流を遮断することが
可能になる。
い場合には、定電流を得るためのバイアス電圧を切り替
えて定電流トランジスタがオフとなるようなバイアス電
圧を印加することにより、不使用時にディプレッション
型のＭＯＳ・ＦＥＴに生じる貫通電流を遮断することが
可能になる。
【００１６】さらに、出力バッファ部の出力トランジス
タをソースが電源に接続されたソース接地とすることに
より、ドレインから出力される出力電圧の振幅範囲をこ
の電源電圧まで広げ、ダイナミックレンジを上限側に拡
大することが可能となる。
タをソースが電源に接続されたソース接地とすることに
より、ドレインから出力される出力電圧の振幅範囲をこ
の電源電圧まで広げ、ダイナミックレンジを上限側に拡
大することが可能となる。
【００１７】そして、定電流トランジスタや出力定電流
トランジスタをディプレッション型のＭＯＳ・ＦＥＴと
することにより、ゲート−ソース間電圧が０Ｖの場合に
も適当な定電圧を供給することができるので、バイアス
電圧のために別途電源を用意する必要がなくなる。
トランジスタをディプレッション型のＭＯＳ・ＦＥＴと
することにより、ゲート−ソース間電圧が０Ｖの場合に
も適当な定電圧を供給することができるので、バイアス
電圧のために別途電源を用意する必要がなくなる。
【００１８】
【実施例】以下、図面を参照しながら、本発明の実施例
を詳述する。
を詳述する。
【００１９】（第１実施例）図１乃至図３は本発明の第
１実施例を示すものであって、図１は差動増幅器の構成
を示す回路図、図２はディプレッション型Ｎチャンネル
ＭＯＳ・ＦＥＴの特性を示す図、図３は差動増幅器の入
出力特性を示す図である。なお、図７に示した従来例と
同様の機能を有する構成部材には同じ符号を付記する。
１実施例を示すものであって、図１は差動増幅器の構成
を示す回路図、図２はディプレッション型Ｎチャンネル
ＭＯＳ・ＦＥＴの特性を示す図、図３は差動増幅器の入
出力特性を示す図である。なお、図７に示した従来例と
同様の機能を有する構成部材には同じ符号を付記する。
【００２０】本実施例の差動増幅器は、図１に示すよう
に、ＮチャンネルＭＯＳ・ＦＥＴからなるトランジスタ
Ｎ1〜Ｎ3，Ｎ8，Ｎ10とＰチャンネルＭＯＳ・ＦＥＴか
らなるトランジスタＰ4，Ｐ5，Ｐ9とによって構成され
ている。
に、ＮチャンネルＭＯＳ・ＦＥＴからなるトランジスタ
Ｎ1〜Ｎ3，Ｎ8，Ｎ10とＰチャンネルＭＯＳ・ＦＥＴか
らなるトランジスタＰ4，Ｐ5，Ｐ9とによって構成され
ている。
【００２１】トランジスタＮ1は、ゲートに非反転入力
側の入力電圧ＶIN+が印加される入力トランジスタであ
り、トランジスタＮ2は、ゲートに反転入力側の入力電
圧ＶIN-が印加される入力トランジスタである。また、
これらのトランジスタＮ1，Ｎ2は、それぞれディプレッ
ション型のＭＯＳ・ＦＥＴで構成されている。ディプレ
ッション型のＭＯＳ・ＦＥＴは、図２に示すように、ゲ
ート−ソース間電圧ＶGSが０Ｖのときでもドレイン電流
ＩDが流れて能動状態となる。従って、このようなディ
プレッション型のＭＯＳ・ＦＥＴをトランジスタＮ1，
Ｎ2に使用すると、例えば入力電圧ＶIN-を０Ｖとしたと
きの入力電圧ＶIN+に対する出力電圧ＶOUTの関係は図３
のようになり、入力電圧ＶIN+が０Ｖまで低下しても出
力電圧ＶOUTが得られようになる。
側の入力電圧ＶIN+が印加される入力トランジスタであ
り、トランジスタＮ2は、ゲートに反転入力側の入力電
圧ＶIN-が印加される入力トランジスタである。また、
これらのトランジスタＮ1，Ｎ2は、それぞれディプレッ
ション型のＭＯＳ・ＦＥＴで構成されている。ディプレ
ッション型のＭＯＳ・ＦＥＴは、図２に示すように、ゲ
ート−ソース間電圧ＶGSが０Ｖのときでもドレイン電流
ＩDが流れて能動状態となる。従って、このようなディ
プレッション型のＭＯＳ・ＦＥＴをトランジスタＮ1，
Ｎ2に使用すると、例えば入力電圧ＶIN-を０Ｖとしたと
きの入力電圧ＶIN+に対する出力電圧ＶOUTの関係は図３
のようになり、入力電圧ＶIN+が０Ｖまで低下しても出
力電圧ＶOUTが得られようになる。
【００２２】トランジスタＮ3は、ゲートにバイアス電
圧切り替え回路を介し定電流を設定するためのバイアス
電圧Ｖbが印加されて定電流回路を構成している。この
ような定電流回路は、信号成分に対して高インピーダン
スとなり、トランジスタＮ1，Ｎ2の共通のソース抵抗と
なる高インピーダンス回路を構成する。バイアス電圧切
り替え回路は、トランジスタＮ8，Ｎ9，Ｐ10とインバー
タ１ａとからなる。トランジスタＰ9，Ｎ10は、アナロ
グスイッチを構成しており、バイアス電圧切り替え信号
ＣＴＲがＧＮＤレベルの場合に、トランジスタＰ9とイ
ンバータ１ａを介したトランジスタＮ10がオンとなるの
で、バイアス電圧ＶbをトランジスタＮ3のゲートに印加
することができるようになっている。また、バイアス電
圧切り替え信号ＣＴＲは、トランジスタＮ8のゲートに
も入力されるようになっていて、バイアス電圧切り替え
信号ＣＴＲがＶDDレベルの場合に、トランジスタＮ3の
ゲートをＧＮＤレベルまで引き下げこのトランジスタＮ
3をオフさせるようになっている。トランジスタＰ4，Ｐ
5は、カレントミラー回路を構成している。そして、こ
れらのトランジスタＮ3，Ｐ4，Ｐ5，Ｎ8，Ｐ9，Ｎ10
は、全てエンハンスメント型のＭＯＳ・ＦＥＴからな
る。
圧切り替え回路を介し定電流を設定するためのバイアス
電圧Ｖbが印加されて定電流回路を構成している。この
ような定電流回路は、信号成分に対して高インピーダン
スとなり、トランジスタＮ1，Ｎ2の共通のソース抵抗と
なる高インピーダンス回路を構成する。バイアス電圧切
り替え回路は、トランジスタＮ8，Ｎ9，Ｐ10とインバー
タ１ａとからなる。トランジスタＰ9，Ｎ10は、アナロ
グスイッチを構成しており、バイアス電圧切り替え信号
ＣＴＲがＧＮＤレベルの場合に、トランジスタＰ9とイ
ンバータ１ａを介したトランジスタＮ10がオンとなるの
で、バイアス電圧ＶbをトランジスタＮ3のゲートに印加
することができるようになっている。また、バイアス電
圧切り替え信号ＣＴＲは、トランジスタＮ8のゲートに
も入力されるようになっていて、バイアス電圧切り替え
信号ＣＴＲがＶDDレベルの場合に、トランジスタＮ3の
ゲートをＧＮＤレベルまで引き下げこのトランジスタＮ
3をオフさせるようになっている。トランジスタＰ4，Ｐ
5は、カレントミラー回路を構成している。そして、こ
れらのトランジスタＮ3，Ｐ4，Ｐ5，Ｎ8，Ｐ9，Ｎ10
は、全てエンハンスメント型のＭＯＳ・ＦＥＴからな
る。
【００２３】上記構成の差動増幅器は、入力電圧ＶIN
+，ＶIN-の差電圧を増幅して出力電圧ＶOUTとして出力
する回路である。即ち、例えば反転入力側の入力電圧Ｖ
IN-よりも非反転入力側の入力電圧ＶIN+の方が高電圧に
なると、トランジスタＮ2のドレイン電圧が上昇し出力
電圧ＶOUTも高くなり、逆に反転入力側の入力電圧ＶIN-
の方が高電圧になると、トランジスタＮ2のドレイン電
圧が下降し出力電圧ＶOUTも低くなる。また、入力電圧
ＶIN+，ＶIN-がエンハンスメント型のＭＯＳ・ＦＥＴの
しきい値電圧以下の場合でも、トランジスタＮ1，Ｎ2が
能動状態となるため、正常に差動増幅を行うことがで
き、出力電圧ＶOUTのダイナミックレンジを下限側に拡
大することができる。
+，ＶIN-の差電圧を増幅して出力電圧ＶOUTとして出力
する回路である。即ち、例えば反転入力側の入力電圧Ｖ
IN-よりも非反転入力側の入力電圧ＶIN+の方が高電圧に
なると、トランジスタＮ2のドレイン電圧が上昇し出力
電圧ＶOUTも高くなり、逆に反転入力側の入力電圧ＶIN-
の方が高電圧になると、トランジスタＮ2のドレイン電
圧が下降し出力電圧ＶOUTも低くなる。また、入力電圧
ＶIN+，ＶIN-がエンハンスメント型のＭＯＳ・ＦＥＴの
しきい値電圧以下の場合でも、トランジスタＮ1，Ｎ2が
能動状態となるため、正常に差動増幅を行うことがで
き、出力電圧ＶOUTのダイナミックレンジを下限側に拡
大することができる。
【００２４】ただし、トランジスタＮ1，Ｎ2は入力電圧
ＶIN+，ＶIN-が０Ｖの場合でも能動状態となるので、常
にＶDD電源からＧＮＤ電源への貫通電流が流れ消費電力
が増大する。そこで、本実施例では、図示しない制御回
路により、差動増幅器を動作させる場合にはバイアス電
圧切り替え信号ＣＴＲがＧＮＤレベルとなり、差動増幅
器を動作させない場合にはこのバイアス電圧切り替え信
号ＣＴＲがＶDDレベルとなるように制御している。この
ため、差動増幅器の動作時には、バイアス電圧切り替え
信号ＣＴＲがＧＮＤレベルとなるので、トランジスタＮ
8がオフになると共に、トランジスタＰ9，Ｎ10からなる
アナログスイッチがオンとなって、定電流回路を構成す
るトランジスタＮ3のゲートにバイアス電圧Ｖbを供給し
て通常の定電流動作を行わせることができる。また、差
動増幅器を動作させない時には、バイアス電圧切り替え
信号ＣＴＲがＶDDレベルとなるため、アナログスイッチ
がオフになると共に、トランジスタＮ8がオンとなって
トランジスタＮ3をオフにするので、貫通電流を無くす
ことができる。
ＶIN+，ＶIN-が０Ｖの場合でも能動状態となるので、常
にＶDD電源からＧＮＤ電源への貫通電流が流れ消費電力
が増大する。そこで、本実施例では、図示しない制御回
路により、差動増幅器を動作させる場合にはバイアス電
圧切り替え信号ＣＴＲがＧＮＤレベルとなり、差動増幅
器を動作させない場合にはこのバイアス電圧切り替え信
号ＣＴＲがＶDDレベルとなるように制御している。この
ため、差動増幅器の動作時には、バイアス電圧切り替え
信号ＣＴＲがＧＮＤレベルとなるので、トランジスタＮ
8がオフになると共に、トランジスタＰ9，Ｎ10からなる
アナログスイッチがオンとなって、定電流回路を構成す
るトランジスタＮ3のゲートにバイアス電圧Ｖbを供給し
て通常の定電流動作を行わせることができる。また、差
動増幅器を動作させない時には、バイアス電圧切り替え
信号ＣＴＲがＶDDレベルとなるため、アナログスイッチ
がオフになると共に、トランジスタＮ8がオンとなって
トランジスタＮ3をオフにするので、貫通電流を無くす
ことができる。
【００２５】従って、本実施例の差動増幅器によれば、
トランジスタＮ1，Ｎ2をディプレッション型のＭＯＳ・
ＦＥＴとすることにより、出力電圧ＶOUTの振幅範囲を
下限側に広げダイナミックレンジを拡大すると共に、貫
通電流を無くして消費電力の低減を図ることができるよ
うになる。
トランジスタＮ1，Ｎ2をディプレッション型のＭＯＳ・
ＦＥＴとすることにより、出力電圧ＶOUTの振幅範囲を
下限側に広げダイナミックレンジを拡大すると共に、貫
通電流を無くして消費電力の低減を図ることができるよ
うになる。
【００２６】なお、本実施例において、定電流回路を構
成するトランジスタＮ3をディプレッション型のＭＯＳ
・ＦＥＴで構成すれば、このトランジスタＮ3のゲート
をそのままＧＮＤ電源に接続してゲート−ソース間電圧
を０Ｖにしても一定のドレイン電流が流れるので、別個
にバイアス電圧Ｖbを用意する必要がなくなる。ただ
し、この場合には、ゲート−ソース間電圧が０Ｖのとき
に所望する定電流が流れるようにディプレッション型Ｍ
ＯＳ・ＦＥＴのチャンネルを形成する必要がある。ま
た、この場合、差動増幅器を動作させない時にトランジ
スタＮ3をオフさせようとすると、負電圧を印加するバ
イアス電圧を新たに別個用意する必要が生じる。
成するトランジスタＮ3をディプレッション型のＭＯＳ
・ＦＥＴで構成すれば、このトランジスタＮ3のゲート
をそのままＧＮＤ電源に接続してゲート−ソース間電圧
を０Ｖにしても一定のドレイン電流が流れるので、別個
にバイアス電圧Ｖbを用意する必要がなくなる。ただ
し、この場合には、ゲート−ソース間電圧が０Ｖのとき
に所望する定電流が流れるようにディプレッション型Ｍ
ＯＳ・ＦＥＴのチャンネルを形成する必要がある。ま
た、この場合、差動増幅器を動作させない時にトランジ
スタＮ3をオフさせようとすると、負電圧を印加するバ
イアス電圧を新たに別個用意する必要が生じる。
【００２７】（第２実施例）図４は本発明の第２実施例
を示すものであって、差動増幅器の構成を示す回路図で
ある。なお、図１に示した第１実施例及び図８に示した
従来例と同様の機能を有する構成部材には同じ符号を付
記する。
を示すものであって、差動増幅器の構成を示す回路図で
ある。なお、図１に示した第１実施例及び図８に示した
従来例と同様の機能を有する構成部材には同じ符号を付
記する。
【００２８】本実施例の差動増幅器は、差動増幅部１と
出力バッファ部２とからなる。差動増幅部１は、Ｎチャ
ンネルＭＯＳ・ＦＥＴからなるトランジスタＮ1〜Ｎ3と
ＰチャンネルＭＯＳ・ＦＥＴからなるトランジスタＰ
4，Ｐ5とによって構成されている。これらのトランジス
タＮ1〜Ｎ3，Ｐ4，Ｐ5は、図１に示した第１実施例の差
動増幅器とほぼ同じ構成である。従って、バイアス電圧
Ｖbが切り替え可能となっている点を除けば、同様に入
力電圧ＶIN+，ＶIN-の差を増幅する差動増幅動作を行う
ことができる。また、入力トランジスであるトランジス
タＮ1，Ｎ2がディプレッション型のＭＯＳ・ＦＥＴであ
るため、入力電圧ＶIN+，ＶIN-がエンハンスメント型の
ＭＯＳ・ＦＥＴのしきい値電圧以下の場合でも、正常に
増幅動作を行うことができる。ただし、本実施例の場合
には、反転入力側のトランジスタＮ2のドレイン電圧が
トランジスタＰ4，Ｐ5によるカレントミラー回路のゲー
ト電圧になると共に、非反転入力側のトランジスタＮ1
のドレインからこの差動増幅部１の出力を引き出してい
るため、第１実施例の場合とは逆に非反転入力側の入力
電圧ＶIN+の方が高電圧になると差動増幅回路１の出力
電圧は下降する関係となる。
出力バッファ部２とからなる。差動増幅部１は、Ｎチャ
ンネルＭＯＳ・ＦＥＴからなるトランジスタＮ1〜Ｎ3と
ＰチャンネルＭＯＳ・ＦＥＴからなるトランジスタＰ
4，Ｐ5とによって構成されている。これらのトランジス
タＮ1〜Ｎ3，Ｐ4，Ｐ5は、図１に示した第１実施例の差
動増幅器とほぼ同じ構成である。従って、バイアス電圧
Ｖbが切り替え可能となっている点を除けば、同様に入
力電圧ＶIN+，ＶIN-の差を増幅する差動増幅動作を行う
ことができる。また、入力トランジスであるトランジス
タＮ1，Ｎ2がディプレッション型のＭＯＳ・ＦＥＴであ
るため、入力電圧ＶIN+，ＶIN-がエンハンスメント型の
ＭＯＳ・ＦＥＴのしきい値電圧以下の場合でも、正常に
増幅動作を行うことができる。ただし、本実施例の場合
には、反転入力側のトランジスタＮ2のドレイン電圧が
トランジスタＰ4，Ｐ5によるカレントミラー回路のゲー
ト電圧になると共に、非反転入力側のトランジスタＮ1
のドレインからこの差動増幅部１の出力を引き出してい
るため、第１実施例の場合とは逆に非反転入力側の入力
電圧ＶIN+の方が高電圧になると差動増幅回路１の出力
電圧は下降する関係となる。
【００２９】出力バッファ部２は、ＰチャンネルＭＯＳ
・ＦＥＴからなるトランジスタＰ6とＮチャンネルＭＯ
Ｓ・ＦＥＴからなるトランジスタＮ7とによって構成さ
れている。トランジスタＰ6は、ゲートに上記差動増幅
部１の出力が接続されて出力トランジスタを構成し、ソ
ースがＶDD電源に接続されると共に、ドレインがトラン
ジスタＮ7を介してＧＮＤ電源に接続されている。トラ
ンジスタＮ7は、ゲートに定電流を設定するためのバイ
アス電圧Ｖboが印加されて定電流回路を構成している。
また、このトランジスタＰ6のドレイン電圧が出力バッ
ファ部２、即ち差動増幅器の出力電圧ＶOUTとなる。
・ＦＥＴからなるトランジスタＰ6とＮチャンネルＭＯ
Ｓ・ＦＥＴからなるトランジスタＮ7とによって構成さ
れている。トランジスタＰ6は、ゲートに上記差動増幅
部１の出力が接続されて出力トランジスタを構成し、ソ
ースがＶDD電源に接続されると共に、ドレインがトラン
ジスタＮ7を介してＧＮＤ電源に接続されている。トラ
ンジスタＮ7は、ゲートに定電流を設定するためのバイ
アス電圧Ｖboが印加されて定電流回路を構成している。
また、このトランジスタＰ6のドレイン電圧が出力バッ
ファ部２、即ち差動増幅器の出力電圧ＶOUTとなる。
【００３０】上記構成の差動増幅器は、差動増幅部１の
差動出力電圧が上昇すると、出力バッファ部２における
トランジスタＰ6のソース−ドレイン間電圧が上昇する
ので出力電圧ＶOUTは低くなり、逆に差動出力電圧が下
降すると、トランジスタＰ6のソース−ドレイン間電圧
も下降するので出力電圧ＶOUTは高くなる。ただし、入
力電圧ＶIN+，ＶIN-に対する出力電圧ＶOUTの関係は第
１実施例と同じになる。しかも、この出力バッファ部２
は、図８に示した従来例の場合と異なり、差動増幅部１
の差動出力がＧＮＤレベルとなった場合に、トランジス
タＰ6のソース−ドレイン間電圧が０Ｖとなり、出力電
圧ＶOUTに電源電圧ＶDDを出力させることができるの
で、この出力電圧ＶOUTの上限側の制限を無くすことが
できる。
差動出力電圧が上昇すると、出力バッファ部２における
トランジスタＰ6のソース−ドレイン間電圧が上昇する
ので出力電圧ＶOUTは低くなり、逆に差動出力電圧が下
降すると、トランジスタＰ6のソース−ドレイン間電圧
も下降するので出力電圧ＶOUTは高くなる。ただし、入
力電圧ＶIN+，ＶIN-に対する出力電圧ＶOUTの関係は第
１実施例と同じになる。しかも、この出力バッファ部２
は、図８に示した従来例の場合と異なり、差動増幅部１
の差動出力がＧＮＤレベルとなった場合に、トランジス
タＰ6のソース−ドレイン間電圧が０Ｖとなり、出力電
圧ＶOUTに電源電圧ＶDDを出力させることができるの
で、この出力電圧ＶOUTの上限側の制限を無くすことが
できる。
【００３１】従って、本実施例の差動増幅器によれば、
差動増幅部１のトランジスタＮ1，Ｎ2をディプレッショ
ン型のＭＯＳ・ＦＥＴとし、出力バッファ部２の出力ト
ランジスタにＰチャンネルＭＯＳ・ＦＥＴからなるトラ
ンジスタＰ6を用いることにより、出力電圧ＶOUTの振幅
範囲を下限側と上限側に広げダイナミックレンジを拡大
することができるようになる。。
差動増幅部１のトランジスタＮ1，Ｎ2をディプレッショ
ン型のＭＯＳ・ＦＥＴとし、出力バッファ部２の出力ト
ランジスタにＰチャンネルＭＯＳ・ＦＥＴからなるトラ
ンジスタＰ6を用いることにより、出力電圧ＶOUTの振幅
範囲を下限側と上限側に広げダイナミックレンジを拡大
することができるようになる。。
【００３２】なお、本実施例においても、第１実施例の
場合と同様に、定電流回路を構成する差動増幅部１のト
ランジスタＮ3と出力バッファ部２のトランジスタＮ7を
ディプレッション型のＭＯＳ・ＦＥＴで構成することに
より、バイアス電圧Ｖb，Ｖboを別個に用意する必要が
なくなる。
場合と同様に、定電流回路を構成する差動増幅部１のト
ランジスタＮ3と出力バッファ部２のトランジスタＮ7を
ディプレッション型のＭＯＳ・ＦＥＴで構成することに
より、バイアス電圧Ｖb，Ｖboを別個に用意する必要が
なくなる。
【００３３】（第３実施例）図５は本発明の第３実施例
を示すものであって、差動増幅器の構成を示す回路図で
ある。なお、図１及び図４に示した第１実施例及び第２
実施例と同様の機能を有する構成部材には同じ符号を付
記する。
を示すものであって、差動増幅器の構成を示す回路図で
ある。なお、図１及び図４に示した第１実施例及び第２
実施例と同様の機能を有する構成部材には同じ符号を付
記する。
【００３４】本実施例の差動増幅器は、差動増幅部１と
出力バッファ部２とで構成される点で図４の第２実施例
と同じである。また、出力バッファ部２の構成もこの第
２実施例と全く同じである。ただし、差動増幅部１にお
いて定電流回路を構成するトランジスタＮ3のゲートに
は、図１に示した第１実施例の差動増幅器におけるトラ
ンジスタＮ8，Ｎ9，Ｐ10とインバータ１ａからなるバイ
アス電圧切り替え回路が接続されている。
出力バッファ部２とで構成される点で図４の第２実施例
と同じである。また、出力バッファ部２の構成もこの第
２実施例と全く同じである。ただし、差動増幅部１にお
いて定電流回路を構成するトランジスタＮ3のゲートに
は、図１に示した第１実施例の差動増幅器におけるトラ
ンジスタＮ8，Ｎ9，Ｐ10とインバータ１ａからなるバイ
アス電圧切り替え回路が接続されている。
【００３５】上記構成の差動増幅器は、第２実施例と同
様に動作する。しかも、第１実施例と同様に、差動増幅
部１を動作させない時には、バイアス電圧切り替え信号
ＣＴＲがＶDDレベルとなるため、トランジスタＰ9，Ｎ1
0のアナログスイッチがオフになると共に、トランジス
タＮ8がオンとなってトランジスタＮ3をオフにするので
貫通電流を無くすことができる。
様に動作する。しかも、第１実施例と同様に、差動増幅
部１を動作させない時には、バイアス電圧切り替え信号
ＣＴＲがＶDDレベルとなるため、トランジスタＰ9，Ｎ1
0のアナログスイッチがオフになると共に、トランジス
タＮ8がオンとなってトランジスタＮ3をオフにするので
貫通電流を無くすことができる。
【００３６】従って、本実施例の差動増幅器によれば、
出力電圧ＶOUTの振幅範囲を下限側と上限側に広げダイ
ナミックレンジを広げると共に、貫通電流を無くして消
費電力の低減を図ることができるようになる。
出力電圧ＶOUTの振幅範囲を下限側と上限側に広げダイ
ナミックレンジを広げると共に、貫通電流を無くして消
費電力の低減を図ることができるようになる。
【００３７】なお、本実施例においても、第２実施例の
場合と同様に、出力バッファ部２の定電流回路であるト
ランジスタＮ7をディプレッション型のＭＯＳ・ＦＥＴ
で構成することにより、バイアス電圧Ｖboを別個に用意
する必要がなくなる。
場合と同様に、出力バッファ部２の定電流回路であるト
ランジスタＮ7をディプレッション型のＭＯＳ・ＦＥＴ
で構成することにより、バイアス電圧Ｖboを別個に用意
する必要がなくなる。
【００３８】（第４実施例）図６は本発明の第４実施例
を示すものであって、差動増幅器の構成を示す回路図で
ある。なお、図４に示した第２実施例と同様の機能を有
する構成部材には同じ符号を付記する。
を示すものであって、差動増幅器の構成を示す回路図で
ある。なお、図４に示した第２実施例と同様の機能を有
する構成部材には同じ符号を付記する。
【００３９】本実施例は、図４に示した第２実施例の差
動増幅器における各ＭＯＳ・ＦＥＴのＮチャンネルとＰ
チャンネルを逆にした場合を示す。このため、差動増幅
部１の入力トランジスタはＰチャンネルのＭＯＳ・ＦＥ
ＴからなるトランジスタＰ1，Ｐ2で構成され、定電流回
路もＰチャンネルのＭＯＳ・ＦＥＴからなるトランジス
タＰ3で構成され、カレントミラー回路はＮチャンネル
のＭＯＳ・ＦＥＴからなるトランジスタＮ4，Ｎ5で構成
される。また、出力バッファ部２は、出力トランジスタ
がＮチャンネルのＭＯＳ・ＦＥＴからなるトランジスタ
Ｎ6で構成され、定電流回路がＰチャンネルのＭＯＳ・
ＦＥＴからなるトランジスタＰ7で構成されている。そ
して、ＶDD電源とＧＮＤ電源も、第２実施例の場合とは
逆になっている。
動増幅器における各ＭＯＳ・ＦＥＴのＮチャンネルとＰ
チャンネルを逆にした場合を示す。このため、差動増幅
部１の入力トランジスタはＰチャンネルのＭＯＳ・ＦＥ
ＴからなるトランジスタＰ1，Ｐ2で構成され、定電流回
路もＰチャンネルのＭＯＳ・ＦＥＴからなるトランジス
タＰ3で構成され、カレントミラー回路はＮチャンネル
のＭＯＳ・ＦＥＴからなるトランジスタＮ4，Ｎ5で構成
される。また、出力バッファ部２は、出力トランジスタ
がＮチャンネルのＭＯＳ・ＦＥＴからなるトランジスタ
Ｎ6で構成され、定電流回路がＰチャンネルのＭＯＳ・
ＦＥＴからなるトランジスタＰ7で構成されている。そ
して、ＶDD電源とＧＮＤ電源も、第２実施例の場合とは
逆になっている。
【００４０】本実施例の差動増幅器も、差動増幅部１の
トランジスタＰ1，Ｐ2をディプレッション型のＭＯＳ・
ＦＥＴとしているので、入力電圧ＶIN+，ＶIN-が電源電
圧ＶDDの場合（トランジスタＰ1，Ｐ2のゲート−ソース
間電圧がしきい値電圧より低い０Ｖの場合）にもこれら
のトランジスタＰ1，Ｐ2が能動状態となり、出力電圧Ｖ
OUTの振幅範囲を下限側に広げることができる。ただ
し、ここでいう下限側とは電源電圧ＶDD側を指す。ま
た、出力バッファ部２の出力トランジスタには、図８に
示した従来例と同様にＮチャンネルＭＯＳ・ＦＥＴから
なるトランジスタＮ6を用いているが、この場合のトラ
ンジスタＮ6は、ソースフォロワではなくソース接地と
なっているので、出力電圧ＶOUTの振幅範囲を上限側に
広げることができる。ただし、ここでいう上限側とはＧ
ＮＤレベル側を指す。そして、この結果、第２実施例と
同様にダイナミックレンジを拡大することができるよう
になる。
トランジスタＰ1，Ｐ2をディプレッション型のＭＯＳ・
ＦＥＴとしているので、入力電圧ＶIN+，ＶIN-が電源電
圧ＶDDの場合（トランジスタＰ1，Ｐ2のゲート−ソース
間電圧がしきい値電圧より低い０Ｖの場合）にもこれら
のトランジスタＰ1，Ｐ2が能動状態となり、出力電圧Ｖ
OUTの振幅範囲を下限側に広げることができる。ただ
し、ここでいう下限側とは電源電圧ＶDD側を指す。ま
た、出力バッファ部２の出力トランジスタには、図８に
示した従来例と同様にＮチャンネルＭＯＳ・ＦＥＴから
なるトランジスタＮ6を用いているが、この場合のトラ
ンジスタＮ6は、ソースフォロワではなくソース接地と
なっているので、出力電圧ＶOUTの振幅範囲を上限側に
広げることができる。ただし、ここでいう上限側とはＧ
ＮＤレベル側を指す。そして、この結果、第２実施例と
同様にダイナミックレンジを拡大することができるよう
になる。
【００４１】なお、第１実施例及び第３実施例について
も、このように各ＭＯＳ・ＦＥＴのＮチャンネルとＰチ
ャンネルを逆に構成することができ、それぞれの場合に
同様の効果が得られる。
も、このように各ＭＯＳ・ＦＥＴのＮチャンネルとＰチ
ャンネルを逆に構成することができ、それぞれの場合に
同様の効果が得られる。
【００４２】
【発明の効果】本発明の差動増幅器では、非反転入力ト
ランジスタと反転入力トランジスタがディプレッション
型のＭＯＳ・ＦＥＴで構成されているため、入力電圧が
０Ｖとなるまで確実に差動出力が得られるようになり、
ダイナミックレンジを下限側に拡大することができるよ
うになる。
ランジスタと反転入力トランジスタがディプレッション
型のＭＯＳ・ＦＥＴで構成されているため、入力電圧が
０Ｖとなるまで確実に差動出力が得られるようになり、
ダイナミックレンジを下限側に拡大することができるよ
うになる。
【００４３】また、バイアス電圧を切り替え可能とする
ことにより、不使用時にディプレッション型のＭＯＳ・
ＦＥＴに生じる貫通電流を遮断し、消費電力が増大する
のを防止することができる。
ことにより、不使用時にディプレッション型のＭＯＳ・
ＦＥＴに生じる貫通電流を遮断し、消費電力が増大する
のを防止することができる。
【００４４】さらに、出力バッファ部から出力される出
力電圧の振幅範囲を電源電圧の幅一杯にまで広げること
が可能となるので、ダイナミックレンジを上限側に拡大
することができるようになる。。
力電圧の振幅範囲を電源電圧の幅一杯にまで広げること
が可能となるので、ダイナミックレンジを上限側に拡大
することができるようになる。。
【００４５】そして、定電流トランジスタや出力定電圧
トランジスタをディプレッション型のＭＯＳ・ＦＥＴと
することにより、バイアス電圧のために別途電源を用意
する必要がなくなる。
トランジスタをディプレッション型のＭＯＳ・ＦＥＴと
することにより、バイアス電圧のために別途電源を用意
する必要がなくなる。
【図１】本発明の第１実施例を示すものであって、差動
増幅器の構成を示す回路図である。
増幅器の構成を示す回路図である。
【図２】本発明の第１実施例を示すものであって、ディ
プレッション型ＮチャンネルＭＯＳ・ＦＥＴの特性を示
す図である。
プレッション型ＮチャンネルＭＯＳ・ＦＥＴの特性を示
す図である。
【図３】本発明の第１実施例を示すものであって、差動
増幅器の入出力特性を示す図である。
増幅器の入出力特性を示す図である。
【図４】本発明の第２実施例を示すものであって、差動
増幅器の構成を示す回路図である。
増幅器の構成を示す回路図である。
【図５】本発明の第３実施例を示すものであって、差動
増幅器の構成を示す回路図である。
増幅器の構成を示す回路図である。
【図６】本発明の第４実施例を示すものであって、差動
増幅器の構成を示す回路図である。
増幅器の構成を示す回路図である。
【図７】従来例を示すものであって、差動増幅器の構成
を示す回路図である。
を示す回路図である。
【図８】他の従来例を示すものであって、差動増幅器の
構成を示す回路図である。
構成を示す回路図である。
【図９】従来例を示すものであって、差動増幅器の入出
力特性を示す図である。
力特性を示す図である。
１ 差動増幅部 ２ 出力バッファ部 Ｎ1，Ｐ1 非反転入力トランジスタ Ｎ2，Ｐ2 反転入力トランジスタ Ｎ3，Ｐ3 定電流回路のトランジスタ Ｎ6，Ｐ6 出力トランジスタ Ｎ7，Ｐ7 定電流回路のトランジスタ Ｖb，Ｖbo バイアス電圧 ＣＴＲ バイアス電圧切り替え信号
Claims (5)
- 【請求項１】 ＭＯＳ・ＦＥＴからなり、差動増幅を行
う２つの入力信号をそれぞれのゲートに入力する非反転
入力トランジスタと反転入力トランジスタとを備えた差
動増幅器において、 該非反転入力トランジスタおよび該反転入力トランジス
タがディプレッション型のＭＯＳ・ＦＥＴで構成されて
いる差動増幅器。 - 【請求項２】 前記非反転入力トランジスタおよび前記
反転入力トランジスタのソースに共通に接続された高イ
ンピーダンス回路が、ゲートに一定のバイアス電圧を印
加されるＭＯＳ・ＦＥＴからなる定電流トランジスタに
よって構成され、該定電流トランジスタのゲートに印加
するバイアス電圧を切り替える手段が設けられている請
求項１に記載の差動増幅器。 - 【請求項３】 前記非反転入力トランジスタおよび前記
反転入力トランジスタのソースに共通に接続された高イ
ンピーダンス回路が、ゲートに一定のバイアス電圧を印
加されるＭＯＳ・ＦＥＴからなる定電流トランジスタに
よって構成され、該定電流トランジスタがディプレッシ
ョン型のＭＯＳ・ＦＥＴで構成されている請求項１に記
載の差動増幅器。 - 【請求項４】 ゲートが前記非反転入力トランジスタ又
は前記反転入力トランジスタのいずれかのドレインに接
続され、ソースが第１電源に接続されたＭＯＳ・ＦＥＴ
からなる出力トランジスタと、ドレインが該出力トラン
ジスタのドレインに接続され、ソースが第２電源に接続
されると共に、ゲートに一定のバイアス電圧が印加され
たＭＯＳ・ＦＥＴからなる出力定電流トランジスタとか
らなる出力バッファ部を備えている請求項１乃至請求項
３のいずれかに記載の差動増幅器。 - 【請求項５】 前記出力定電流トランジスタがディプレ
ッション型のＭＯＳ・ＦＥＴで構成されている請求項４
に記載の差動増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5216693A JPH06216666A (ja) | 1992-11-30 | 1993-08-31 | 差動増幅器 |
| US08/158,985 US5440272A (en) | 1992-11-30 | 1993-11-30 | Differential amplifier |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32010892 | 1992-11-30 | ||
| JP4-320108 | 1992-11-30 | ||
| JP5216693A JPH06216666A (ja) | 1992-11-30 | 1993-08-31 | 差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216666A true JPH06216666A (ja) | 1994-08-05 |
Family
ID=26521575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5216693A Pending JPH06216666A (ja) | 1992-11-30 | 1993-08-31 | 差動増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5440272A (ja) |
| JP (1) | JPH06216666A (ja) |
Cited By (9)
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| JP2004518993A (ja) * | 2000-11-30 | 2004-06-24 | トムソン ライセンシング ソシエテ アノニム | 液晶表示装置用の駆動回路および方法 |
| JP2007150380A (ja) * | 2005-11-24 | 2007-06-14 | Hitachi High-Technologies Corp | 演算増幅器及びそれを用いた走査電子顕微鏡 |
| JP2012054649A (ja) * | 2010-08-31 | 2012-03-15 | Nippon Telegr & Teleph Corp <Ntt> | 電流切り替え回路 |
| WO2019073883A1 (ja) | 2017-10-11 | 2019-04-18 | 浜松ホトニクス株式会社 | 差動増幅器、画素回路および固体撮像装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320429B1 (en) * | 1991-06-28 | 2001-11-20 | Fuji Electric Co., Ltd. | Integrated circuit having a comparator circuit including at least one differential amplifier |
| JPH07130193A (ja) * | 1993-09-10 | 1995-05-19 | Toshiba Corp | バッファ回路及びこれを用いた液晶ディスプレイ装置 |
| JP3384207B2 (ja) * | 1995-09-22 | 2003-03-10 | 株式会社デンソー | 差動増幅回路 |
| CN1589461A (zh) * | 2002-10-11 | 2005-03-02 | 三菱电机株式会社 | 显示装置 |
| KR100979115B1 (ko) * | 2007-12-21 | 2010-08-31 | 주식회사 하이닉스반도체 | 바이어스전압 생성회로 및 위상고정루프 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS61225911A (ja) * | 1985-03-30 | 1986-10-07 | Toshiba Corp | 演算増幅器 |
| GB2206010A (en) * | 1987-06-08 | 1988-12-21 | Philips Electronic Associated | Differential amplifier and current sensing circuit including such an amplifier |
-
1993
- 1993-08-31 JP JP5216693A patent/JPH06216666A/ja active Pending
- 1993-11-30 US US08/158,985 patent/US5440272A/en not_active Expired - Lifetime
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|---|---|
| US5440272A (en) | 1995-08-08 |
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