JPH0235485B2 - - Google Patents

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JPH0235485B2
JPH0235485B2 JP57216845A JP21684582A JPH0235485B2 JP H0235485 B2 JPH0235485 B2 JP H0235485B2 JP 57216845 A JP57216845 A JP 57216845A JP 21684582 A JP21684582 A JP 21684582A JP H0235485 B2 JPH0235485 B2 JP H0235485B2
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Description

【発明の詳細な説明】 この発明は、演算増幅回路に関し、特に、
MOS集積回路に適した演算増幅回路に関する。
第１図は、従来のMOS集積回路における基本
的な演算増幅回路（以下オペアンプと称する）を
示す。図において、１は差動入力段、２は出力増
幅段、また、３は位相補償回路である。
差動入力段１は一対の入力差動MOSFET（絶
縁ゲート形電界効果トランジスタ）M1，M2と、
アクテイブ負荷MOSFET M3，M4と、定電流用
MOSFET M5とからなる。また、出力増幅段は、
駆動MOSFET M6と定電流用MOSFETM7とか
らなる。
上記オペアンプは、電源電圧VDDに電源雑音が
のつた場合、MOSFET M6のソース電圧が上下
にゆれるが、このとき、MOSFET M4を介して
ノードn1の電位がゆれ、MOSFET M6のゲート
電圧も同じように上下にゆれて相殺される。その
ため、MOSFET M6のドレイン側の出力電圧
Vputには、MOSFET M6を介して電源雑音が表
われることはほとんどない。
しかも、上記電源雑音が低周波領域の場合に
は、位相補償用のコンデンサC1によつてノイズ
がカツトされて、ノードn1から位相補償回路３を
通して出力電圧Vputに電源雑音が伝わつて来るこ
ともない。
すなわち、上記オペアンプは、低周波領域の電
源雑音に対する電源雑音除去比（以下PSRRと称
する）が比較的良好であつた。
ところが、上記電源雑音が300KHz前後の高周
波領域になると、低周波領域の場合と同様に
MOSFET Q6を介して出力電圧Vputに電源雑音が
表われることは少ないが、位相補償用コンデンサ
C1が高周波のノイズをカツトできず、出力Vputに
電源雑音が伝わつていた。つまり、従来のオペア
ンプは、高周波領域におけるPSRRが低周波領域
に比べて劣下するという問題点があつた。
そこで、この発明は、差動入力段を構成するア
クテイブ負荷MOSFETのゲート端子を、コンデ
ンサを介して交流的に接地させて、負荷
MOSFETのゲート電圧を押さえてやることによ
り、電源雑音が差動入力段から位相補償回路を通
つて出力端子に伝わらないようにし、これによつ
て、極めて簡単な回路構成で高周波領域の電源雑
音に対するPSRRを向上させることができるよう
にすることを目的とする。
以下、図面を用いてこの発明を説明する。
第２図は本発明に係る演算増幅回路の一実施例
を示すものである。
差動入力段１は、特に制限されないが一対のＮ
チヤンネル形MOSFET M1，M2と、この
MOSFET M1，M2のドレインと電源電圧VDD（＋
5V）との間にそれぞれ接続されたＰチヤンネル
形MOSFET M3，M4と、上記MOSFET M1，
M2の共通ソースと電源電圧VSS（−5V）との間に
接続されたＮチヤンネル形のMOSFET M5とに
より構成されている。
上記MOSFET M3とM4のゲート端子は、それ
ぞれMOSFET M1のドレイン側のノードn0に接
続され、M3とM4はカレントミラー回路を構成
し、アクテイブ負荷トランジスタとして作用す
る。
また、上記MOSFET M5は図示しないバイア
ス回路からのバイアス電圧VBiasをゲート端子に
受けて、定電流源として動作する。
そして、上記MOSFET M1のゲート端子がオ
ペアンプの反転入力端子(-)として入力電圧Vio
の供給を受けるようにされる。また、MOSFET
M2のゲート端子は非反転入力端子(+)とされ、
一般に、回路の接地点に接続される。
上記(+)側の入力MOSFET M2のドレインと、
負荷MOSFET M4との接続ノードn1の電位が、
出力増幅段２を構成するＰチヤンネル形の
MOSFET M6のゲートに供給されてこれを駆動
させる。
上記駆動MOSFET M6と電源電圧VSSとの間に
接続されたＮチヤンネル形のMOSFET M7のゲ
ートには、前記MOSFET M5のゲート電圧と同
一のバイアス電圧VBiasが供給され、同じく定電
流源として動作するようにされている。
上記非反転入力端子(+)がグランドに接続さ
れ、反転入力端子(-)に入力電圧Vioが供給され
た場合、ノードn1には入力電圧Vioと同相の電圧
が表われる。例えば、入力電圧Vioが非反転入力
端子(+)の印加電圧（0V）よりも低くなると、ノ
ードn1のレベルが下がり、MOSFET M6が強く
オンされるようになつて、オン抵抗が小さくさ
れ、出力電圧Vputは上昇される。また、入力電圧
Vioが非反転入力端子(+)の電圧よりも高くなる
と、ノードn1のレベルが上がり、MOSFET M6
がオフされる方向に移行されてオン抵抗が大きく
され、出力電圧Vputは降下される。
位相補償回路３は、ノードn1′と出力増幅段２
の出力ノードn2との間に直列接続された抵抗R1
とコンデンサC1とからなる。この場合、抵抗R1
はMOSFETによつて構成することができる。
そして、上記差動入力段１の負荷MOSFET
M3とM4のゲート端子が接続されたノードn0′と、
回路の接地点との間に、コンデンサC0が接続さ
れている。これにより、差動入力段１の負荷
MOSFET M4は、上記コンデンサC0によつて、
ゲート端子が交流的に接地され、ゲート接地型増
幅回路として動作される。
上記コンデンサC0は、前記位相補償回路３の
コンデンサC1に浮遊容量分を加えたような大き
さ、つまり、コンデンサC1の容量（通常、数pF）
の１割増し程度の大きさの容量を持つようにされ
る。
前述したように、電源電圧VDDに高周波領域の
雑音がのつた場合、ノードn1のレベルがこの電源
雑音によつて上下にゆれると、位相補償回路３を
通つて出力ノードn2にノイズが伝わつてしまう。
コンデンサC0の設けられていない従来のオペ
アンプ（第１図）では、出力Vputを取り出して入
力端子に負帰還をかけた場合、位相がまわつて、
出力Vputにのつたノイズが差動入力段１で増幅さ
れて、ある値のノイズが出力Vputに表われてしま
う。しかし、上記実施例では、差動入力段１にコ
ンデンサC0が設けられているため、出力端子を
（−）入力端子に接続してボルテージフオロワを構
成した場合に、出力Vputにのつた高周波領域のノ
イズがノードn0に伝わつても、コンデンサC0によ
つて押えられてしまう。そのため、負荷
MOSFET M4を介してノードn1にノイズが増幅
して伝えられることはない。また、アクテイブ負
荷MOSFET M4のゲート電圧はコンデンサC0に
よつて交流的に接地されている。このため、負荷
MOSFET M4は、高周波領域のノイズに対して
ソース入力、ゲート接地の増幅作用を行う。すな
わち、上記負荷MOSFET M4は、そのソースが
結合された電源電圧VDDにのつた高周波領域のノ
イズ成分を増幅して、そのドレインが結合された
ノードn1に伝えるように作用する。しかしなが
ら、このノードn1に伝えられた高周波領域のノイ
ズは、一方において駆動MOSFET M6を介して
位相反転されて出力Vputに伝えられ、他方におい
て位相補償回路３を通して同相で出力Vputに伝え
られる。これにより、出力Vputでは両ノイズが相
殺されることになる。したがつて、前記のよう
に、出力Vputを取り出して入力端子に負帰還させ
ない構成においても、同様に高周波領域の電源雑
音を除去できるものとなる。
このように、上記実施例のオペアンプでは、
MOSFET M4のゲート電圧が、コンデンサC0に
よつて押えられているため、高周波領域のノイズ
が出力に表われにくくされ、高周波領域での
PSRRが向上される。
上記のように、差動入力段１のノードn0′と回
路の接地点との間に、コンデンサC0を接続した
場合、回路のPSRRが300KHz前後の高周波領域
において、コンデンサC0を接続しない場合に比
べて20dB程度改善されることが、シユミレーシ
ヨンの結果、確認された。
以上説明したように、この発明は、差動入力段
を構成するアクテイブ負荷トランジスタのゲート
端子を、コンデンサを介して交流的に接地させて
負荷トランジスタのゲート電圧を押えてやるよう
にしたので、極めて簡単な回路構成によつて、高
周波領域の電源雑音に対する回路のPSRRを向上
させることができる。これによつて、例えば、ス
イツチングレギユレータのような高周波雑音を持
つた電源回路が使用されているコーデツク
（CODEC）等を搭載した装置に、本発明に係る
オペアンプを適用した場合に、装置全体としての
PSRRを改善することができるようになる。
【図面の簡単な説明】
第１図は従来の演算増幅回路の一例を示す回路
図、第２図は本発明に係る演算増幅回路の一実施
例を示す回路図である。 １…差動入力段、２…出力増幅段、３…位相補
償回路、M1，M2…入力差動トランジスタ、M3，
M4…アクテイブ負荷トランジスタ、M5，M7…
定電流用トランジスタ、M6…駆動用トランジス
タ、C0…コンデンサ。

Claims (1)

  1. 【特許請求の範囲】 １ 一対の入力差動トランジスタを構成する第１
    導電型の第１、第２トランジスタと、上記第１ト
    ランジスタのドレイン電流が流される第１接続点
    と、上記第２トランジスタのドレイン電流が流さ
    れる第２接続点と、電源端子と上記第１接続点と
    の間に設けられ上記第１トランジスタのドレイン
    電流が流されることによつてバイアス電圧を形成
    する第２導電型の第３トランジスタと、上記電源
    端子と上記第２接続点との間に設けられゲートが
    上記第１接続点に結合されてなることによつて上
    記バイアス電圧に応ずるドレイン電流を上記第２
    接続点に流す第２導電型の第４トランジスタとを
    備えてなる差動入力段と、 上記電源端子と出力点との間に設けられ上記電
    源端子と上記第２接続点との間の電圧によつてソ
    ース・ゲート間電圧が決められる第２導電型の駆
    動トランジスタと、上記出力点に結合され上記駆
    動トランジスタのドレイン電流が流される負荷手
    段とを備える出力増幅段と、 上記第２接続点と上記出力点との間に設けられ
    た位相補償回路と、 上記第１接続点と回路の基準電位点との間に設
    けられたコンデンサと、 を備えてなり、上記コンデンサによつて上記第４
    トランジスタのソース・ゲート間電圧が上記電源
    端子に加わる雑音に影響されるようにされ上記出
    力点に加わる電源雑音が減少されるようにされて
    なることを特徴とする演算増幅回路。 ２ 上記負荷手段は、第１導電型の定電流用トラ
    ンジスタからなることを特徴とする特許請求の範
    囲第１項記載の演算増幅回路。 ３ 上記差動入力段は、上記第１、第２トランジ
    スタの共通ソースに結合された第１導電型の定電
    流トランジスタを備えてなることを特徴とする特
    許請求の範囲第１項又は第２項記載の演算増幅回
    路。
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