JPH06216872A - デジタル試験信号発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＳＴＭフレーム構造のデジタル試験信号のペ
イロード領域に設定するＶＣデータの開始位置Ｊ１をフ
レーム単位で任意に設定変更可能とする。 【構成】 ＳＴＭフレーム構造におけるポインタ領域に
設定するＨ１データ，Ｈ２データ及びペイロード領域内
におけるＶＣデータの開始位置Ｊ１の変更情報を各フレ
ーム単位で予めＨ１．Ｈ２メモリ１１及びトリガメモリ
１２に設定している。そして、カウンタ回路１６でもっ
てフレーム開始信号ＦＳ入力に応動して、各アドレスを
順次指定して、各メモリに記憶された各データをハード
的に読出して、信号合成回路２１でもってＶＣメモリ１
５のＶＣデータと共にＳＴＭフレーム構造に設定してい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は国際的な通信ネットワー
クに採用されるＳＴＭのフレーム構造を有したデジタル
試験信号を発生するデジタル試験信号発生装置に関す
る。

【０００２】

【従来の技術】ＣＣＩＴＴ（国際電信電話諮問委員会）
は世界の各国相互間で自由にデータを高速で伝送するた
めの新しい同期インタフェース規格を設定した。周知の
ように、この同期インタフェース規格においては１Ｇb/
s の高速信号を同期多重化するために、図１０に示すよ
うに、１フレームをＳＴＭ−１（Synchronous Transpor
t Model Level One)と呼ばれる 156Ｍb/s の270 バイト
×９行のフレーム構造で表現する。このＳＴＭ−１フレ
ームは図１１で示すようなＳＴＭ−０フレーム３個分を
多重化することにより生成される。

【０００３】図１１に示したＳＴＭ−０フレーム構造に
おいては、送信すべき実際のデータは、各行の４バイト
目から９０バイト目までのペイロード領域（収容場所）
に、ＶＣ（バーチャル・コンテナー）と呼ばれる規格化
された単位で設定される。具体的には、ＳＴＭ−０のペ
イロード領域においては、１行に８７個のＶＣデータが
格納され、１フレームで合計７８３（＝８７×９）個の
ＶＣデータが格納可能である。

【０００４】さらに、９行のうちの１〜３行目と５〜９
行目の各先頭３バイトにフレーム同期や誤り監視等の機
能を有するＳＯＨ（セクション・オーバー・ヘッド）を
格納するＳＯＨ領域が設定される。４行目の先頭３バイ
トには、ペイロード領域に設定された７８３個のＶＣデ
ータの先頭位置Ｊ１の絶対アドレス（番地）を示すＨ
１，Ｈ２，Ｈ３データを設定するポインタ領域が設けら
れている。

【０００５】このポインタ領域に設定されるＨ１，Ｈ
２，Ｈ３データは、図１２に示すように、それぞれｂ1
〜ｂ8 の８ビット構成を有している。Ｈ１データのｂ7
ビット目からＨ２データの最終ビットｂ8 までの合計１
０ビットで前記ＶＣデータの先頭位置Ｊ１の絶対アドレ
スを示す。この１０ビットをＰＴＲ（ポインタ）と称す
る。

【０００６】なお、ペイロード領域の絶対アドレスの０
番地は図１１に示すようにポインタ領域の次の位置であ
り、同一行の最終位置は８６番地で、次の行の先頭が８
７番地となり、最終の７８２番地は次のフレームにおけ
る３行目の最終位置となる。例えば、図１１のＳＴＭ−
０フレームにおいては、ＶＣデータの開始位置Ｊ１の絶
対アドレスは８８番地となる。よって、この場合は、前
記１０ビットのＰＴＲは８８の数字を２進表示した値で
ある。さらに、図１２に示すように、ＰＴＲの奇数桁の
各ビットはＩの符号が付され、偶数桁の各ビットはＤの
符号が付される。

【０００７】ポインタ領域におけるＨ１データのうちの
ｂ1 〜ｂ4 の４ビットはＮＤＦ（ニュー・データ・フラ
グ）と称され、ＰＴＲで指定した先頭位置Ｊ１の変更有
無情報が設定される。具体的には[0110]が変更なし（通
常）を示し、[1001]が変更有り（ＰＮＴＧ：ポインタ・
チェンジ）を示す。Ｈ１データにおける次のｂ5 ｂ6の
２ビット（ＳＳ）は規格の種別を示す。

【０００８】また、Ｈ３データには現在時点では使用さ
れないダミービットが設定されている。

【０００９】このようなＳＴＭ−０フレームを多重化し
たＳＴＭ−１フレーム構成を用いて多数のデータを伝送
する過程で、ＳＴＭ−０フレーム中のＶＣデータの開始
位置Ｊ１を変更する場合には、前述したように、ＮＤＦ
に変更有り（ＰＮＴＧ）を設定し、ＰＴＲに変更先の先
頭位置Ｊ１の絶対アドレスを設定する。

【００１０】また、何等かの都合で１つのフレームのみ
に規定数（７８３）より１つ少ないＶＣデータを設定し
たり、又は１つ多いＶＣデータを設定する必要が生じた
場合は、図１３（ａ）（ｂ）に示すように、先頭位置Ｊ
１を前後に１ポインタ（１番地）移動させる。同時に、
ポインタ領域をペイロード領域へ１ポインタ（Ｈ３の次
のバイト）拡張したり、また、ポインタ領域の１ポイン
タ（Ｈ３）分をペイロード領域へ変更して、ペイロード
領域に空白が生じたり、重複が生じる事を防止してい
る。

【００１１】先頭位置Ｊ１を＋１する事を＋ＰＪＣ（プ
ラス・ポインタ・ジャスティフィケーション）と称し、
先頭位置Ｊ１を−１する事を−ＰＪＣ（マイナス・ポイ
ンタ・ジャスティフィケーション）と称する。

【００１２】したがって、上述した機能を有するＳＴＭ
−１フレーム構造を有するデジタル信号を送受信した
り、データの多重化処理や分離処理を実施する通信機器
の性能試験を実施するためには、上述した機能を有する
ＳＴＭ−１フレーム構造を有するデジタル試験信号を試
験対象機器又は試験対象伝送路に印加する必要がある。

【００１３】このＳＴＭ−１フレーム構造を有するデジ
タル試験信号を発生するデジタル試験信号発生装置は図
１４に示すように構成されている。

【００１４】例えばマイクロコンピュータからなるプロ
セッサ１は出力ポート２へポインタ領域へ設定するＨ
１，Ｈ２データを設定する。同時に、プロセッサ１は必
要に応じて、出力ポート３へ＋ＰＪＣ，−ＰＪＣ，ＰＮ
ＴＧを設定する。出力ポート２に設定されたＨ１，Ｈ２
データのうち、先頭位置Ｊ１の絶対アドレスを示す１０
ビットのＰＴＲは先頭位置演算回路５へ印加される。

【００１５】先頭位置演算回路５には、出力ポート３か
ら＋ＰＪＣ，−ＰＪＣ，ＰＮＴＧが印加されている。そ
して、先頭位置演算回路５は、＋ＰＪＣ，−ＰＪＣが印
加されていた場合は、入力した１０桁のＰＴＲを１ポイ
ンタ加減算して実際の先頭位置を求める。また、先頭位
置演算回路５に、ＰＮＴＧが印加されていた場合は、入
力されたＰＴＲが実際の先頭位置となる。そして、フレ
ーム開始信号入力に同期して、演算された実際の先頭位
置がアドレス発生回路６へ印加される。

【００１６】アドレス発生回路６は、フレーム開始信号
ＦＳによって定まるペイロード領域の開始時刻から入力
された先頭位置Ｊ１を示すポインタ数だけ経過した時刻
からＶＣメモリ７に対して読出アドレスを指定開始す
る。このＶＣメモリ７内には、前記ペイロード領域に格
納すべき７８３個のＶＣデータがアドレスの０番地から
最終の７８２番地まで順番に記憶されている。ＶＣメモ
リ７から順次読出されたＶＣデータは次の信号合成回路
４へ送出される。

【００１７】なお、前記アドレス発生回路６は信号合成
回路４に対して、ＳＯＨ領域，ポインタ領域及びペイロ
ード領域を区別するゲート信号を送出する。但し、＋Ｐ
ＪＣが印加された場合は、ゲート信号の終了タイミング
を図１３（ａ）に示すように、ペイロード領域に１ポイ
ント分拡張し、−ＰＪＣが印加された場合は、ゲート信
号の終了タイミングを図１３（ｂ）に示すように、ポイ
ンタ領域に１ポイント分拡張する。

【００１８】信号合成回路４には、ＶＣメモリ７からの
ＶＣデータの他に、先頭位置演算回路５からフレームに
設定すべき修正後の１０ビットのリアルタイム・ポイン
タ値（ＲＰ）が入力され、さらに、出力ポート２からＮ
ＤＦ，ＳＳデータが印加される。さらに、信号合成回路
４には、ＳＯＨ領域に設定するためのＳＯＨデータが印
加される。

【００１９】そして、信号合成回路４は、これらの信号
を所定のタイミングで合成して、図１１に示すＳＴＭ−
０フォーマット構造のデジタル試験信号を出力する。

【００２０】多重化回路８は、このようにして作成され
たＳＴＭ−０フレーム構成のデジタル試験信号を３個分
多重化して、最終的なＳＴＭ−１デジタル試験信号とし
てを出力する。

【００２１】

【発明が解決しようとする課題】しかしながら、図１４
に示すデジタル試験信号発生装置においても、まだ改良
すべき次のような課題があった。

【００２２】すなわち、図１１のＳＴＭ−０フレーム構
造におけるポインタ領域に格納するＨ１．Ｈ２データは
図示するようにプロセッサ１からプログラムを用いて各
出力ポート２，３へソフト的に設定している。また、開
始位置Ｊ１の変更情報もプロセッサ１から出力ポート３
へソフト的に設定する。

【００２３】周知にように、ＳＴＭフレームは、１フレ
ームが８ＫHz（125 μｓ）単位である。よって、フレー
ム単位で、ＰＮＴＧ，＋ＰＪＣ，−ＰＪＣ動作を行うに
は、出力ポート２，３に対するデータ設定が８ＫHzのフ
レーム開始信号ＦＳに同期して、フレーム単位で変更で
きる必要がある。

【００２４】しかし、プロセッサ１による出力ポート
２，３に対するデータ設定では、フレーム信号に同期し
てＰＮＴＧ，＋ＰＪＣ，−ＰＪＣの設定変更ができない
ため、連続するフレーム毎に、ポインタ領域のＨ１，Ｈ
２データを変更したり、ＰＮＴＧ，＋ＰＪＣ，−ＰＪＣ
を指定することができない。

【００２５】しかし、実際のデジタル信号においては、
種々の条件が発生する可能性があるので、測定対象機器
に対する全ての条件に合致するデジタル試験信号を作成
できない問題が生じる。その結果、このデジタル試験信
号発生装置が組込まれた試験装置によって、測定対象機
器に対する完全な性能試験を実施できない課題がある。

【００２６】本発明はこのような事情に鑑みてなされた
ものであり、ポインタ領域に設定する各データ及び開始
位置変更情報を各フレーム単位で予めメモリに設定する
ことによって、フレーム単位で開始位置を変更したり、
開始位置変更と開始位置前後移動とを組合わせて実行で
き、より実際のデジタル信号に近似したデジタル試験信
号を生成できるデジタル試験信号発生装置を提供するこ
とを目的とする。

【００２７】

【課題を解決するための手段】上記課題を解消するため
に本発明のデジタル試験信号発生装置は、ＳＴＭのフレ
ーム構造のＳＯＨ領域に設定すべきＳＯＨデータを記憶
するＳＯＨメモリと、フレーム構造のペイロード領域に
設定すべきＶＣデータを先頭アドレスから順番に記憶す
るＶＣメモリと、フレーム構成のポインタ領域に設定す
べきペイロード領域内におけるＶＣデータの先頭位置及
びこの先頭位置の変更有無情報を示すＨ１，Ｈ２データ
をフレーム単位で各アドレスに記憶するＨ１．Ｈ２メモ
リと、先頭位置を１ポインタ前後させる一対の修正情報
と先頭位置の強制変更情報をフレーム単位で各アドレス
に記憶するトリガメモリと、フレーム開始信号に同期し
てＨ１．Ｈ２メモリ及びトリガメモリの読出アドレスを
順番に指定していくカウンタ回路と、Ｈ１．Ｈ２メモリ
のカウンタ回路で指定された各アドレスから読出される
Ｈ１，Ｈ２データに含まれる先頭位置をトリガメモリか
ら出力される修正情報及び強制変更情報に基づいて実際
の先頭位置を算出する先頭位置演算回路と、ペイロード
領域の開始時刻から算出された先頭位置に対応する時刻
からＶＣメモリの読出アドレスを先頭アドレスから順番
に指定していくアドレス発生回路と、ＶＣメモリのアド
レス発生回路で指定された各アドレスから読出されるＶ
ＣデータとＨ１．Ｈ２メモリから読出されたＨ１，Ｈ２
データとＳＯＨメモリから読出されたＳＯＨデータとを
所定の順序で合成して各フレーム単位のデジタル試験信
号として出力する信号合成回路と、少なくともトリガメ
モリ及びＨ１．Ｈ２メモリに試験目的に応じて予め各デ
ータを設定するデータ設定部とを備えている。

【００２８】

【作用】このように構成されたデジタル試験信号発生装
置によれば、Ｈ１．Ｈ２メモリ内の各アドレスには、予
めデータ設定部によって、フレーム構成のポインタ領域
に設定すべきペイロード領域内におけるＶＣデータの先
頭位置及びこの先頭位置の変更有無情報を示すＨ１，Ｈ
２データがフレーム単位で記憶される。同様に、トリガ
メモリ内の各アドレスには、予めデータ設定部によっ
て、先頭位置を１ポインタ前後させる一対の修正情報と
先頭位置の強制変更情報をフレーム単位で記憶される。

【００２９】そして、各メモリにフレーム単位に各デー
タが設定された状態において、フレーム開始信号が入力
する毎に、カウンタ回路が各メモリの読出アドレスを順
番に指定していく。その結果、Ｈ１．Ｈ２メモリ及びト
リガメモリからフレーム開始される毎に、新たなＨ１デ
ータ，Ｈ２データ及び＋ＰＪＣ，−ＰＪＣ，ＰＮＴＧの
トリガ情報が出力される。

【００３０】先頭位置演算部は、Ｈ１．Ｈ２メモリに含
まれる先頭位置情報とトリガメモリから出力された情報
に基づいて実際の先頭位置を演算する。アドレス発生回
路は先頭位置演算部から出力されたリアルタイム・ポイ
ンタ値（ＲＰ）の位置よりＶＣメモリの読出アドレスの
指定を開始する。ＶＣメモリから読出されたＶＣデータ
は信号合成回路へ入力される。信号合成回路は、このＶ
ＣデータとＨ１．Ｈ２メモリから読出されたＨ１，Ｈ２
データとＳＯＨメモリから読出されたＳＯＨデータとを
所定の順序で合成して各フレーム単位のデジタル試験信
号として出力する。

【００３１】なお、ＳＴＭ−Ｎフレーム構成のデジタル
試験信号を作成する場合は、上記で示したようにして作
成されたＳＴＭ−０フレーム構成を有するデジタル試験
信号を数個多重化すればよい。

【００３２】したがって、予めトリガメモリ及びＨ１．
Ｈ２メモリに、連続した複数のフレーム毎に、それぞれ
各フレームにおいて設定すべきＨ１データ，Ｈ２データ
及び対応する＋ＰＪＣ，−ＰＪＣ，ＰＮＴＧのトリガ情
報を設定しておけば、自動的に各フレーム単位で内容が
異なるデジタル試験信号が連続して得られる。

【００３３】

【実施例】以下本発明の一実施例を図面用いて説明す
る。

【００３４】図１は実施例のデジタル試験信号発生装置
の概略構成を示すブロック図である。Ｈ１．Ｈ２メモリ
１１は、図３に示すように、０番地から１，２，３…の
各番地（アドレス）に同一フレームのポインタ領域へ設
定するそれぞれ８ビット構成のＨ１データ及びＨ２デー
タが記憶される。

【００３５】同様に、トリガメモリ１２には、図３に示
すように、Ｈ１．Ｈ２メモリ１１と同一アドレスに各フ
レームでＰＴＲで指定するＶＣデータの先頭位置Ｊ１の
位置の変更を示すＰＮＴＧ，及び１ポイント前後に移動
させる一対の修正情報としての＋ＰＪＣ，−ＰＪＣがそ
れぞれ［１］又は［０］のビットで記憶されている。な
お、図３においては、９フレーム分のデータが記憶され
ている。

【００３６】Ｈ１．Ｈ２メモリ１１及びトリガメモリ１
２の各データは操作者がマンマシンインタフェース装置
１３にて入力すると、例えばコンピュータ等で構成され
たデータ設定部１４にて各アドレス順に設定される。

【００３７】図２（ａ）はマンマシンインタフェース装
置１３の表示画面１３ａの表示内容を示す図である。Ｎ
ｏで示される各フレームに対して、ＰＮＴＧ，＋ＰＪ
Ｃ，−ＰＪＣ，ＰＴＲ等の型（Ｔｙｐｅ）と、１０進表
示された開始位置Ｊ１の絶対アドレスを示すＰＴＲと，
ＣＣＩＴＴの許容度を確認するためのマスク情報Ｍａｓ
ｋとが表示される。

【００３８】型（Ｔｙｐｅ）に、ＰＮＴＧ，＋ＰＪＣ，
−ＰＪＣが設定されていた場合は、データ設定部１４
は、これらをトリガメモリ１２の各アドレスに［１］の
ビットに変換して設定する。なお、トリガメモリ１２の
同一アドレスにはＰＮＴＧ，＋ＰＪＣ，−ＰＪＣを重複
して設定することはできない。型（Ｔｙｐｅ）に、ＰＴ
Ｒが設定されていた場合は、トリガメモリ１２には何も
設定しない。

【００３９】次に、Ｈ１．Ｈ２メモリ１１に、ＰＮＴ
Ｇ，＋ＰＪＣ，−ＰＪＣが図３に示すように設定された
場合において発生するデジタル試験信号について説明す
る。

【００４０】例えば、０番地にてＰＮＴＧが設定された
場合は、同一フレームにおけるＮＤＦは開始位置Ｊ１変
更（ポインタ値変更）を示す[1001]である。そして、１
０桁のＰＴＲは変更先を示す例えば［３］を示す[00000
00011]となる。また、３番地に＋ＰＪＣが設定された場
合は、一つ前の２番地のフレームにおける１０桁のＰＴ
Ｒにおける奇数桁Ｉのビットを反転した値［101010100
1] をＰＴＲに設定する。そして、その次の４番地にお
いて、２番地のフレームのＰＴＲに１を加算した[00000
00100]に設定する。

【００４１】さらに、６番地に−ＰＪＣが設定された場
合は、一つ前の５番地のフレームにおける１０桁のＰＴ
Ｒにおける偶数桁Ｄのビットを反転した値［010101000
1] をＰＴＲに設定する。そして、その次の７番地にお
いて、５番地のフレームのＰＴＲに１減算した[0000000
011]を設定する。このように、ＰＮＴＧ，＋ＰＪＣ，−
ＰＪＣが設定されていた場合は次のフレームでポインタ
値が変更される。

【００４２】前記マスク情報Ｍａｓｋ内には、Ｈ１デー
タのｂ1 〜ｂ4 に設定する４桁のＮＤＦと、１０桁のＰ
ＴＲのマスク情報が設定可能である。

【００４３】データ設定部１４は図２に示す操作者が理
解しやすいフォーマットで設定された各データを翻訳し
て、前述した図３に示すフォーマットで各メモリ１１，
１２の各番他（アドレス）に書込む。

【００４４】また、データ設定部１４は、ＶＣメモリ１
５の０番地から７８２番地の各領域に図１１に示すＳＴ
Ｍ−０フレーム構造のペイロード領域に設定すべき７８
３個のＶＣデータを書込む。具体的には、図２（ｂ）に
示すように、０番地にＶＣの開始位置Ｊ１のデータを書
込み、２番地にＶＣの開始位置Ｊ１の次のデータを書込
み、３番地にＶＣの開始位置Ｊ１の次の次のデータを書
込む。そして、最終の７８２番地にはＶＣの開始位置Ｊ
１の一つ手前のデータを書込む。

【００４５】カウンタ回路１６は、外部から入力された
ＳＴＭ−０フレームの開始を示す周波数８ｋHz（周期12
5 μｓ）のフレーム開始信号ＦＳを計数し、計数値を読
出アドレスとしてトリガメモリ１２及びＨ１．Ｈ２メモ
リ１１に印加する。

【００４６】また、タイミング発生回路１７はフレーム
開始信号ＦＳが入力すると、このフレーム開始信号ＦＳ
入力時刻からの経過時間を計時して、ペイロード領域．
ＳＯＨ領域，ポインタ領域に各種データを所定タイミン
グで設定するためのゲート信号ＰＡＹＴ，Ｈ１Ｇ．Ｈ２
Ｇ，Ｈ３Ｇ，Ｈ３１Ｇを出力する。

【００４７】具体的には、図４及び図５のタイムチャー
トに示すように、ゲート信号ＰＡＹＴは図１１のフレー
ム構成のうちＳＯＨ領域およびポインタ領域を指定する
ゲート信号であり、ゲート信号Ｈ１Ｇ．Ｈ２Ｇ，Ｈ３Ｇ
は、ポインタ領域に設定するＨ１データ，Ｈ２データ，
Ｈ３データの各設定領域を示すゲート信号である。ま
た、ゲート信号Ｈ３１Ｇは、図１３（ａ）に示すよう
に、＋ＰＪＣが指定された場合におけるポインタ領域を
１バイト分拡張する場合における拡張データＨ３１の設
定領域を示すゲート信号である。

【００４８】Ｈ１．Ｈ２メモリ１１はカウンタ回路１６
にて指定されたアドレス（番地）に記憶されているＨ１
データ，Ｈ２データを信号合成回路２１へ送出する。Ｈ
１．Ｈ２メモリ１１から出力された１６ビットデータの
うち、ＰＴＲを示す１０桁のデータが先頭位置演算回路
１８へ入力される。同様に、トリガメモリ１２はカウン
タ回路１６にて指定されたアドレスに記憶されているＰ
ＮＴＧ，＋ＰＪＣ（＋Ｊ）．−ＰＪＣ（−Ｊ）の各ビッ
トデータを先頭位置演算回路１８及びアドレス発生回路
１９へ送出する。

【００４９】先頭位置演算回路１８は、ＰＮＧＴが入力
された場合に限って、入力したＰＴＲを次のフレーム周
期でリアルタイム・ポインタ値（ＲＰ）としてアドレス
発生回路１９へ送出する。

【００５０】また、先頭位置演算回路１８は、トリガメ
モリ１２から＋ＰＪＣ（＋Ｊ）が入力した場合、現在の
リアルタイム・ポインタ値（ＲＰ）の値を＋１する。さ
らに、この＋１したリアルタイム・ポインタ値（ＲＰ）
を次のフレーム開始信号ＦＳに同期してアドレス発生回
路１９へ送出する。

【００５１】さらに、先頭位置演算回路１８は、トリガ
メモリ１２から−ＰＪＣ（−Ｊ）が入力した場合、現在
のリアルタイム・ポインタ値（ＲＰ）の値を−１する。
さらに、この−１したリアルタイム・ポインタ値（Ｒ
Ｐ）を次のフレーム開始信号ＦＳに同期してアドレス発
生回路１９へ送出する。

【００５２】アドレス発生回路１９は、タイミング発生
回路１７から送出されてくるゲート信号Ｈ３の終了時刻
で示されるペイロード領域の開始時刻から、さらに入力
されたリアルタイム・ポインタ値（ＲＰ）の数だけ経過
した時刻からＶＣメモリ７に対して読出アドレスを指定
開始する。このアドレスを指定する周期は外部から供給
される１個のＶＣデータを送出するに要するクロック周
波数6.48ＭHz（ＳＴＭ−０フレーム構造のおけるバイト
クロック周波数）に設定されている。

【００５３】さらに、アドレス発生回路１９は、タイミ
ング発生回路１７から入力されたゲート信号ＰＡＹＴに
対して＋ＰＪＣ，−ＰＪＣのトリガ信号により一定の処
理を行い、ＶＣデータの書込禁止領域を指定するゲート
信号ＳＯＨＧを作成して、その書込禁止期間アドレスの
計数動作を停止する。

【００５４】また、アドレス発生回路１９は、ＶＣデー
タの書込禁止領域を示すゲート信号ＳＯＨＧを信号合成
回路２１へ送出する。なお、上述したゲート信号ＰＡＹ
Ｔの一定処理とは、＋ＰＪＣが印加された場合は、ゲー
ト信号ＳＯＨＧにおける４行目（ポインタ領域行）の終
了タイミングを図６に示すように、ペイロード領域に１
ポイント分拡張する。また、−ＰＪＣが印加された場合
は、同一行の終了タイミングを図７に示すように、ポイ
ンタ領域に１ポイント分短縮することである。

【００５５】アドレス発生回路１９から読出アドレスが
指定されたＶＣメモリ１５は、指定された０番地から７
８２番地に記憶された各ＶＣデータを順次、次の信号合
成回路２１へ送出する。

【００５６】また、ＳＯＨメモリ２０内には、図１１に
示すＳＯＨ領域内に設定すべき各ＳＯＨデータが格納さ
れている。

【００５７】信号合成回路２１には、各ゲート信号ＳＯ
ＨＧ，Ｈ１Ｇ．Ｈ２Ｇ．Ｈ３Ｇ，Ｈ３１Ｇが印加されて
いる。そして、信号合成回路２１には、ゲート信号ＳＯ
ＨＧの継続期間に同期してＳＯＨメモリ２０に記憶され
た各ＳＯＨデータが順次入力される。また、この信号合
成回路２１にはフレーム開始信号ＦＳに同期してＨ１．
Ｈ２メモリ１１から１６ビットのＨ１，Ｈ２データが入
力される。

【００５８】信号合成回路２１は、入力されたＶＣデー
タ，ＳＯＨデータ及びＨ１，Ｈ２データを、前記各ゲー
ト信号を用いて、図１２に示すフレーム構成のペイロー
ド領域、ＳＯＨ領域、及びポインタ領域に設定する。そ
して、各データが設定された信号を８ビットのデジタル
試験信号（ＳＴＭ−０）として出力する。

【００５９】多重化回路２２は、このようにして作成さ
れたＳＴＭ−０フレーム構成のデジタル試験信号を３個
分多重化して、最終的なＳＴＭ−１フレーム構成のデジ
タル試験信号として出力する。

【００６０】このように構成されたデジタル試験信号発
生装置におけるＳＴＭ−０フレーム構成のデジタル試験
信号を作成するまでの動作を図３〜図９を用いて説明す
る。

【００６１】図４及び図５は、ＶＣデータの開始位置Ｊ
１がペイロード領域の［０］の絶対アドレスに設定され
ていたものを［３］に変更する場合における各部の動作
を示すタイムチャートである。この場合、トリガメモリ
１２及びＨ１．Ｈ２メモリ１１の各アドレスには、図３
に示すように各データが設定されているものとする。

【００６２】周期Ｔ_F を有するフレーム開始信号ＦＳが
入力されると、カウンタ回路１６がカウント開始し、カ
ウント値［０］を出力する。その結果、トリガメモリ１
２のＰＮＴＧが出力され、強制変更を示す[1001]のＮＤ
Ｆと変更先位置｛３］を示す[0000000011]のＰＴＲから
なるＨ１データ及びＨ２データが出力される。この時点
においては、先頭位置演算回路１８は次のフレームで出
力するためのリアルタイム・ポインタ値（ＲＰ）を算出
しているので、このフレーム周期においては、ＰＴＲは
［０］である。したがって、アドレス発生回路１９は、
ゲート信号ＳＯＨＧにおけるのポインタ領域の終了時刻
からアドレスを出力開始するので、信号合成回路２１か
ら出力されるデジタル試験信号においては、ポインタ領
域の次の８ビット領域（０番地）がＶＣデータの開始位
置Ｊ１となっている。

【００６３】そして、次のフレーム開始信号ＦＳが入力
されると、カウンタ回路１６のカウント値が［１（０
１）］となるので、トリガメモリ１２から何も出力され
なく、Ｈ１．Ｈ２メモリ１１から、通常の[0110]のＮＤ
Ｆと３を示す[0000000011]のＰＴＲからなるＨ１データ
及びＨ２データが出力される。このフレーム周期は、ト
リガメモリ１２からのＰＮＴＧが無いので、ＰＴＲは先
頭位置演算回路１８へ入力されない。そして、図５に示
すように、先頭位置演算回路１８は［３］のリアルタイ
ム・ポインタ値（ＲＰ）をアドレス発生回路１９へ送出
する。

【００６４】その結果、アドレス発生回路１９は、絶対
アドレスの［３］番地に相当する時刻からアドレスの出
力を開始する。よって、信号合成回路２１から出力され
る試験信号においては、ポインタ領域の終了位置から３
領域（３番地）目がＶＣデータの開始位置Ｊ１となる。

【００６５】さらに、３番目のフレーム開始信号ＦＳが
入力されると、カウンタ回路１６のカウント値が［２
（１０）］となるので、トリガメモリ１２及びＨ１．Ｈ
２メモリ１から前回のフレームと同一データが出力され
る。このフレーム周期でも、トリガメモリ１２からのＰ
ＮＴＧが無いので、ＰＴＲは先頭位置演算回路１８へ入
力されない。よって、このフレーム周期では、先頭位置
演算回路１８は［３］のリアルタイム・ポインタ値（Ｒ
Ｐ）をアドレス発生回路１９へ送出する。したがって、
このフレーム周期に信号合成回路２１から出力されるデ
ジタル試験信号は、前のフレーム周期で出力されるデジ
タル試験信号と同一である。

【００６６】次に、図３と図６を用いてＶＣデータの開
始位置Ｊ１がペイロード領域の［３］の絶対アドレスに
設定されていたものを［４］の絶対アドレスへ＋ＰＪＣ
する場合における各部の動作を示す。この場合、トリガ
メモリ１２の３番地に＋ＰＪＣが設定されている。

【００６７】フレーム周期が開始されると、各メモリ１
１，１２から３番地の＋ＰＪＣ及び一つ前のフレーム周
期のＰＴＲの奇数桁Ｉビットが反転されたＰＴＲを含む
Ｈ１，Ｈ２データが読出される。そして、次のフレーム
周期において、加算された［４］のＰＲＴがアドレス発
生回路１９へ送出される。その結果、このフレーム周期
において、ポインタ領域の終了位置から４領域（４番
地）目がＶＣデータの開始位置Ｊ１となる。なお、この
場合、ゲート信号ＳＯＨＧが１バイト（８ビット）分ペ
イロード領域へ拡張されるので、ベイロード領域中に空
き領域が発生することはない。なお、このフレーム周期
においては、ポインタ領域のＰＴＲは奇数桁Ｉビットが
反転されたデータが設定されることになる。

【００６８】さらに、次のフレーム周期においては、Ｐ
ＴＲが正しく［４］を示す値となる。そして、ゲート信
号ＳＯＨＧも元の正しいゲート長さに戻る。すなわち、
＋ＰＪＣが設定された場合は、２フレーム周期経過した
時点で、出力されるデジタル試験信号は目標とするデジ
タル試験信号に変更される。

【００６９】今度は逆に、図３と図７を用いてＶＣデー
タの開始位置Ｊ１がペイロード領域の［４］の絶対アド
レスに設定されていたものを［３］の絶対アドレスへ−
ＰＪＣする場合における各部の動作を示す。この場合、
トリガメモリ１２の６番地に−ＰＪＣが設定されてい
る。

【００７０】フレーム周期が開始されると、各メモリ１
１，１２から６番地の＋ＰＪＣ及び一つ前のフレーム周
期のＰＴＲの偶数桁Ｄビットが反転されたＰＴＲを含む
Ｈ１，Ｈ２データが読出される。そして、次のフレーム
周期において、減算された［３］のリアルタイム・ポイ
ンタ値（ＲＰ）がアドレス発生回路１９へ送出される。
その結果、このフレーム周期において、ポインタ領域の
終了位置から３領域（３番地）目がＶＣデータの開始位
置Ｊ１となる。なお、この場合、ゲート信号ＳＯＨＧが
１バイト（８ビット）分ポインタ領域へ短縮されるの
で、ＶＣテータが重複することはない。なお、このフレ
ーム周期においては、ポインタ領域のＰＴＲは偶数桁Ｄ
ビットが反転されたデータが設定されることになる。

【００７１】さらに、次のフレーム周期においては、Ｐ
ＴＲが正しく［３］を示す値となる。そして、ゲート信
号ＳＯＨＧも元の正しいゲート長さに戻る。すなわち、
−ＰＪＣが設定された場合は、２フレーム経過した時点
で、出力されるデジタル試験信号は目標とするデジタル
試験信号に変更される。

【００７２】次に、図８を用いてトリガメモリ１２にＰ
ＮＴＧと＋ＰＪＣを連続設定した場合、及びＰＮＴＧと
−ＰＪＣを連続設定した場合におけるＨ１．Ｈ２メモリ
１１のＨ１データ及びＨ２データの設定内容を説明す
る。

【００７３】０番地にＰＮＴＧが設定され、１番地に＋
ＰＪＣを設定した場合においては、０番地のＨ１デー
タ，Ｈ２データは図３に示す正常動作時と同様に[1001]
のＮＤＦ及び［３］を示すＰＴＲが設定される。そし
て、１番地のＨ１データ，Ｈ２データは、[0110]のＮＤ
Ｆと、［３］を示すＰＴＲの奇数桁Ｉを反転したＰＴＲ
を設定する。そして、２番地のＨ１データ，Ｈ２データ
に、[0110]のＮＤＦと、［４］を示すＰＴＲを設定すれ
ばよい。

【００７４】また、４番地にＰＮＴＧが設定され、５番
地に−ＰＪＣを設定した場合においては、４番地のＨ１
データ，Ｈ２データは図３に示す正常動作時と同様に[1
001]のＮＤＦ及び［０］を示すＰＴＲが設定される。そ
して、５番地のＨ１データ，Ｈ２データは、[0110]のＮ
ＤＦと、［０］を示すＰＴＲの偶数桁Ｄを反転したＰＴ
Ｒを設定する。そして、２番地のＨ１データ，Ｈ２デー
タに、[0110]のＮＤＦと、［４］を示すＰＴＲを設定す
ればよい。

【００７５】したがって、ＰＮＴＧと＋ＰＪＣとの連続
組合せ、及びＰＮＴＧと−ＰＪＣとの連続組合せが可能
となる。

【００７６】このように、予めＨ１．Ｈ２メモリ１１及
びトリガメモリ１２に各フレーム単位で、ポインタ領域
に設定するＨ１，Ｈ２データ及びペイロード領域内のＶ
Ｃデータの開始位置Ｊ１の強制変更情報、及び設定領域
を＋１ポインタ移動したり、−１ポインタ移動させる情
報（＋ＰＪＣ，−ＰＪＣ）を設定しておく。

【００７７】したがって、たとえＳＴＭ−Ｎのフレーム
構造を有した高速のデジタル信号であっても、各フレー
ム単位でＶＣデータの開始位置Ｊ１変更にかかわる上述
した種々の設定が可能となる。よって、より実際のデジ
タル信号に近似したデジタル試験信号でもって試験対象
機器及び試験対象伝送路に対する試験を実施できる。

【００７８】次に、図９に示すように、操作者がＨ１．
Ｈ２メモリ１１に故意に間違ったデータを設定した場合
を考える。２番地の下線Ａにおいては、トリガメモリ１
２にＰＮＴＧが設定されていなく、かつＮＤＦが［011
0］であるにも拘らず、ＰＴＲが１番地のＰＴＲに対し
て値が変更になっている。また、７番地の下線Ｂにおい
ては、トリガメモリ１２の前のフレームにおいて、−Ｐ
ＪＣを設定したのに、ＰＲＴが正しい値である［３］に
ならずに他の値になつている。

【００７９】このように、故意に誤ったデータを各メモ
リ１１，１２に設定することによって、デジタル試験信
号に故意に誤りを設定して、測定対象機器が正確にその
誤りを検出できるが否かを試験できる。

【００８０】なお、図２（ａ）における表示画面１３ａ
において、＋ＰＪＣ，−ＰＪＣが設定された時点におい
て、１０桁のＰＴＲのうち所定桁数をマスクしたデジタ
ル試験信号においても、測定対象機器が正常に動作する
かの確認試験も可能である。

【００８１】このように、図２（ａ）のマスク操作で示
す故意にＣＣＩＴＴ規格に入る誤りを含んだデジタル試
験信号と、図９に示すＣＣＩＴＴ規格を大きく外れた誤
りを含んだデジタル試験信号とを同一測定対象に印加す
ることによって、測定対象機器の信号検出能力及び誤り
検出能力を測定できる。

【００８２】なお、本発明は上述した実施例に限定され
るものではない。実施例装置においては、最終的に得ら
れるデジタル試験信号を、ＳＴＭ−０フレーム構成のデ
ジタル試験信号を３重化したＳＴＭ−１フレーム構造の
デジタル試験信号までとしたが、例えば、このＳＴＭ−
１フレーム構造より伝送速度が高いＳＴＭ−４，ＳＴＭ
−１６等の任意のフレーム構造ＳＴＭ−Ｎを有するデジ
タル試験信号であってもよい。

【００８３】

【発明の効果】以上説明したように本発明のデシタル試
験信号発生装置においては、ＳＴＭフレーム構造におけ
るポインタ領域に設定するＨ１データ，Ｈ２データ及び
ペイロード領域内におけるＶＣデータの開始位置Ｊ１の
変更情報を各フレーム単位で予めＨ１．Ｈ２メモリ及び
トリガメモリに設定している。

【００８４】したがって、たとえコンピュターのソフト
的手法においては、追従できない程度の高い伝送速度を
有したデジタル試験信号であったとしても、簡単にフレ
ーム単位でＶＣデータの開始位置を変更したり、開始位
置変更と開始位置前後移動とを組合わせて実行でき、よ
り実際のデジタル信号に近似したデジタル試験信号を生
成できる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係わるデシタル試験信号
発生装置の概略構成を示すブロック図。

【図２】 同実施例装置の表示画面及びＶＣメモリの記
憶内容を示す図。

【図３】 同実施例装置の各メモリの設定内容と実際の
フレーム状態を示す図。

【図４】 同実施例装置の動作を示すタイムチャート。

【図５】 同じく同実施例装置の動作を示すタイムチャ
ート。

【図６】 同じく同実施例装置の動作を示すタイムチャ
ート。

【図７】 同じく同実施例装置の動作を示すタイムチャ
ート。

【図８】 同実施例装置の各メモリの設定内容と実際の
フレーム状態を示す図。

【図９】 同じく同実施例装置の各メモリの設定内容と
実際のフレーム状態を示す図。

【図１０】 一般的なＳＴＭ−１フレーム構造を示す
図。

【図１１】 一般的なＳＴＭ−０フレーム構造を示す
図。

【図１２】 同ＳＴＭ−０フレーム構造におけるポイン
タ領域のビット構造を示す図。

【図１３】 同ＳＴＭ−０フレーム構造におけるポイン
タ領域の拡張又は短縮を示す図。

【図１４】 従来のデシタル試験信号発生装置の概略構
成を示すブロック図。

【符号の説明】

１１…Ｈ１．Ｈ２メモリ、１２…トリガメモリ、１３…
マンマシンインタフェース装置、１４…データ設定装
置、１５…ＶＣメモリ、１６…カウンタ回路、１７…タ
イミング発生回路、１８…先頭位置演算回路、１９…ア
ドレス発生回路、２０…ＳＯＨメモリ、２１…信号合成
回路、２２…多重化回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＳＴＭのフレーム構造を有するデジタル
   試験信号を発生するデジタル試験信号発生装置におい
   て、 前記フレーム構造のＳＯＨ領域に設定すべきＳＯＨデー
   タを記憶するＳＯＨメモリ(20)と、前記フレーム構造の
   ペイロード領域に設定すべきＶＣデータを先頭アドレス
   から順番に記憶するＶＣメモリ(15)と、前記フレーム構
   成のポインタ領域に設定すべき前記ペイロード領域内に
   おけるＶＣデータの先頭位置及びこの先頭位置の変更有
   無情報を示すＨ１，Ｈ２データを前記フレーム単位で各
   アドレスに記憶するＨ１．Ｈ２メモリ(11)と、前記先頭
   位置を１ポインタ前後させる一対の修正情報と前記先頭
   位置の強制変更情報を前記フレーム単位で各アドレスに
   記憶するトリガメモリ(12)と、フレーム開始信号に同期
   して前記Ｈ１．Ｈ２メモリ及びトリガメモリの読出アド
   レスを順番に指定していくカウンタ回路(16)と、前記Ｈ
   １．Ｈ２メモリの前記カウンタ回路で指定された各アド
   レスから読出されるＨ１，Ｈ２データに含まれる前記先
   頭位置を前記トリガメモリから出力される修正情報及び
   強制変更情報に基づいて実際の先頭位置を算出する先頭
   位置演算回路(18)と、前記ペイロード領域の開始時刻か
   ら前記算出された先頭位置に対応する時刻から前記ＶＣ
   メモリの読出アドレスを先頭アドレスから順番に指定し
   ていくアドレス発生回路(19)と、前記ＶＣメモリの前記
   アドレス発生回路で指定された各アドレスから読出され
   るＶＣデータと前記Ｈ１．Ｈ２メモリから読出されたＨ
   １，Ｈ２データと前記ＳＯＨメモリから読出されたＳＯ
   Ｈデータとを所定の順序で合成して各フレーム単位のデ
   ジタル試験信号として出力する信号合成回路(21)と、少
   なくとも前記トリガメモリ及び前記Ｈ１．Ｈ２メモリに
   試験目的に応じて予め各データを設定するデータ設定部
   (14)とを備えたデジタル試験信号発生装置。