JPH06217546A - Ｄｃ−ｄｃコンバータおよびその出力電圧リプル消去方法 - Google Patents
Ｄｃ−ｄｃコンバータおよびその出力電圧リプル消去方法Info
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- JPH06217546A JPH06217546A JP5315767A JP31576793A JPH06217546A JP H06217546 A JPH06217546 A JP H06217546A JP 5315767 A JP5315767 A JP 5315767A JP 31576793 A JP31576793 A JP 31576793A JP H06217546 A JPH06217546 A JP H06217546A
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/22—Conversion of DC power input into DC power output with intermediate conversion into AC
- H02M3/24—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters
- H02M3/28—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC
-
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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Abstract
(57)【要約】
【目的】 ＤＣ−ＤＣコンバータの出力リプル電圧を消
去する。 【構成】 ＤＣ電圧を受容する入力と、パワー変成器
と、パワー変成器の一次巻線と直列の交互に導通する第
１および第２のパワースイッチを含むパワー変成器に前
記入力を接続するパワースイッチング回路と、負荷を受
容する出力と、パワー変成器の二次巻線に接続され交互
に導通する第１および第２の整流ダイオードを含む整流
回路と、整流回路を前記出力に接続するフィルタインダ
クタを含むフィルタ回路と、二次巻線が上側巻線セグメ
ントおよび下側巻線セグメントを有し前記入力に加えら
れる指定された入力電圧に応答してほぼ一定の電圧が前
記指定された入力電圧でフィルタインダクタに加えられ
それによってフィルタインダクタによって維持されるボ
ルト秒が最小化されるような固定タップを有するパワー
変成器の二次巻線とからなるＤＣ−ＤＣコンバータであ
る。
去する。 【構成】 ＤＣ電圧を受容する入力と、パワー変成器
と、パワー変成器の一次巻線と直列の交互に導通する第
１および第２のパワースイッチを含むパワー変成器に前
記入力を接続するパワースイッチング回路と、負荷を受
容する出力と、パワー変成器の二次巻線に接続され交互
に導通する第１および第２の整流ダイオードを含む整流
回路と、整流回路を前記出力に接続するフィルタインダ
クタを含むフィルタ回路と、二次巻線が上側巻線セグメ
ントおよび下側巻線セグメントを有し前記入力に加えら
れる指定された入力電圧に応答してほぼ一定の電圧が前
記指定された入力電圧でフィルタインダクタに加えられ
それによってフィルタインダクタによって維持されるボ
ルト秒が最小化されるような固定タップを有するパワー
変成器の二次巻線とからなるＤＣ−ＤＣコンバータであ
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＣ−ＤＣコンバータ
に関し、特に、出力電圧リプルを縮小する方法および装
置に関する。
に関し、特に、出力電圧リプルを縮小する方法および装
置に関する。
【０００２】
【従来の技術】通信またはＥＤＰ環境においてＤＣ−Ｄ
Ｃコンバータの満足な動作を達成するには、リプル電圧
は、受容可能なレベルまで縮小されなければならない。
リプルを縮小する従来の手段は、大きい誘導性および容
量性のフィルタ要素を必要としている。
Ｃコンバータの満足な動作を達成するには、リプル電圧
は、受容可能なレベルまで縮小されなければならない。
リプルを縮小する従来の手段は、大きい誘導性および容
量性のフィルタ要素を必要としている。
【０００３】このような要素は、コンバータのかさを増
大させ、かつ、高価であり、コンバータの全体のコスト
を引き上げる。また、大きいフィルタ要素のため、負荷
電流および入力電圧の変化に対する過渡的応答が遅くな
る。
大させ、かつ、高価であり、コンバータの全体のコスト
を引き上げる。また、大きいフィルタ要素のため、負荷
電流および入力電圧の変化に対する過渡的応答が遅くな
る。
【０００４】
【課題を解決するための手段】本発明の原理によれば、
リプル電圧を縮小する回路を有するプッシュプッシュＤ
Ｃ−ＤＣコンバータが実現される。このＤＣ−ＤＣコン
バータは、ＤＣ電圧を受容する入力（Ｖin）と、パワー
変成器（１１０）と、パワー変成器の一次巻線（１１
１）と直列の交互に導通する第１および第２のパワース
イッチ（１０３、１０４）を含むパワー変成器に前記入
力を接続するパワースイッチング回路と、負荷を受容す
る出力（Ｖout）と、パワー変成器の二次巻線（１１
２、１１３）に接続され、交互に導通する第１および第
２の整流ダイオード（１１８、１１９）を含む整流回路
と、整流回路を前記出力に接続するフィルタインダクタ
（１２０）を含むフィルタ回路と、二次巻線が上側巻線
セグメント（１１２）および下側巻線セグメント（１１
３）を有し、その相対巻数比がｎ：１：ｍであり、ｎ：
１は一次側の上側巻線セグメントに対する比であり、
１：ｍは上側巻線セグメントの下側巻線セグメントに対
する比であって、前記入力に加えられる指定された入力
電圧に応答して、ほぼ一定の電圧が前記指定された入力
電圧でフィルタインダクタに加えられ、それによってフ
ィルタインダクタによって維持されるボルト秒が最小化
されるような、固定タップ（１１４）を有するパワー変
成器の二次巻線とからなる。
リプル電圧を縮小する回路を有するプッシュプッシュＤ
Ｃ−ＤＣコンバータが実現される。このＤＣ−ＤＣコン
バータは、ＤＣ電圧を受容する入力（Ｖin）と、パワー
変成器（１１０）と、パワー変成器の一次巻線（１１
１）と直列の交互に導通する第１および第２のパワース
イッチ（１０３、１０４）を含むパワー変成器に前記入
力を接続するパワースイッチング回路と、負荷を受容す
る出力（Ｖout）と、パワー変成器の二次巻線（１１
２、１１３）に接続され、交互に導通する第１および第
２の整流ダイオード（１１８、１１９）を含む整流回路
と、整流回路を前記出力に接続するフィルタインダクタ
（１２０）を含むフィルタ回路と、二次巻線が上側巻線
セグメント（１１２）および下側巻線セグメント（１１
３）を有し、その相対巻数比がｎ：１：ｍであり、ｎ：
１は一次側の上側巻線セグメントに対する比であり、
１：ｍは上側巻線セグメントの下側巻線セグメントに対
する比であって、前記入力に加えられる指定された入力
電圧に応答して、ほぼ一定の電圧が前記指定された入力
電圧でフィルタインダクタに加えられ、それによってフ
ィルタインダクタによって維持されるボルト秒が最小化
されるような、固定タップ（１１４）を有するパワー変
成器の二次巻線とからなる。
【０００５】
【実施例】図１のコンバータ回路は、バック導出(buck-
derived)ＰＷＭコンバータ配置であって、パワースイッ
チＦＥＴ１０３とパワースイッチＦＥＴ１０４に交互に
電流を導通させることによって動作する。パワースイッ
チＦＥＴ１０３は、デューティサイクルＤによって指定
される時間だけ導通し、パワースイッチＦＥＴ１０４
は、残りの部分（１−Ｄ）のほとんどの間だけ導通す
る。ゼロ電圧スイッチングを達成するために導通時間の
間に短い不感時間が挿入されることがある。
derived)ＰＷＭコンバータ配置であって、パワースイッ
チＦＥＴ１０３とパワースイッチＦＥＴ１０４に交互に
電流を導通させることによって動作する。パワースイッ
チＦＥＴ１０３は、デューティサイクルＤによって指定
される時間だけ導通し、パワースイッチＦＥＴ１０４
は、残りの部分（１−Ｄ）のほとんどの間だけ導通す
る。ゼロ電圧スイッチングを達成するために導通時間の
間に短い不感時間が挿入されることがある。
【０００６】パワースイッチＦＥＴ１０３および１０４
のゲート駆動信号をそれぞれ図８および図９に示す。図
８において、ゲート駆動信号８０１は持続時間Ｄを有す
るパルス信号である。図９に示すパワースイッチＦＥＴ
１０４のゲート駆動信号９０１は、時間１−Ｄの間生じ
る。これは、パルス９０１の時間およびゲート駆動信号
の両端で生じる不感時間９０２および９０３を含む。ゲ
ート駆動信号は制御回路１２６によって供給される。制
御回路１２６は、コンバータの出力電圧を検知し、それ
を基準と比較して誤差電圧を発生する。出力電圧を正規
の値に調整するために、制御電圧が制御回路１２６によ
って利用され、時間Ｄおよび１−Ｄの相対的持続時間を
変化させる。
のゲート駆動信号をそれぞれ図８および図９に示す。図
８において、ゲート駆動信号８０１は持続時間Ｄを有す
るパルス信号である。図９に示すパワースイッチＦＥＴ
１０４のゲート駆動信号９０１は、時間１−Ｄの間生じ
る。これは、パルス９０１の時間およびゲート駆動信号
の両端で生じる不感時間９０２および９０３を含む。ゲ
ート駆動信号は制御回路１２６によって供給される。制
御回路１２６は、コンバータの出力電圧を検知し、それ
を基準と比較して誤差電圧を発生する。出力電圧を正規
の値に調整するために、制御電圧が制御回路１２６によ
って利用され、時間Ｄおよび１−Ｄの相対的持続時間を
変化させる。
【０００７】パワースイッチＦＥＴに直列に接続された
キャパシタ１０５は、図１に示すような極性でＶin／
（１−Ｄ）という定常状態電圧で充電される。このキャ
パシタ１０５は、変成器一次巻線の両端にかかる平均電
圧が０になることを保証する。このキャパシタ１０５
は、スイッチングサイクルの１−Ｄ部分の前半の間に変
成器磁化電流を一時的に蓄積し、その後半でこのエネル
ギーを変成器１１０に戻す。一次巻線にかかる平均電圧
が０であるため、変成器１１０内の磁束バランスが達成
される。
キャパシタ１０５は、図１に示すような極性でＶin／
（１−Ｄ）という定常状態電圧で充電される。このキャ
パシタ１０５は、変成器一次巻線の両端にかかる平均電
圧が０になることを保証する。このキャパシタ１０５
は、スイッチングサイクルの１−Ｄ部分の前半の間に変
成器磁化電流を一時的に蓄積し、その後半でこのエネル
ギーを変成器１１０に戻す。一次巻線にかかる平均電圧
が０であるため、変成器１１０内の磁束バランスが達成
される。
【０００８】パワー変成器１１０は、パワースイッチＦ
ＥＴ１０３および１０４に接続された一次巻線１１１な
らびに二次巻線１０９を含み、二次巻線１０９は、タッ
プ１１４によって上側巻線セグメント１１２および下側
巻線セグメント１１３に分割される。一次巻線１１１と
２つの巻線セグメント１１２および１１３とに関する変
成器巻数比はｎ：１：ｍによって関係づけられる。ただ
し、ｎ：１は、一次側巻数の、上側巻線セグメント１１
２の二次側巻数に対する比であり、１：ｍは、上側巻線
セグメント１１２の二次側巻数の下側巻線セグメント１
１３の巻数に対する比である。
ＥＴ１０３および１０４に接続された一次巻線１１１な
らびに二次巻線１０９を含み、二次巻線１０９は、タッ
プ１１４によって上側巻線セグメント１１２および下側
巻線セグメント１１３に分割される。一次巻線１１１と
２つの巻線セグメント１１２および１１３とに関する変
成器巻数比はｎ：１：ｍによって関係づけられる。ただ
し、ｎ：１は、一次側巻数の、上側巻線セグメント１１
２の二次側巻数に対する比であり、１：ｍは、上側巻線
セグメント１１２の二次側巻数の下側巻線セグメント１
１３の巻数に対する比である。
【０００９】これから説明するように、コンバータの動
作は、コンバータの動作を定義する以下の解析的表式を
参照することにより、当業者には容易に理解される。
作は、コンバータの動作を定義する以下の解析的表式を
参照することにより、当業者には容易に理解される。
【００１０】図２に、出力フィルタインダクタ１２０の
ダイオード側に加えられる（理想的な）電圧を表す波形
２０１を実線２０２で示す。波形２０１の部分波形２０
３はスイッチングサイクルの（１−Ｄ）部分に対応し、
巻数比１：ｍに依存する。従って、出力リプル消去が所
望される指定された入力電圧において、ｍは次式を満足
するように選択される。
ダイオード側に加えられる（理想的な）電圧を表す波形
２０１を実線２０２で示す。波形２０１の部分波形２０
３はスイッチングサイクルの（１−Ｄ）部分に対応し、
巻数比１：ｍに依存する。従って、出力リプル消去が所
望される指定された入力電圧において、ｍは次式を満足
するように選択される。
【数１】
【００１１】出力端子１２５（図１）における出力電圧
は調整され、ほぼ一定であり、変成器二次側タップが固
定されることによって、式（１）により、リプル消去が
達成される。実際には、スイッチングサイクルの（１−
Ｄ）部分に対応する部分波形２０３は図２の破線２０４
で示すようにわずかな曲率を有する。これは、キャパシ
タ１０５に蓄積される電荷による。キャパシタ電圧は、
スイッチングサイクルの（１−Ｄ）部分の間に入力電圧
Ｖinから差し引かれる。時間（１−Ｄ）の間に出力イン
ダクタ１２０のダイオード側で測定される電圧変化は、
ほぼ次のように定められる。
は調整され、ほぼ一定であり、変成器二次側タップが固
定されることによって、式（１）により、リプル消去が
達成される。実際には、スイッチングサイクルの（１−
Ｄ）部分に対応する部分波形２０３は図２の破線２０４
で示すようにわずかな曲率を有する。これは、キャパシ
タ１０５に蓄積される電荷による。キャパシタ電圧は、
スイッチングサイクルの（１−Ｄ）部分の間に入力電圧
Ｖinから差し引かれる。時間（１−Ｄ）の間に出力イン
ダクタ１２０のダイオード側で測定される電圧変化は、
ほぼ次のように定められる。
【数２】
【００１２】ただし、ｆは電源スイッチング周波数であ
り、Ｌmagは一次巻線１１１に対する変成器磁化インダ
クタンス１１５である。ＶCはキャパシタ１０５の電圧
である。ＶAはＶinの最小値であり、ＶBはＶinの最大値
であって、これらはコンバータの動作範囲を規定する。
周期的電圧変化ΔＶCを無視することができるほど十分
に大きいキャパしタンスを有するキャパシタ１０５で
は、図２に示すような波形２０１によって表される電圧
は、次式で表されるような入力電圧と出力電圧の間の関
係を与えるように平均化することができる。
り、Ｌmagは一次巻線１１１に対する変成器磁化インダ
クタンス１１５である。ＶCはキャパシタ１０５の電圧
である。ＶAはＶinの最小値であり、ＶBはＶinの最大値
であって、これらはコンバータの動作範囲を規定する。
周期的電圧変化ΔＶCを無視することができるほど十分
に大きいキャパしタンスを有するキャパシタ１０５で
は、図２に示すような波形２０１によって表される電圧
は、次式で表されるような入力電圧と出力電圧の間の関
係を与えるように平均化することができる。
【数３】
【００１３】式（３）は、デューティサイクルＤが０か
ら１まで増大するにつれて、出力電圧が０からＤ＝１．
０における次式の最大値まで線形に増大することを示
す。
ら１まで増大するにつれて、出力電圧が０からＤ＝１．
０における次式の最大値まで線形に増大することを示
す。
【数４】
【００１４】従って、このプッシュプッシュコンバータ
回路は、Ｄ＝０．５に関して対称的なデューティサイク
ルＤの範囲にわたって動作する能力を有する。例えば位
相シフトフルブリッジのような他のコンバータ回路配置
は、Ｄの５０％の変動しか可能とならない。
回路は、Ｄ＝０．５に関して対称的なデューティサイク
ルＤの範囲にわたって動作する能力を有する。例えば位
相シフトフルブリッジのような他のコンバータ回路配置
は、Ｄの５０％の変動しか可能とならない。
【００１５】このプッシュプッシュパワーコンバータ回
路の利点は、ＤＣ入力電圧の予想範囲にわたって最大出
力リプル電圧を最小化する能力にある。特に、出力イン
ダクタ１２０に加えられるボルト・秒の最大値は、巻数
比ｍの適切な選択によって最小化され、それによって、
インダクタ１２０を導通するリプル電流のピーク間変動
を最小化することが可能である。
路の利点は、ＤＣ入力電圧の予想範囲にわたって最大出
力リプル電圧を最小化する能力にある。特に、出力イン
ダクタ１２０に加えられるボルト・秒の最大値は、巻数
比ｍの適切な選択によって最小化され、それによって、
インダクタ１２０を導通するリプル電流のピーク間変動
を最小化することが可能である。
【数５】
【００１６】上式（５）において、ｆは電源スイッチン
グ周波数であり、陰に選択されるデューティサイクルＤ
は入力電圧に依存する。
グ周波数であり、陰に選択されるデューティサイクルＤ
は入力電圧に依存する。
【００１７】Ｌ（インダクタ１２０）に加えられる最大
ボルト・秒を最小化する式（５）におけるｍの最適値
は、次式で与えられる。
ボルト・秒を最小化する式（５）におけるｍの最適値
は、次式で与えられる。
【数６】 ただし、ＤAは、最小入力電圧ＶAで調整出力電圧を維持
するデューティサイクルであり、ＤBは、最高入力電圧
ＶBで調整出力電圧を維持するデューティサイクルであ
る。
するデューティサイクルであり、ＤBは、最高入力電圧
ＶBで調整出力電圧を維持するデューティサイクルであ
る。
【００１８】パワーコンバータがＤ＝０．５に関して対
称的なデューティサイクルの範囲にわたって動作する場
合、すなわち、ＤA＝１−ＤBの場合、ＤA＋ＤB＝１．０
であるため、次式が成り立つ。
称的なデューティサイクルの範囲にわたって動作する場
合、すなわち、ＤA＝１−ＤBの場合、ＤA＋ＤB＝１．０
であるため、次式が成り立つ。
【数７】
【００１９】式（７）は、最大出力リプルを最小化する
ためには、二次側が選択的に中央分岐されるべきである
ことを示す。出力インダクタ１２０にかかるボルト・秒
に対して、式（６）からｍの最適値を使用すると、式
（５）は次式のようになる。
ためには、二次側が選択的に中央分岐されるべきである
ことを示す。出力インダクタ１２０にかかるボルト・秒
に対して、式（６）からｍの最適値を使用すると、式
（５）は次式のようになる。
【数８】
【００２０】式（８）で、等式は、最大入力電圧ＶAま
たは最小入力電圧ＶBで成立する。式（１）が満たされ
る場合には、次式が成り立つ。
たは最小入力電圧ＶBで成立する。式（１）が満たされ
る場合には、次式が成り立つ。
【数９】
【００２１】例えば、ｍ＝１でＤ＝０．５の場合に出力
リプル消去が起こる。
リプル消去が起こる。
【００２２】最適変成器巻数比ｎは式（３）から、出力
整流器ダイオード１１８の両端のピーク逆電圧ＰＩＶ1
が
整流器ダイオード１１８の両端のピーク逆電圧ＰＩＶ1
が
【数１０】 によって与えられ、ダイオード１１９の両端のＰＩＶ2
が
が
【数１１】 によって与えられることを認識することにより、決定さ
れる。
れる。
【００２３】このようにして、整流器ダイオード１１８
の両端の最大のＰＩＶは、Ｄが最大のとき、最小のＶin
において生じる。
の両端の最大のＰＩＶは、Ｄが最大のとき、最小のＶin
において生じる。
【数１２】
【００２４】また、整流器ダイオード１１９の両端の最
大のＰＩＶは、Ｄが最小のとき、最大のＶinにおいて生
じる。
大のＰＩＶは、Ｄが最小のとき、最大のＶinにおいて生
じる。
【数１３】
【００２５】ダイオードのＰＩＶの最大値を最小化する
ことは、
ことは、
【数１４】 すなわち
【数１５】 を意味し、これは次式と等価である。
【数１６】
【００２６】式（１６）は、整流器ダイオードのＰＩＶ
を最小化するためには、Ｄの最小値と最大値がＤ＝０．
５に関して対称的でなければならないことを示す。
を最小化するためには、Ｄの最小値と最大値がＤ＝０．
５に関して対称的でなければならないことを示す。
【００２７】最適な変成器巻数比は式（３）を使用して
決定される。
決定される。
【数１７】
【００２８】このようにして、整流器ダイオードのＰＩ
Ｖの最大値を最小化するためには、次式が要求される。
Ｖの最大値を最小化するためには、次式が要求される。
【数１８】
【００２９】式（１８）は、ｍおよび比（ｍ＋１）／ｎ
の両方の取り方の自由を有しつつ、ｍ＋１のｎに対する
比を指定する。式（１８）は、式（１）とともに、ダイ
オードのＰＩＶを最小化することと、出力リプルの最大
値を最小化することは、必要であれば、独立に達成され
ることを意味する。
の両方の取り方の自由を有しつつ、ｍ＋１のｎに対する
比を指定する。式（１８）は、式（１）とともに、ダイ
オードのＰＩＶを最小化することと、出力リプルの最大
値を最小化することは、必要であれば、独立に達成され
ることを意味する。
【００３０】式（３）と（１８）を使用して、最大入力
電圧ＶBにおけるデューティサイクルＤBは次式で与えら
れる。
電圧ＶBにおけるデューティサイクルＤBは次式で与えら
れる。
【数１９】
【００３１】また、式（１６）から、
【数２０】 となる。
【００３２】式（１９）および（２０）は、出力ダイオ
ードのＰＩＶを最小化するデューティサイクルの許容範
囲を記述する。式（１９）および（２０）はｍがどのよ
うに選択されるかにかかわらず成り立つ。
ードのＰＩＶを最小化するデューティサイクルの許容範
囲を記述する。式（１９）および（２０）はｍがどのよ
うに選択されるかにかかわらず成り立つ。
【００３３】２つの整流器ダイオード１１８および１１
９の最悪の場合（定常状態）のＰＩＶは式（１２）およ
び（１３）によって与えられ、次式のようになる。
９の最悪の場合（定常状態）のＰＩＶは式（１２）およ
び（１３）によって与えられ、次式のようになる。
【数２１】
【００３４】狭い範囲の入力電圧（例えば、ＶB／ＶA＝
２、ただし、ＤA〜０．６７、ＤB〜０．３３）にわたっ
て動作するように設計されたパワーコンバータの場合、
ＶPI V1＝ＶPIV2＝３Ｖ0となり、これは、非常に低いダ
イオードピーク逆電圧（ＰＩＶ）の非常に好ましい条件
を表す。広範囲設計（例えば、ＶB／ＶA＝７、ただし、
ＤA〜０．８７、ＤB〜０．１３）の場合、ＶPIV＝８Ｖ0
となる。ダイオードのＰＩＶを計算する際の８という因
子は、７：１入力電圧範囲に対する他のコンバータ配置
と比べて小さい比である。例えば、位相シフトフルブリ
ッジは、因子１４を必要とする。低いダイオードのＰＩ
Ｖは高い変換効率を達成するために本質的である。従っ
て、図１および上記のようなプッシュプッシュ配置は、
特に低出力電圧（一般的に１５ボルト以下）において、
高い変換効率を実現し、この場合、ダイオード損失は全
散逸の大きな成分である。
２、ただし、ＤA〜０．６７、ＤB〜０．３３）にわたっ
て動作するように設計されたパワーコンバータの場合、
ＶPI V1＝ＶPIV2＝３Ｖ0となり、これは、非常に低いダ
イオードピーク逆電圧（ＰＩＶ）の非常に好ましい条件
を表す。広範囲設計（例えば、ＶB／ＶA＝７、ただし、
ＤA〜０．８７、ＤB〜０．１３）の場合、ＶPIV＝８Ｖ0
となる。ダイオードのＰＩＶを計算する際の８という因
子は、７：１入力電圧範囲に対する他のコンバータ配置
と比べて小さい比である。例えば、位相シフトフルブリ
ッジは、因子１４を必要とする。低いダイオードのＰＩ
Ｖは高い変換効率を達成するために本質的である。従っ
て、図１および上記のようなプッシュプッシュ配置は、
特に低出力電圧（一般的に１５ボルト以下）において、
高い変換効率を実現し、この場合、ダイオード損失は全
散逸の大きな成分である。
【００３５】上記のように、二次巻線比の下限ｍ＝１を
使用することは、（式（１）から）出力リプル消去がＤ
＝０．５で起こることを意味する。最小のダイオードＰ
ＩＶを達成する設計の場合、すなわち、式（１８）が満
たされる場合、任意の入力電圧Ｖinに対するデューティ
サイクルは、式（３）および（１８）を使用して、次式
で与えられる。
使用することは、（式（１）から）出力リプル消去がＤ
＝０．５で起こることを意味する。最小のダイオードＰ
ＩＶを達成する設計の場合、すなわち、式（１８）が満
たされる場合、任意の入力電圧Ｖinに対するデューティ
サイクルは、式（３）および（１８）を使用して、次式
で与えられる。
【数２２】
【００３６】条件Ｄ＝０．５は、出力リプル消去が
【数２３】 で起こることを意味する。
【００３７】ある応用例では、出力インダクタがわずか
に大きくなっても、出力ダイオードのＰＩＶには不利を
被ることなく、リプル消去が、式（２３）で与えられる
入力電圧ではなく、指定された入力電圧Ｖinで起こるこ
とがより重要であることがある。これは、次式（２４）
を使用して二次側タップをずらすことによって達成され
る。この式は式（１）および（２２）から従う。
に大きくなっても、出力ダイオードのＰＩＶには不利を
被ることなく、リプル消去が、式（２３）で与えられる
入力電圧ではなく、指定された入力電圧Ｖinで起こるこ
とがより重要であることがある。これは、次式（２４）
を使用して二次側タップをずらすことによって達成され
る。この式は式（１）および（２２）から従う。
【数２４】
【００３８】パワースイッチＦＥＴ１０３または１０４
によって維持される最大のピーク逆電圧は、一次側クラ
ンプキャパシタ１０５（図１）によって維持される最大
電圧に等しい。このキャパシタ１０５の電圧は次式で定
められる。
によって維持される最大のピーク逆電圧は、一次側クラ
ンプキャパシタ１０５（図１）によって維持される最大
電圧に等しい。このキャパシタ１０５の電圧は次式で定
められる。
【数２５】
【００３９】入力電圧の極値、すなわち、ＶAまたはＶB
に対して式（１５）によって与えられるＤの値を使用し
て、パワースイッチＦＥＴ（またはキャパシタ）の電圧
の最大値が
に対して式（１５）によって与えられるＤの値を使用し
て、パワースイッチＦＥＴ（またはキャパシタ）の電圧
の最大値が
【数２６】 ボルトと与えられる。
【００４０】パワースイッチＦＥＴの電圧の最小値は、
【数２７】 であり、これは、
【数２８】 で起こる。
【００４１】これは、入力電圧範囲の中心付近である。
このようにして、整流器ダイオードのＰＩＶ、すなわ
ち、式（１６）を最小化するために対称的なデューティ
サイクル範囲を利用することによって、パワースイッチ
ＦＥＴのＰＩＶもまた最小化される。
このようにして、整流器ダイオードのＰＩＶ、すなわ
ち、式（１６）を最小化するために対称的なデューティ
サイクル範囲を利用することによって、パワースイッチ
ＦＥＴのＰＩＶもまた最小化される。
【００４２】二次側の負荷電流による変成器一次側の電
流の成分を図３の波形３０１に示す。出力インダクタ１
２０を流れる出力電流Ｉ0がほぼ一定であるため、パワ
ースイッチ１０３が非導通であるときには、変成器一次
巻線１１１を流れる正味の平均電流はなく、補償ＤＣ電
流Ｉbiasが変成器１１０の磁化インダクタンス１１５を
流れる。
流の成分を図３の波形３０１に示す。出力インダクタ１
２０を流れる出力電流Ｉ0がほぼ一定であるため、パワ
ースイッチ１０３が非導通であるときには、変成器一次
巻線１１１を流れる正味の平均電流はなく、補償ＤＣ電
流Ｉbiasが変成器１１０の磁化インダクタンス１１５を
流れる。
【数２９】
【００４３】磁化インダクタンス１１５とＤＣ電流Ｉ
biasは、図１に示すように、変成器一次巻線の両端に接
続される。
biasは、図１に示すように、変成器一次巻線の両端に接
続される。
【００４４】一次側を流れる電流の第３の成分は、パワ
ースイッチＦＥＴ１０３およびパワースイッチＦＥＴ１
０４のスイッチング作用の結果として一次巻線１１１に
かかるボルト秒によるものである。一次側にかかるこの
電圧を図４の波形４０１に示す。この波形４０１の周期
はΔＴ＝１／ｆであるため、サイクルのＤまたは１−Ｄ
の部分の間に維持されるボルト秒は次式で与えられる。
ースイッチＦＥＴ１０３およびパワースイッチＦＥＴ１
０４のスイッチング作用の結果として一次巻線１１１に
かかるボルト秒によるものである。一次側にかかるこの
電圧を図４の波形４０１に示す。この波形４０１の周期
はΔＴ＝１／ｆであるため、サイクルのＤまたは１−Ｄ
の部分の間に維持されるボルト秒は次式で与えられる。
【数３０】
【００４５】式（３）および（１８）を使用すると、
（一次側）磁化インダクタンス１１５を流れるＡＣ電流
は、図５の波形５０１で示され、次式のピーク間大きさ
を有する。
（一次側）磁化インダクタンス１１５を流れるＡＣ電流
は、図５の波形５０１で示され、次式のピーク間大きさ
を有する。
【数３１】
【００４６】ＡＣ磁束エクスカーションは、一次巻線１
１１にかかるボルト秒のみに依存し、ｍには依存しない
ため、フェライト損失は下側巻線セグメント二次側巻数
比ｍに依存しない。
１１にかかるボルト秒のみに依存し、ｍには依存しない
ため、フェライト損失は下側巻線セグメント二次側巻数
比ｍに依存しない。
【００４７】一次巻線１１１に流入する正味の電流は、
上記の３成分、すなわち、反射された二次側負荷電流、
ＤＣバイアス電流、および磁化インダクタンスのＡＣ電
流の和である。これらの波形６０１および７０１をそれ
ぞれ図６および図７に示す。
上記の３成分、すなわち、反射された二次側負荷電流、
ＤＣバイアス電流、および磁化インダクタンスのＡＣ電
流の和である。これらの波形６０１および７０１をそれ
ぞれ図６および図７に示す。
【００４８】一般に、パワースイッチＦＥＴ１０３を非
導通にバイアスしてから、パワーＦＥＴ１０４の導通を
適当な時間だけ遅延させることによって、この回路にお
いてパワースイッチＦＥＴ１０４のゼロ電圧スイッチン
グを実現することができる。一次巻線１１１に反射され
る負荷電流と、変成器１１０の磁化電流の組合せは、パ
ワースイッチＦＥＴの寄生キャパシタンスにおける電荷
の無損失移送を保証する。
導通にバイアスしてから、パワーＦＥＴ１０４の導通を
適当な時間だけ遅延させることによって、この回路にお
いてパワースイッチＦＥＴ１０４のゼロ電圧スイッチン
グを実現することができる。一次巻線１１１に反射され
る負荷電流と、変成器１１０の磁化電流の組合せは、パ
ワースイッチＦＥＴの寄生キャパシタンスにおける電荷
の無損失移送を保証する。
【００４９】
【発明の効果】上記のような、二次側分岐のプッシュプ
ッシュコンバータは、広範囲の入力電圧にわたる動作が
可能である。出力リプル電圧は、指定された入力電圧範
囲ＶA〜ＶBで（多重巻回二次巻線を使用して）ほぼ消失
し、公称入力電圧範囲における非常に穏やかなＥＭＩ性
能を実現する。この配置はまた、コンバータの指定され
た入力電圧範囲にわたって出力インダクタ１２０の両端
で低いボルト秒を実現する。
ッシュコンバータは、広範囲の入力電圧にわたる動作が
可能である。出力リプル電圧は、指定された入力電圧範
囲ＶA〜ＶBで（多重巻回二次巻線を使用して）ほぼ消失
し、公称入力電圧範囲における非常に穏やかなＥＭＩ性
能を実現する。この配置はまた、コンバータの指定され
た入力電圧範囲にわたって出力インダクタ１２０の両端
で低いボルト秒を実現する。
【図１】プッシュプッシュＤＣ−ＤＣコンバータの概略
図である。
図である。
【図２】図１の回路の動作の説明を助けるための波形図
である。
である。
【図３】図１の回路の動作の説明を助けるための波形図
である。
である。
【図４】図１の回路の動作の説明を助けるための波形図
である。
である。
【図５】図１の回路の動作の説明を助けるための波形図
である。
である。
【図６】図１の回路の動作の説明を助けるための波形図
である。
である。
【図７】図１の回路の動作の説明を助けるための波形図
である。
である。
【図８】図１の回路の動作の説明を助けるための波形図
である。
である。
【図９】図１の回路の動作の説明を助けるための波形図
である。
である。
１０３ パワースイッチＦＥＴ １０４ パワースイッチＦＥＴ １０５ キャパシタ １０９ 二次巻線 １１０ 変成器 １１１ 一次巻線 １１２ 上側巻線セグメント １１３ 下側巻線セグメント １１４ タップ １１５ 磁化インダクタンス １１８ 出力整流器ダイオード １１９ ダイオード １２０ 出力フィルタインダクタ １２６ 制御回路 ８０１ ゲート駆動信号 ９０１ ゲート駆動信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー ジョン ボイラン アメリカ合衆国、75214 テキサス、ダラ ス、アプト．305、ノース ブルックサイ ド ドライヴ 101 (72)発明者 マーク エリオット ジェイコブズ アメリカ合衆国、75248 テキサス、ダラ ス、アップルクロス レイン 7615 (72)発明者 トーマス パトリック ロフタス アメリカ合衆国、75044 テキサス、ガー ランド、インディアン ヒルズ ドライブ 5821 (72)発明者 アレン フランク ロズマン アメリカ合衆国、75082 テキサス、リチ ャードソン、ウェイヴァリー コート 1702
Claims (5)
- 【請求項１】 ＤＣ電圧を受容する入力（Ｖin）と、 パワー変成器（１１０）と、 パワー変成器の一次巻線（１１１）と直列の交互に導通
する第１および第２のパワースイッチ（１０３、１０
４）を含むパワー変成器に前記入力を接続するパワース
イッチング回路と、 負荷を受容する出力（Ｖout）と、 パワー変成器の二次巻線（１１２、１１３）に接続さ
れ、交互に導通する第１および第２の整流ダイオード
（１１８、１１９）を含む整流回路と、 整流回路を前記出力に接続するフィルタインダクタ（１
２０）を含むフィルタ回路とを有するＤＣ−ＤＣコンバ
ータにおいて、 コンバータが受容する入力ＤＣ電圧を指定するステップ
と、 二次巻線が上側巻線セグメントおよび下側巻線セグメン
トを有し、その相対巻数比がｎ：１：ｍであり、ｎ：１
は一次側の上側巻線セグメントに対する比であり、１：
ｍは上側巻線セグメントの下側巻線セグメントに対する
比であって、前記指定された入力電圧においてほぼ一定
の電圧がフィルタインダクタに加えられ、それによって
フィルタインダクタによって維持されるボルト秒が最小
化されるように、パワー変成器の二次巻線を分岐するス
テップとからなることを特徴とする、出力電圧リプル消
去方法。 - 【請求項２】 第１パワースイッチと第２パワースイッ
チのデューティサイクル比を調整して、中点デューティ
サイクルに関する対称性を実現し、第１および第２整流
ダイオードの両端のピーク逆電圧を最小化するステップ
をさらに有することを特徴とする請求項１の方法。 - 【請求項３】 ＶAが入力電圧である場合にデューティ
サイクルＤAが所望の出力電圧を維持し、ＶBが入力電圧
である場合にデューティサイクルＤBが所望の出力電圧
を維持し、式ｍ＝２／（ＤA＋ＤB）−１を満たすように
ｍの値を選択した場合に、デューティ比Ｄ：１−Ｄで交
互に導通するように第１パワースイッチと第２パワース
イッチをスイッチングするステップと、 二次巻線を固定タップで関係式ｍ＝２／（ＤA＋ＤB）−
１によって決定される２つの巻線セグメントの相対的巻
数を有する２つの巻線セグメントに分割するステップ
と、 式１−ＤA＝ＤBに従うデューティサイクルでパワースイ
ッチを駆動するステップと、 ｍおよびｎの値を（ｍ＋１）／ｎ＝Ｖ0（ＶA＋ＶB）／
（ＶA・ＶB）に従って関係づけ、第１および第２整流ダ
イオードに加えられる出力リプル電圧およびピーク逆電
圧を制限するステップとをさらに有することを特徴とす
る請求項２の方法。 - 【請求項４】 ＤＣ電圧を受容する入力（Ｖin）と、 パワー変成器（１１０）と、 パワー変成器の一次巻線（１１１）と直列の交互に導通
する第１および第２のパワースイッチ（１０３、１０
４）を含むパワー変成器に前記入力を接続するパワース
イッチング回路と、 負荷を受容する出力（Ｖout）と、 パワー変成器の二次巻線（１１２、１１３）に接続さ
れ、交互に導通する第１および第２の整流ダイオード
（１１８、１１９）を含む整流回路と、 整流回路を前記出力に接続するフィルタインダクタ（１
２０）を含むフィルタ回路と、 二次巻線が上側巻線セグメント（１１２）および下側巻
線セグメント（１１３）を有し、その相対巻数比がｎ：
１：ｍであり、ｎ：１は一次側の上側巻線セグメントに
対する比であり、１：ｍは上側巻線セグメントの下側巻
線セグメントに対する比であって、前記入力に加えられ
る指定された入力電圧に応答して、ほぼ一定の電圧が前
記指定された入力電圧でフィルタインダクタに加えら
れ、それによってフィルタインダクタによって維持され
るボルト秒が最小化されるような、固定タップ（１１
４）を有するパワー変成器の二次巻線とからなることを
特徴とするＤＣ−ＤＣコンバータ。 - 【請求項５】 ＶAが入力電圧である場合にデューティ
サイクルＤAが所望の出力電圧を維持し、ＶBが入力電圧
である場合にデューティサイクルＤBが所望の出力電圧
を維持し、式ｍ＝２／（ＤA＋ＤB）−１を満たすように
ｍの値を選択した場合に、デューティ比Ｄ：１−Ｄで交
互に導通するように第１および第２パワースイッチを駆
動するように接続されたパワースイッチ駆動回路（１２
６）をさらに有し、 二次巻線は、固定タップ（１１４）で、関係式ｍ＝２／
（ＤA＋ＤB）−１によって決定される２つの巻線セグメ
ントの相対的巻数を有する２つの巻線セグメント（１１
２、１１３）に分割され、 パワースイッチ駆動回路はさらに、式１−ＤA＝ＤBに従
うデューティサイクルでパワースイッチを駆動し、ｍお
よびｎの値を（ｍ＋１）／ｎ＝Ｖ0（ＶA＋ＶB）／（ＶA
・ＶB）に従って関係づけ、第１および第２整流ダイオ
ードに加えられる出力リプル電圧および逆電圧を制限す
ることを特徴とする請求項４のＤＣ−ＤＣコンバータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/981,638 US5327333A (en) | 1992-11-25 | 1992-11-25 | Push push DC-DC reduced/zero voltage switching converter with off-set tapped secondary winding |
| US981638 | 1992-11-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06217546A true JPH06217546A (ja) | 1994-08-05 |
Family
ID=25528538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5315767A Pending JPH06217546A (ja) | 1992-11-25 | 1993-11-24 | Ｄｃ−ｄｃコンバータおよびその出力電圧リプル消去方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5327333A (ja) |
| EP (1) | EP0599554A3 (ja) |
| JP (1) | JPH06217546A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023002744A1 (ja) * | 2021-07-20 | 2023-01-26 | パナソニックＩｐマネジメント株式会社 | 電源安定化回路 |
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| US5519889A (en) * | 1994-02-04 | 1996-05-21 | Ford Motor Company | Method and apparatus to conceal RF interference in AM radio reception caused by a switch mode power supply |
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| TWI441200B (zh) | 2012-09-06 | 2014-06-11 | Polytronics Technology Corp | 表面黏著型過電流保護元件 |
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|---|---|---|---|---|
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| JPS59153462A (ja) * | 1983-02-17 | 1984-09-01 | Tdk Corp | Ｄｃ−ｄｃコンバ−タ |
| SU1275690A1 (ru) * | 1984-10-09 | 1986-12-07 | Предприятие П/Я Г-4514 | Однотактный преобразователь посто нного напр жени |
| JPH0734653B2 (ja) * | 1989-09-05 | 1995-04-12 | 九州大学長 | 電源装置 |
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1992
- 1992-11-25 US US07/981,638 patent/US5327333A/en not_active Expired - Fee Related
-
1993
- 1993-11-18 EP EP19930309224 patent/EP0599554A3/en not_active Withdrawn
- 1993-11-24 JP JP5315767A patent/JPH06217546A/ja active Pending
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|---|---|---|---|---|
| WO2023002744A1 (ja) * | 2021-07-20 | 2023-01-26 | パナソニックＩｐマネジメント株式会社 | 電源安定化回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0599554A3 (en) | 1994-08-10 |
| US5327333A (en) | 1994-07-05 |
| EP0599554A2 (en) | 1994-06-01 |
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