JPH06217554A - パルス幅変調によりインバータを制御する装置及び方法 - Google Patents
パルス幅変調によりインバータを制御する装置及び方法Info
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- JPH06217554A JPH06217554A JP4091575A JP9157592A JPH06217554A JP H06217554 A JPH06217554 A JP H06217554A JP 4091575 A JP4091575 A JP 4091575A JP 9157592 A JP9157592 A JP 9157592A JP H06217554 A JPH06217554 A JP H06217554A
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- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
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- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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- H02M7/5387—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
- H02M7/53871—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
- H02M7/53873—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with digital control
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- Inverter Devices (AREA)
- Control Of Ac Motors In General (AREA)
Abstract
(57)【要約】
【目的】 それぞれ１シーケンス内で所定の期間（Ｔ）
と、前記制御信号に固有な所定のデューティ・サイクル
とを備えた並列なシーケンスの制御信号を発生する装置
及び方法を提供する。 【構成】 マイクロコントローラ（２０）が中央処理装
置（２１）と、ライン及び列のブロック（Ｂij）に配列
された不揮発性メモリ（２３）とを備える。各ラインが
並列なシーケンスと少なくとも同数のビットを含むワー
ドに対応している。直接メモリ・アクセス（ＤＭＡ）コ
ントローラ（２４）及び関連のカウンタ（２５）が固定
周波数で各ワードのブロックを逐次的にアドレス指定
し、並列な制御信号を発生するように並列に当該ワード
のビットを供給する。
と、前記制御信号に固有な所定のデューティ・サイクル
とを備えた並列なシーケンスの制御信号を発生する装置
及び方法を提供する。 【構成】 マイクロコントローラ（２０）が中央処理装
置（２１）と、ライン及び列のブロック（Ｂij）に配列
された不揮発性メモリ（２３）とを備える。各ラインが
並列なシーケンスと少なくとも同数のビットを含むワー
ドに対応している。直接メモリ・アクセス（ＤＭＡ）コ
ントローラ（２４）及び関連のカウンタ（２５）が固定
周波数で各ワードのブロックを逐次的にアドレス指定
し、並列な制御信号を発生するように並列に当該ワード
のビットを供給する。
Description
【０００１】
【産業上の利用分野】本発明は、概要的にディジタル・
マイクロコントローラから並列シーケンスの制御信号を
供給する装置及び方法に関する。特に、インバータ用の
制御電圧の電源に関する。例えば、インバータは調整可
能な速度及びトルクで誘導モータを給電するように、又
は中断のない電源の正弦波電圧出力を発生するように設
計される。
マイクロコントローラから並列シーケンスの制御信号を
供給する装置及び方法に関する。特に、インバータ用の
制御電圧の電源に関する。例えば、インバータは調整可
能な速度及びトルクで誘導モータを給電するように、又
は中断のない電源の正弦波電圧出力を発生するように設
計される。
【０００２】
【従来の技術】図５は非同期の３相モータＭを給電する
ようにパルス幅変調（ＰＭＷ）による３脚インバータの
従来の回路を示す。３相モータＭは３つのコイルＬ１、
Ｌ２、Ｌ３を備えている。３相モータＭを回転させるた
めには、図２に示すように、互いに１２０°移相された
正弦波電圧Ｕ、Ｖ、Ｗを各コイルに印加する必要があ
る。正弦波電圧Ｕ、Ｖ、Ｗは、６つのスイッチＴ１〜Ｔ
６、例えばトランジスタを備えたインバータから供給さ
れる。スイッチＴ１〜Ｔ２、Ｔ３〜Ｔ４、Ｔ５〜Ｔ６は
正端子と負端子（例えばアース）との間に直列に接続さ
れている。図５において、各スイッチＴ１〜Ｔ６は逆並
列ダイオードＤ１〜Ｄ６に接続されて電力スイッチを構
成している。２つの直列スイッチの制御電極は逆極性に
制御される。従って、スイッチＴ１〜Ｔ６の制御端子Ｇ
１〜Ｇ６を正しく制御することによりスイッチＴ１〜Ｔ
２、Ｔ３〜Ｔ４、Ｔ５〜Ｔ６の接続点Ｕ、Ｖ及びＷから
正弦波に近似した電圧を得ることが可能である。特に、
スイッチＴ１及びＴ２のデューティ・サイクルを（例え
ば０〜１００％、又は４０〜６０％の範囲を連続的なス
テップにより）変化させ、ジャンクションＵにおける平
均電圧を連続的なステップにより変化させることによ
り、振幅が制御された正弦波を発生させる。正弦波の期
間ＮＴは各ステップの期間Ｔ及びステップ数Ｎにより決
定される。例えばステップ数Ｎは２４に等しく選択され
るであろう。
ようにパルス幅変調（ＰＭＷ）による３脚インバータの
従来の回路を示す。３相モータＭは３つのコイルＬ１、
Ｌ２、Ｌ３を備えている。３相モータＭを回転させるた
めには、図２に示すように、互いに１２０°移相された
正弦波電圧Ｕ、Ｖ、Ｗを各コイルに印加する必要があ
る。正弦波電圧Ｕ、Ｖ、Ｗは、６つのスイッチＴ１〜Ｔ
６、例えばトランジスタを備えたインバータから供給さ
れる。スイッチＴ１〜Ｔ２、Ｔ３〜Ｔ４、Ｔ５〜Ｔ６は
正端子と負端子（例えばアース）との間に直列に接続さ
れている。図５において、各スイッチＴ１〜Ｔ６は逆並
列ダイオードＤ１〜Ｄ６に接続されて電力スイッチを構
成している。２つの直列スイッチの制御電極は逆極性に
制御される。従って、スイッチＴ１〜Ｔ６の制御端子Ｇ
１〜Ｇ６を正しく制御することによりスイッチＴ１〜Ｔ
２、Ｔ３〜Ｔ４、Ｔ５〜Ｔ６の接続点Ｕ、Ｖ及びＷから
正弦波に近似した電圧を得ることが可能である。特に、
スイッチＴ１及びＴ２のデューティ・サイクルを（例え
ば０〜１００％、又は４０〜６０％の範囲を連続的なス
テップにより）変化させ、ジャンクションＵにおける平
均電圧を連続的なステップにより変化させることによ
り、振幅が制御された正弦波を発生させる。正弦波の期
間ＮＴは各ステップの期間Ｔ及びステップ数Ｎにより決
定される。例えばステップ数Ｎは２４に等しく選択され
るであろう。
【０００３】図３は１ステップの期間ＴにスイッチＴ１
〜Ｔ６の制御端子Ｇ１〜Ｇ６に印加される信号の例を示
す。この例では、制御端子Ｇ１の信号のデューティ・サ
イクルが９０％、制御端子Ｇ３の信号のデューティ・サ
イクルが５０％、及び制御端子Ｇ５の信号のデューティ
・サイクルが１０％である。制御端子Ｇ２、Ｇ４、Ｇ６
の信号のデューティ・サイクルは相補的である。次のス
テップにおいて、これらデューティ・サイクルの期間が
変更され、以下全期間（ＮＴ）が経過するまで続く。
〜Ｔ６の制御端子Ｇ１〜Ｇ６に印加される信号の例を示
す。この例では、制御端子Ｇ１の信号のデューティ・サ
イクルが９０％、制御端子Ｇ３の信号のデューティ・サ
イクルが５０％、及び制御端子Ｇ５の信号のデューティ
・サイクルが１０％である。制御端子Ｇ２、Ｇ４、Ｇ６
の信号のデューティ・サイクルは相補的である。次のス
テップにおいて、これらデューティ・サイクルの期間が
変更され、以下全期間（ＮＴ）が経過するまで続く。
【０００４】
【発明が解決しようとする課題】本発明の目的は、これ
らシーケンスの制御信号を供給する方法を提供すること
にある。この問題は、例えば１９８６年７月８〜１１
日、「 機械の展開及び最近の局面に関する国際会議会報
(International Conference on Evolution and Modern
Aspect of Induction Machines Proceeding)」 において
刊行されたベリーニ(Bellini) ほかによる論文に取り扱
われている。この論文に示されているように、これらの
信号を供給するためのアナログ及びディジタル技術が考
案された。
らシーケンスの制御信号を供給する方法を提供すること
にある。この問題は、例えば１９８６年７月８〜１１
日、「 機械の展開及び最近の局面に関する国際会議会報
(International Conference on Evolution and Modern
Aspect of Induction Machines Proceeding)」 において
刊行されたベリーニ(Bellini) ほかによる論文に取り扱
われている。この論文に示されているように、これらの
信号を供給するためのアナログ及びディジタル技術が考
案された。
【０００５】これらの信号を供給する従来技術のディジ
タル装置を図４に示す。この装置はマイクロコントロー
ラ（ＭＣＵ）１０を用いるものである。このマイクロコ
ントローラ１０は、各ステップにおいて、図５の種々の
ブリッジ脚に関するデューティ・サイクル値を供給す
る。各ステップにおいて、マイクロコントローラ１０は
３つのディジタル値、及びこれらの相補値を供給する。
マイクロコントローラ１０は、特別に設計された特殊イ
ンタフェース回路（ＡＳＩＣ）１１が続いており、ディ
ジタル・デューティ・サイクル値から導き出した図３に
示す制御信号を急速に計算させて供給させる。ＡＳＩＣ
１１の６出力は増幅及び絶縁インタフェース回路１２に
供給され、増幅及び絶縁インタフェース回路１２は６ス
イッチＴ１〜Ｔ６の制御端子Ｇ１〜Ｇ６をアクセスす
る。
タル装置を図４に示す。この装置はマイクロコントロー
ラ（ＭＣＵ）１０を用いるものである。このマイクロコ
ントローラ１０は、各ステップにおいて、図５の種々の
ブリッジ脚に関するデューティ・サイクル値を供給す
る。各ステップにおいて、マイクロコントローラ１０は
３つのディジタル値、及びこれらの相補値を供給する。
マイクロコントローラ１０は、特別に設計された特殊イ
ンタフェース回路（ＡＳＩＣ）１１が続いており、ディ
ジタル・デューティ・サイクル値から導き出した図３に
示す制御信号を急速に計算させて供給させる。ＡＳＩＣ
１１の６出力は増幅及び絶縁インタフェース回路１２に
供給され、増幅及び絶縁インタフェース回路１２は６ス
イッチＴ１〜Ｔ６の制御端子Ｇ１〜Ｇ６をアクセスす
る。
【０００６】この型式の配列は種々の欠点がある。第１
に、制御信号、即ちマイクロコントローラ１０及びＡＳ
ＩＣ１１を備えるために２つの集積回路が必要である。
ＡＳＩＣ１１はこの応用のために特に設計され、大量生
産により製造することができず、従って比較的に高いコ
ストを避けることができない。更に、ＡＳＩＣ１１は特
殊な応用に適応されており、プログラマブルではない。
従って、ＡＳＩＣ１１は、その機能を変更するときは、
例えば以下で説明するように、制御信号の分配を変更す
るときは再設計されなければならない。
に、制御信号、即ちマイクロコントローラ１０及びＡＳ
ＩＣ１１を備えるために２つの集積回路が必要である。
ＡＳＩＣ１１はこの応用のために特に設計され、大量生
産により製造することができず、従って比較的に高いコ
ストを避けることができない。更に、ＡＳＩＣ１１は特
殊な応用に適応されており、プログラマブルではない。
従って、ＡＳＩＣ１１は、その機能を変更するときは、
例えば以下で説明するように、制御信号の分配を変更す
るときは再設計されなければならない。
【０００７】
【課題を解決するための手段】これらの欠点を克服する
ために、本発明は、これまで特殊な集積回路の出力での
み得られた信号を直接供給するマイクロコントローラを
提供することにある。
ために、本発明は、これまで特殊な集積回路の出力での
み得られた信号を直接供給するマイクロコントローラを
提供することにある。
【０００８】より一般的に、本発明は、あるシーケンス
及び当該制御信号に特定的な所定のデューティ・サイク
ル内で所定の期間長を備えた制御信号の並列シーケンス
を供給する装置及び方法を提供することにある。
及び当該制御信号に特定的な所定のデューティ・サイク
ル内で所定の期間長を備えた制御信号の並列シーケンス
を供給する装置及び方法を提供することにある。
【０００９】本発明装置は、中央処理装置と、複数のブ
ロックのライン及び列に配列された不揮発性メモリとに
関連するマイクロコントローラとを備えている。各ライ
ンの不揮発性メモリは並列なシーケンスと少なくとも同
数のビットを含むワードに対応する。更に、マイクロコ
ントローラは固定周波数でブロックの各ワードを逐次的
にアドレス指定するカウンタに接続された直接メモリ・
アクセス（ＤＭＡ）コントローラを備えている。ブロッ
クの各列において、第１の状態におけるビット数と第２
の状態におけるビット数との間の比が所定の制御信号の
ためのデューティ・サイクルに対応しており、前記マイ
クロコントローラは、制御信号の所定の期間長に達して
他のブロックの反復的な読み出しに進むまで、１ブロッ
クの読み出しを反復するようにプログラムされており、
以下同様である。
ロックのライン及び列に配列された不揮発性メモリとに
関連するマイクロコントローラとを備えている。各ライ
ンの不揮発性メモリは並列なシーケンスと少なくとも同
数のビットを含むワードに対応する。更に、マイクロコ
ントローラは固定周波数でブロックの各ワードを逐次的
にアドレス指定するカウンタに接続された直接メモリ・
アクセス（ＤＭＡ）コントローラを備えている。ブロッ
クの各列において、第１の状態におけるビット数と第２
の状態におけるビット数との間の比が所定の制御信号の
ためのデューティ・サイクルに対応しており、前記マイ
クロコントローラは、制御信号の所定の期間長に達して
他のブロックの反復的な読み出しに進むまで、１ブロッ
クの読み出しを反復するようにプログラムされており、
以下同様である。
【００１０】制御信号の並列シーケンスを発生する方法
には、不揮発性メモリの１ブロックに格納されているデ
ータの各多数ビット・ワードを、固定周波数で逐次的に
アドレス指定することが含まれる。各ワードはその制御
信号と少なくとも同数のビットを含む。アドレス指定さ
れたワードのビットは多数ビット出力ポートの端子に並
列に供給されて制御信号を発生させる。アドレス指定及
び供給のステップは逐次的に反復されて不揮発性メモリ
の他のブロックからデータをアクセスさせる。不揮発性
メモリの各ブロックにおける全てのワードの対応するビ
ット位置のデータは、列を形成し、各ブロックの各列に
おいて、第１の状態におけるビット数と第２の状態にお
けるビット数との間の比は所定の制御信号用のデューテ
ィ・サイクルに対応する。
には、不揮発性メモリの１ブロックに格納されているデ
ータの各多数ビット・ワードを、固定周波数で逐次的に
アドレス指定することが含まれる。各ワードはその制御
信号と少なくとも同数のビットを含む。アドレス指定さ
れたワードのビットは多数ビット出力ポートの端子に並
列に供給されて制御信号を発生させる。アドレス指定及
び供給のステップは逐次的に反復されて不揮発性メモリ
の他のブロックからデータをアクセスさせる。不揮発性
メモリの各ブロックにおける全てのワードの対応するビ
ット位置のデータは、列を形成し、各ブロックの各列に
おいて、第１の状態におけるビット数と第２の状態にお
けるビット数との間の比は所定の制御信号用のデューテ
ィ・サイクルに対応する。
【００１１】本発明の適用により、制御信号は多数脚の
ブリッジ用に設計され、各脚は直列に制御された２つの
スイッチを備えている。１つの脚の２つのスイッチはほ
ぼ逆の信号を受け取る。各脚の第１のスイッチは制御信
号を受け取り、そのデューティ・サイクルは最大値と最
小値との間で変化し、各脚に印加された信号は位相シフ
トされる。例えば、このブリッジは非同期モータ又は中
断のない電源を制御するように設計されている。
ブリッジ用に設計され、各脚は直列に制御された２つの
スイッチを備えている。１つの脚の２つのスイッチはほ
ぼ逆の信号を受け取る。各脚の第１のスイッチは制御信
号を受け取り、そのデューティ・サイクルは最大値と最
小値との間で変化し、各脚に印加された信号は位相シフ
トされる。例えば、このブリッジは非同期モータ又は中
断のない電源を制御するように設計されている。
【００１２】本発明の以上の目的、他の目的、特徴及び
効果は、付図により示す以下の好ましい実施例の詳細な
説明から明らかとなるであろう。
効果は、付図により示す以下の好ましい実施例の詳細な
説明から明らかとなるであろう。
【００１３】
【実施例】図１に示すように、本発明はマイクロコント
ローラ（ＭＣＵ）２０を用いて矩形波ｇ１〜ｇ６を発生
し、矩形波ｇ１〜ｇ６は増幅及び絶縁インタフェース回
路１２を通った後に、ゲート制御信号Ｇ１〜Ｇ６とな
る。
ローラ（ＭＣＵ）２０を用いて矩形波ｇ１〜ｇ６を発生
し、矩形波ｇ１〜ｇ６は増幅及び絶縁インタフェース回
路１２を通った後に、ゲート制御信号Ｇ１〜Ｇ６とな
る。
【００１４】マイクロコントローラ２０の１例が参照Ｓ
Ｔ９の基にＳＧＳトムソン・マイクロエレクトロニクス
から販売されている。
Ｔ９の基にＳＧＳトムソン・マイクロエレクトロニクス
から販売されている。
【００１５】図６に示すように、マイクロコントローラ
２０は中央処理装置（ＣＰＵ）２１を備えており、バス
２２を介してマイクロコントローラ２０の種々の要素と
通信をする。これら種々の要素には、読み出し専用メモ
リ（ＲＯＭ）２３と、ランダム・アクセス・メモリ（Ｒ
ＡＭ）のような図示していない他の要素と、電気的に消
去可能な読み出し専用メモリ（ＥＥＰＲＯＭ）と、カウ
ンタとが含まれる。マイクロコントローラ２０はコント
ローラ２４により直接メモリ・アクセス（ＤＭＡ）モー
ドで動作される。これによって、カウンタ２５と、ＲＯ
Ｍ２３に接続されたデコーダ２６とを制御してＣＰＵ２
１の動作から独立して当該ＲＯＭ２３の内容を読み出す
ことができる。このＣＰＵ２１の動作はＲＯＭ２３の読
み出し動作中に他のマイクロコントローラの要素に関連
して続けることが可能である。このような本発明の特徴
は以下で更に詳細に説明される。
２０は中央処理装置（ＣＰＵ）２１を備えており、バス
２２を介してマイクロコントローラ２０の種々の要素と
通信をする。これら種々の要素には、読み出し専用メモ
リ（ＲＯＭ）２３と、ランダム・アクセス・メモリ（Ｒ
ＡＭ）のような図示していない他の要素と、電気的に消
去可能な読み出し専用メモリ（ＥＥＰＲＯＭ）と、カウ
ンタとが含まれる。マイクロコントローラ２０はコント
ローラ２４により直接メモリ・アクセス（ＤＭＡ）モー
ドで動作される。これによって、カウンタ２５と、ＲＯ
Ｍ２３に接続されたデコーダ２６とを制御してＣＰＵ２
１の動作から独立して当該ＲＯＭ２３の内容を読み出す
ことができる。このＣＰＵ２１の動作はＲＯＭ２３の読
み出し動作中に他のマイクロコントローラの要素に関連
して続けることが可能である。このような本発明の特徴
は以下で更に詳細に説明される。
【００１６】図７はＲＯＭ２３のブロック構成を示す。
このメモリはｎブロック×ｐグループに配列されてお
り、それぞれＢ１１〜Ｂ１ｎ…Ｂｐｎ〜Ｂｐｎにより参
照される。各ブロックの各グループは、特に所望の制御
電圧増幅用の所定の条件に基づき、非同期モータの制御
を保証するようにされたデータを有する。グループ内の
各ブロックは、所定の時間増分中に供給されるべき制御
信号に対応する構成を有する。
このメモリはｎブロック×ｐグループに配列されてお
り、それぞれＢ１１〜Ｂ１ｎ…Ｂｐｎ〜Ｂｐｎにより参
照される。各ブロックの各グループは、特に所望の制御
電圧増幅用の所定の条件に基づき、非同期モータの制御
を保証するようにされたデータを有する。グループ内の
各ブロックは、所定の時間増分中に供給されるべき制御
信号に対応する構成を有する。
【００１７】時間増分の期間Ｔ′は、概要的に、前述の
ように１ステップの時間Ｔの約数となる。１グループに
おけるブロック数ｎはステップ数Ｎに等しい。同一のブ
ロックを１ステップの期間中に何回か反復することがで
きる。
ように１ステップの時間Ｔの約数となる。１グループに
おけるブロック数ｎはステップ数Ｎに等しい。同一のブ
ロックを１ステップの期間中に何回か反復することがで
きる。
【００１８】特定ブロックの内容は図８の例により示さ
れる。各ブロックは列に配列された複数のワードを有す
る。与えられた例では、６つの制御信号を供給すること
が望ましい。従って、最初の６列のそれぞれが矩形波ｇ
１〜ｇ６に対応している。通常、メモリは８ビット・ワ
ード用に設計されているので、×は各ワードの付加的な
２つのビットを示している。これらを用いて同期信号を
供給することができ、充電における平均電流を測定する
ときにスイッチング時間をマスクしたり、充電において
電圧／電流位相シフトを測定したりすることができる。
従って、ブロックに含まれている制御信号の各増分が、
与えられた例における要素値、４２値のシーケンスによ
り量子化されている。図示のように、各ワードのビット
をコントローラの出力ポートに逐次的に転送することが
でき、従って所望の制御信号の状態を直接表わすことに
なる。
れる。各ブロックは列に配列された複数のワードを有す
る。与えられた例では、６つの制御信号を供給すること
が望ましい。従って、最初の６列のそれぞれが矩形波ｇ
１〜ｇ６に対応している。通常、メモリは８ビット・ワ
ード用に設計されているので、×は各ワードの付加的な
２つのビットを示している。これらを用いて同期信号を
供給することができ、充電における平均電流を測定する
ときにスイッチング時間をマスクしたり、充電において
電圧／電流位相シフトを測定したりすることができる。
従って、ブロックに含まれている制御信号の各増分が、
与えられた例における要素値、４２値のシーケンスによ
り量子化されている。図示のように、各ワードのビット
をコントローラの出力ポートに逐次的に転送することが
でき、従って所望の制御信号の状態を直接表わすことに
なる。
【００１９】図８は左側に垂直時間スケールによりブロ
ックＢijに格納されたビットにより供給したい矩形波ｇ
１〜ｇ６の例を示す。与えられた例において、量子化時
間１では、第１のワードの全ビットが０である。量子化
時間２では、矩形波ｇ１、ｇ３及びｇ５がハイ・レベル
となり、従ってビット１、３及び５がそれぞれ値１を有
することになる。この状態は、ビット５が０にリセット
される量子化時間１７まで保持される。量子化時間１８
では、ビット６が０から１にセットされる。量子化時間
１７において、ビット５及び６が同時に０となる状態
は、矩形波ｇ５及びｇ６がスイッチされるときに、イン
バータ・ブリッジにおける２つの制御信号が同時にハイ
・レベルとなるのを避けるためである。同様に、量子化
時間２３ではビット３及び４に、量子化時間３８ではビ
ット１及び２に、量子化時間１では全ビットにリセット
が発生する。このようにして、図８の左に示す矩形波ｇ
１〜ｇ６がマイクロコントローラの出力ポートの下位６
ビットに与えられる。
ックＢijに格納されたビットにより供給したい矩形波ｇ
１〜ｇ６の例を示す。与えられた例において、量子化時
間１では、第１のワードの全ビットが０である。量子化
時間２では、矩形波ｇ１、ｇ３及びｇ５がハイ・レベル
となり、従ってビット１、３及び５がそれぞれ値１を有
することになる。この状態は、ビット５が０にリセット
される量子化時間１７まで保持される。量子化時間１８
では、ビット６が０から１にセットされる。量子化時間
１７において、ビット５及び６が同時に０となる状態
は、矩形波ｇ５及びｇ６がスイッチされるときに、イン
バータ・ブリッジにおける２つの制御信号が同時にハイ
・レベルとなるのを避けるためである。同様に、量子化
時間２３ではビット３及び４に、量子化時間３８ではビ
ット１及び２に、量子化時間１では全ビットにリセット
が発生する。このようにして、図８の左に示す矩形波ｇ
１〜ｇ６がマイクロコントローラの出力ポートの下位６
ビットに与えられる。
【００２０】以上から、矩形波ｇ１〜ｇ６が信号Ｇ１〜
Ｇ６に対応し、電流反転スイッチを制御することが分か
る。つまり、各矩形波ｇ１〜ｇ６はマイクロコントロー
ラ内部クロック制御カウンタ２５による特定的な周期性
を備えている。例えば、クロック期間が５μｓであると
きは、矩形波ｇ１〜ｇ６の期間長は４２×５μｓ、即ち
約２００μｓである。図２を参照すると、正弦波用に適
用されたサンプリングは、例えばＮ＝２４点である（１
グループのブロック数ｎに対応する）ことを想起すべき
である。従って、全グループの読み出しには２００×２
４μｓ、即ち約５ｍｓの最小期間が必要となる。これは
２００Ｈｚのエンジン界磁周波数に対応する。本発明
は、回転速度を低下させるときは、定められたグループ
の次のブロックを処理する前に、各基本信号、例えば図
８に示す矩形波ｇ１〜ｇ６を所定回数反復する。例え
ば、前述のディジタル値の場合に、図８に示す構成が４
回反復されると、モータの速度は3,000 rpm となる。各
ブロックについて６回の反復ではこの速度が2,000 rpm
となる。モータの速度の変更はマイクロコントローラの
プログラミングにより得られる。
Ｇ６に対応し、電流反転スイッチを制御することが分か
る。つまり、各矩形波ｇ１〜ｇ６はマイクロコントロー
ラ内部クロック制御カウンタ２５による特定的な周期性
を備えている。例えば、クロック期間が５μｓであると
きは、矩形波ｇ１〜ｇ６の期間長は４２×５μｓ、即ち
約２００μｓである。図２を参照すると、正弦波用に適
用されたサンプリングは、例えばＮ＝２４点である（１
グループのブロック数ｎに対応する）ことを想起すべき
である。従って、全グループの読み出しには２００×２
４μｓ、即ち約５ｍｓの最小期間が必要となる。これは
２００Ｈｚのエンジン界磁周波数に対応する。本発明
は、回転速度を低下させるときは、定められたグループ
の次のブロックを処理する前に、各基本信号、例えば図
８に示す矩形波ｇ１〜ｇ６を所定回数反復する。例え
ば、前述のディジタル値の場合に、図８に示す構成が４
回反復されると、モータの速度は3,000 rpm となる。各
ブロックについて６回の反復ではこの速度が2,000 rpm
となる。モータの速度の変更はマイクロコントローラの
プログラミングにより得られる。
【００２１】更に、前述のディジタル値（決定された制
御信号の構成を完全に定める４２×８／ブロック、及び
１グループ用の２４ブロック）をもって、１グループに
より２４×４２バイト、即ち約１, ０００バイトのデー
タが必要となる。一般的に、典型的な応用においてモー
タを制御するために３〜８電圧値以上を設けることは必
要でない。これは、本発明が目的とする機能を達成する
ために、ＣＰＵにおけるＲＯＭには３ＫＢ〜８ＫＢあれ
ばよいことを意味する。これらの値は、特に８ＫＢ、１
６ＫＢ又は３２ＫＢの大きさを有するＲＯＭ又はＥＰＲ
ＯＭを備えている前記回路ＳＴ９の特定例において、極
めて容易なものである。従って、当該メモリに、マイク
ロコントローラが他のタスクを処理するためのスペース
が得られる。
御信号の構成を完全に定める４２×８／ブロック、及び
１グループ用の２４ブロック）をもって、１グループに
より２４×４２バイト、即ち約１, ０００バイトのデー
タが必要となる。一般的に、典型的な応用においてモー
タを制御するために３〜８電圧値以上を設けることは必
要でない。これは、本発明が目的とする機能を達成する
ために、ＣＰＵにおけるＲＯＭには３ＫＢ〜８ＫＢあれ
ばよいことを意味する。これらの値は、特に８ＫＢ、１
６ＫＢ又は３２ＫＢの大きさを有するＲＯＭ又はＥＰＲ
ＯＭを備えている前記回路ＳＴ９の特定例において、極
めて容易なものである。従って、当該メモリに、マイク
ロコントローラが他のタスクを処理するためのスペース
が得られる。
【００２２】本発明は、非同期モータ用又は中断のない
電源用のインバータ制御信号に関して特に柔軟性のある
プログラミングを提供するものである。図４に示す従来
技術による通常の信号発生回路は、同一初期時間中にエ
ッジが全て立ち上る矩形波ｇ１、ｇ３及びｇ５を発生す
るが、本発明の特徴によれば、図９に示すように、基本
的な制御信号について同一デューティ・サイクルを保持
する間に、矩形波の変化を単純に変化させることができ
る。
電源用のインバータ制御信号に関して特に柔軟性のある
プログラミングを提供するものである。図４に示す従来
技術による通常の信号発生回路は、同一初期時間中にエ
ッジが全て立ち上る矩形波ｇ１、ｇ３及びｇ５を発生す
るが、本発明の特徴によれば、図９に示すように、基本
的な制御信号について同一デューティ・サイクルを保持
する間に、矩形波の変化を単純に変化させることができ
る。
【００２３】通常の基本的な制御信号を図９Ａに示す。
本発明による第１の変形は図９Ｂに示されれており、矩
形パルスが時間増分の期間の中心に配列される。これは
いくつかのスイッチを同時に制御するときに期間を限定
させる。図９Ｂに示す信号を得るために、ブロックの各
列内における第１の状態におけるビットは、第２の状態
におけるビットに関して列内に中心に配列される。図９
Ｃの場合に、矩形パルスは２つの対称軸上で中心に配列
され、これが電力スイッチのスイッチング周波数を２倍
にする。図９Ｃの制御信号を発生するために、各列のブ
ロック内では、第１の状態においていくつかのビット・
グループは第２の状態のいくつかのビット・グループに
よりインタリーブされ、アッセンブリは列の中心に対し
て対称に配列される。図９Ｂ及び図９Ｃに示す配列は、
インバータのスイッチング雑音の除去、従ってモータか
らの雑音（ヒス）、及び蓄積された誘導エネルギを最小
化することにより、モータにおける損失の低下に関して
実際的な効果がある。
本発明による第１の変形は図９Ｂに示されれており、矩
形パルスが時間増分の期間の中心に配列される。これは
いくつかのスイッチを同時に制御するときに期間を限定
させる。図９Ｂに示す信号を得るために、ブロックの各
列内における第１の状態におけるビットは、第２の状態
におけるビットに関して列内に中心に配列される。図９
Ｃの場合に、矩形パルスは２つの対称軸上で中心に配列
され、これが電力スイッチのスイッチング周波数を２倍
にする。図９Ｃの制御信号を発生するために、各列のブ
ロック内では、第１の状態においていくつかのビット・
グループは第２の状態のいくつかのビット・グループに
よりインタリーブされ、アッセンブリは列の中心に対し
て対称に配列される。図９Ｂ及び図９Ｃに示す配列は、
インバータのスイッチング雑音の除去、従ってモータか
らの雑音（ヒス）、及び蓄積された誘導エネルギを最小
化することにより、モータにおける損失の低下に関して
実際的な効果がある。
【００２４】図９Ｄは本発明の他の実施例を示すもので
あり、上側の３つのスイッチが同時にオフされる度に、
従って瞬時電圧がモータに印加されないときは、スイッ
チをオフ状態にセットし、かつ隣接するスイッチを導通
状態にさせることが望ましい。これは、定められたスイ
ッチング周波数でインバータがスイッチングすることに
よる損失を低下させるものである。というのは、ブリッ
ジの脚のうちの一つが各ブロックの走査期間中に静止状
態に留まるためである。図９Ｄの制御信号を発生するた
めに、各ブロック内で種々の脚の同一側上のスイッチに
対応する全てのビットが同一状態にあるときは、これら
は自動的に所定の状態にセットされる。
あり、上側の３つのスイッチが同時にオフされる度に、
従って瞬時電圧がモータに印加されないときは、スイッ
チをオフ状態にセットし、かつ隣接するスイッチを導通
状態にさせることが望ましい。これは、定められたスイ
ッチング周波数でインバータがスイッチングすることに
よる損失を低下させるものである。というのは、ブリッ
ジの脚のうちの一つが各ブロックの走査期間中に静止状
態に留まるためである。図９Ｄの制御信号を発生するた
めに、各ブロック内で種々の脚の同一側上のスイッチに
対応する全てのビットが同一状態にあるときは、これら
は自動的に所定の状態にセットされる。
【００２５】他の変形は、当該技術分野に習熟する者に
とって明らかとなる。本発明によれば、前記メモリ・ブ
ロックのデータ内容を選択し、かつ変更することによ
り、基本的な制御信号の形状を選択し、かつ変更するこ
とは、非常に簡単なことに注意すべきである。
とって明らかとなる。本発明によれば、前記メモリ・ブ
ロックのデータ内容を選択し、かつ変更することによ
り、基本的な制御信号の形状を選択し、かつ変更するこ
とは、非常に簡単なことに注意すべきである。
【００２６】
【発明の効果】前述のように更に、同一の電流インバー
タ脚の２つのスイッチのスイッチング間でアイドル時間
を得るのは、本発明よれば簡単であり、これは後者の誤
動作を避けるものである。一方、従来技術によりこの機
能を得るためには、複雑な増幅及び絶縁インタフェース
回路１２を必要とする。
タ脚の２つのスイッチのスイッチング間でアイドル時間
を得るのは、本発明よれば簡単であり、これは後者の誤
動作を避けるものである。一方、従来技術によりこの機
能を得るためには、複雑な増幅及び絶縁インタフェース
回路１２を必要とする。
【図１】本発明による制御信号を供給する装置のブロッ
ク図を示す。
ク図を示す。
【図２】図５のインバータによりモータ巻線に印加され
るべき基本的な制御電圧を示す波形図である。
るべき基本的な制御電圧を示す波形図である。
【図３】ステップ中で図５の回路における３相ブリッジ
の各トランジスタに印加される制御信号を示す波形図で
ある。
の各トランジスタに印加される制御信号を示す波形図で
ある。
【図４】従来技術による制御信号を供給する装置のブロ
ック図を示す。
ック図を示す。
【図５】従来技術により３相非同期モータを制御するた
めのインバータのブロック図である。
めのインバータのブロック図である。
【図６】本発明により用いられるマイクロコントローラ
の構成を示す概要ブロック図である。
の構成を示す概要ブロック図である。
【図７】本発明により用いられるマイクロコントローラ
において用いられるメモリのブロック図である。
において用いられるメモリのブロック図である。
【図８】本発明により、かつ例示的な制御信号の波形図
に対応するメモリ・ブロックの内容例を示す図である。
に対応するメモリ・ブロックの内容例を示す図である。
【図９Ａ】本発明により発生される制御信号を示す波形
図である。
図である。
【図９Ｂ】本発明により発生される制御信号を示す波形
図である。
図である。
【図９Ｃ】本発明により発生される制御信号を示す波形
図である。
図である。
【図９Ｄ】本発明により発生される制御信号を示す波形
図である。
図である。
２０ マイクロコントローラ ２１ 中央処理装置 ２３ ＲＯＭ ２４ コントローラ ２５ カウンタ
フロントページの続き (72)発明者 ブルーノ モーリス フランス国， 13510 エギューユ， ル ート デュ シュルベーユ シュド ニュ メロ 27 （番地なし) (72)発明者 ベルナール サビー フランス国， 13090 エクス ア プロ ヴァンス， エンファセ マリュセ バス ティエール， レジダンス アーク 63 （ 番地なし)
Claims (21)
- 【請求項１】 複数の制御信号の並列シーケンスを供給
すると共に、各制御信号はシーケンス内で所定の長さ
と、前記制御信号に固有な所定のデューティ・サイクル
とを有する装置であって、 中央処理装置と、各ラインが前記複数の制御信号に制御
信号と少なくとも同数のビットを含むワードに対応する
ブロックのライン及び列に配列された不揮発性メモリ
と、固定周波数により１ブロックの各ワードを逐次的に
アドレス指定し、かつ並列にアドレス指定されたワード
のビットを供給するカウンタに関連した直接メモリ・ア
クセス（ＤＭＡ）とを備えたマイクロコントローラを有
する装置において、 １ブロックの各列に、第１の状態のビット数と第２の状
態のビット数との間の比が所定の制御信号用の前記デュ
ーティ・サイクルに対応し、 前記マイクロコントローラは、他のブロックの反復的な
読み出しを処理する前に、前記制御信号の前記所定の期
間が経過するまで、ブロックのワードのアドレス指定を
反復するようにプログラムされていることを特徴とする
パルス幅変調によりインバータを制御する装置。 - 【請求項２】 前記制御信号は多数脚のブリッジを意図
し、各脚は制御された２つ直列のスイッチを備え、１脚
の２つのスイッチが前記制御信号のうちのほぼ相補的な
ものを受け取り、各脚の第１のスイッチはそのデューテ
ィ・サイクルが最大値と最小値との間で変化する前記制
御信号のうちの一つを受け取り、各脚に印加される信号
は位相シフトされていることを特徴とする請求項１記載
のパルス幅変調によりインバータを制御する装置。 - 【請求項３】 ブロックの各列内に、第１の状態におけ
るビットは第２の状態におけるビットと列の中心に配列
されていることを特徴とする請求項２記載のパルス幅変
調によりインバータを制御する装置。 - 【請求項４】 ブロックの各列内で、第１の状態におけ
るいくつかのグループのビットは第２の状態におけるい
くつかのグループのビットとインタリーブされ、そのア
ッセンブリは前記列の中心に対して対称的に配列されて
いることを特徴とする請求項２記載のパルス幅変調によ
りインバータを制御する装置。 - 【請求項５】 ブロックの各列内で、種々の脚の同一側
上のスイッチに対応する全てのビットは同一の状態にあ
り、これらのビットは自動的に所定の状態にセットされ
ることを特徴とする請求項２記載のパルス幅変調により
インバータを制御する装置。 - 【請求項６】 １列におけるビットの状態、及び相補的
な制御信号に対応する他の列のビットの状態の変化はリ
セット・インタバルにより分離されていることを特徴と
する請求項２記載のパルス幅変調によりインバータを制
御する装置。 - 【請求項７】 各ワードは同期ビットとして用いられる
付加的な列を形成する付加的なビットを備えていること
を特徴とする請求項２記載のパルス幅変調によりインバ
ータを制御する装置。 - 【請求項８】 それぞれシーケンス内で所定長の一定の
期間と、前記制御信号に特有の所定のデューティ・サイ
クルとを有する複数の制御信号を並行シーケンスにより
発生する方法において、 （ａ）各ワードが前記複数の制御信号における制御信号
の数と少なくとも同数のビットを含み、不揮発性メモリ
のブロックに格納した各多数ビット・ワードのデータを
固定周波数で逐次的にアドレス指定するステップと、 （ｂ）アドレス指定されたワードのビットを多数ビット
出力ポートの端子に並列に供給して前記制御信号を発生
するステップと、 （ｃ）逐次的にステップ（ａ）及び（ｂ）を実行して不
揮発性メモリの他のブロックからのデータをアドレス指
定し、かつ供給するステップとを備え、 不揮発性メモリの各ブロックにおける全てのワードの対
応するビット位置におけるデータは列を形成し、各ブロ
ックの各列において、第１の状態におけるビット数と第
２の状態におけるビット数との間の比が所定の制御信号
用の前記デューティ・サイクルに対応していることを特
徴とする方法。 - 【請求項９】 更に、制御信号の前記所定の期間用に各
ブロックからのアドレス指定されたワードのビットを反
復的にアドレス指定し、かつ供給するステップを備えて
いることを特徴とする請求項８記載の方法。 - 【請求項１０】 更に、多数ビットの出力ポートからの
制御信号を多数脚のブリッジに印加し、各脚が直列に制
御された２つのスイッチを備え、一つの脚の２つのスイ
ッチは前記制御信号のうちのほぼ相補的な制御信号を受
け取り、各脚の第１のスイッチは前記制御信号を受け取
り、そのデューティ・サイクルは最大値と最小値との間
で変化し、各脚に印加された信号は位相シフトされてい
ることを特徴とする請求項８記載の方法。 - 【請求項１１】 ブロックの各列内に、第１の状態にお
けるビットは第２の状態におけるビットに対して列の中
心に配列されていることを特徴とする請求項１０記載の
方法。 - 【請求項１２】 ブロックの各列内に、第１の状態にお
けるいくつかのグループのビットは第２の状態における
いくつかのグループのビットによりインタリーブされ、
そのアッセンブリは前記列の中心に対して対称的に配列
されていることを特徴とする請求項１２記載の方法。 - 【請求項１３】 ブロックの各列内に、種々の脚の同一
側におけるスイッチに対応する全てのビットは同一状態
にあり、これらのビットは自動的に所定の状態にセット
されることを特徴とする請求項１０記載の方法。 - 【請求項１４】 １列においてビット及び相補的な制御
信号に対応する他の列のビットの状態の変化は、リセッ
ト・インターバルにより分離されていることを特徴とす
る請求項１０記載の方法。 - 【請求項１５】 各ワードは同期ビットとして用いられ
る付加的な列を形成する付加的なビットを備えているこ
とを特徴とする請求項８記載の方法。 - 【請求項１６】 更に、マイクロコントローラをプログ
ラミングしてステップ（ａ）〜（ｃ）を実行させるステ
ップを含むことを特徴とする請求項８記載の方法。 - 【請求項１７】 更に、前記不揮発性メモリのブロック
に格納されたデータをプログラミングすることにより、
ステップ（ａ）〜（ｃ）の実行により複数の制御信号の
前記並列シーケンスを発生するステップを含むことを特
徴とする請求項８記載の方法。 - 【請求項１８】 各制御信号がシーケンス内で一定の所
定の期間と、前記制御信号に特殊な所定のデューティ・
サイクルとを有し、複数の制御信号の並列なシーケンス
を供給する装置において、 １ワードに対応する各ラインが前記複数の制御信号にお
ける制御信号数と少なくとも同数のビットを含み、複数
のブロックのラインに配列され、ブロックにおける各列
において、第１の状態における多数ビットと第２の状態
における多数ビットとの間の比は所定の制御信号用の前
記デューティ・サイクルに対応する不揮発性メモリと、 固定周波数で一連の前記ブロックのそれぞれにおいて各
ワードを逐次的にアドレス指定し、かつ並列にアドレス
指定されたワードのビットを供給する直接メモリ・アク
セス手段とを備えていることを特徴とする装置。 - 【請求項１９】 各脚が直列に制御された２つのスイッ
チを備え、脚の２つのスイッチは前記制御信号のうちの
ほぼ相補的な制御信号を受け取り、各脚の第１のスイッ
チが前記制御信号のうちの一つを受け取り、そのデュー
ティ・サイクルが最大値と最小値との間で変化し、各脚
に印加された信号は位相シフトされていることを特徴と
する請求項１８記載の装置。 - 【請求項２０】 更に、前記直接メモリ・アクセス手段
の逐次的な動作を制御する中央処理装置を備えているこ
とを特徴とする請求項１８記載の装置。 - 【請求項２１】 前記中央処理装置は前記直接メモリ・
アクセス手段を制御するようにプログラムされて、他の
ブロックの反復的な読み出しを処理する前に制御信号の
前記所定の期間を経過するまで、１ブロックのワードの
アドレス指定を反復させることを特徴とする請求項２０
記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9103463A FR2674386B1 (fr) | 1991-03-18 | 1991-03-18 | Systeme de commande d'un onduleur par modulation de largeur d'impulsion. |
| FR9103463 | 1991-03-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06217554A true JPH06217554A (ja) | 1994-08-05 |
Family
ID=9410994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4091575A Withdrawn JPH06217554A (ja) | 1991-03-18 | 1992-03-18 | パルス幅変調によりインバータを制御する装置及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5272430A (ja) |
| EP (1) | EP0505293B1 (ja) |
| JP (1) | JPH06217554A (ja) |
| DE (1) | DE69207035T2 (ja) |
| FR (1) | FR2674386B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001251864A (ja) * | 2000-03-07 | 2001-09-14 | Yaskawa Electric Corp | ゲート信号出力装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5400237A (en) * | 1992-05-11 | 1995-03-21 | Simmonds Precision Products, Inc. | PWM inverter controller with waveform memory |
| JP3115147B2 (ja) * | 1993-03-12 | 2000-12-04 | 富士通株式会社 | ロボット制御装置及びコントローラ |
| DE19529313A1 (de) * | 1995-08-09 | 1997-02-13 | Siemens Ag | Betriebsverfahren für eine programmgesteuerte Recheneinheit zur Steuerung von Strahlerfeldern insbesondere von Thermoformmaschinen |
| GB2345593B (en) * | 1998-07-16 | 2002-02-20 | Mitsubishi Electric Corp | Inverter Apparatus |
| ES2185515B1 (es) * | 2001-10-15 | 2004-02-16 | Salicru S A | Convertidor electronico conmutado de potencia. |
| JP3972724B2 (ja) * | 2002-05-10 | 2007-09-05 | セイコーエプソン株式会社 | モータ制御装置 |
| US7034586B2 (en) * | 2004-03-05 | 2006-04-25 | Intersil Americas Inc. | Startup circuit for converter with pre-biased load |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4491768A (en) * | 1981-11-04 | 1985-01-01 | Eaton Corporation | Pulse width modulation inverter with battery charger |
| US4458194A (en) * | 1981-11-04 | 1984-07-03 | Eaton Corporation | Method and apparatus for pulse width modulation control of an AC induction motor |
| US4447786A (en) * | 1982-02-12 | 1984-05-08 | Black & Decker Inc. | Waveform synthesizer and motor controller |
| US4843297A (en) * | 1984-11-13 | 1989-06-27 | Zycron Systems, Inc. | Microprocessor speed controller |
| US4656572A (en) * | 1985-02-19 | 1987-04-07 | Westinghouse Electric Corp. | PWM inverter |
| US4891764A (en) * | 1985-12-06 | 1990-01-02 | Tensor Development Inc. | Program controlled force measurement and control system |
| DE3619038A1 (de) * | 1986-06-06 | 1987-12-10 | Msi Technik Gmbh | Mehrphasen-wechselrichterschaltung |
| CA1292769C (en) * | 1986-11-12 | 1991-12-03 | Errol E. Wallingford | Three-phase pwm inverter with speed control and load compensation for aninduction motor |
| US4961038A (en) * | 1989-10-16 | 1990-10-02 | General Electric Company | Torque estimator for switched reluctance machines |
-
1991
- 1991-03-18 FR FR9103463A patent/FR2674386B1/fr not_active Expired - Fee Related
-
1992
- 1992-03-16 EP EP92420079A patent/EP0505293B1/fr not_active Expired - Lifetime
- 1992-03-16 DE DE69207035T patent/DE69207035T2/de not_active Expired - Fee Related
- 1992-03-18 US US07/853,403 patent/US5272430A/en not_active Expired - Lifetime
- 1992-03-18 JP JP4091575A patent/JPH06217554A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001251864A (ja) * | 2000-03-07 | 2001-09-14 | Yaskawa Electric Corp | ゲート信号出力装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5272430A (en) | 1993-12-21 |
| FR2674386B1 (fr) | 1993-07-23 |
| DE69207035T2 (de) | 1996-08-22 |
| EP0505293B1 (fr) | 1995-12-27 |
| EP0505293A3 (en) | 1992-11-19 |
| EP0505293A2 (fr) | 1992-09-23 |
| FR2674386A1 (fr) | 1992-09-25 |
| DE69207035D1 (de) | 1996-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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