JPH0621776A - 電圧制御型発振回路 - Google Patents
電圧制御型発振回路Info
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- JPH0621776A JPH0621776A JP17431692A JP17431692A JPH0621776A JP H0621776 A JPH0621776 A JP H0621776A JP 17431692 A JP17431692 A JP 17431692A JP 17431692 A JP17431692 A JP 17431692A JP H0621776 A JPH0621776 A JP H0621776A
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- 239000000758 substrate Substances 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 8
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- 238000013459 approach Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 リングオシレ−タを用いた電圧制御型発振回
路において、制御電圧に対して直線性に優れた発振周波
数変換特性を実現すると共に、広い発振周波数変化範囲
を可能とする。 【構成】 電源電位Ｖｄｄ及び、接地電位Ｖｓｓの両側
に定電流トランジスタ（１２）、（１４）を持つリング
オシレ−タ（１５）と、前記定電流トランジスタ（１
２）、（１４）に流れる電流値をコントロ−ルする定電
流コントロ−ル回路（１６）を備え、前記電源電位Ｖｄ
ｄ及び、接地電位Ｖｓｓの両側の全ての定電流トランジ
スタ（１２）、（１４）に流れる定電流値Ｉ0 は、前記
定電流コントロ−ル回路（１６）で制御電圧Ｖｃの変化
に比例して発生される基準電流Ｉに対して等しい比率の
電流値とする。
路において、制御電圧に対して直線性に優れた発振周波
数変換特性を実現すると共に、広い発振周波数変化範囲
を可能とする。 【構成】 電源電位Ｖｄｄ及び、接地電位Ｖｓｓの両側
に定電流トランジスタ（１２）、（１４）を持つリング
オシレ−タ（１５）と、前記定電流トランジスタ（１
２）、（１４）に流れる電流値をコントロ−ルする定電
流コントロ−ル回路（１６）を備え、前記電源電位Ｖｄ
ｄ及び、接地電位Ｖｓｓの両側の全ての定電流トランジ
スタ（１２）、（１４）に流れる定電流値Ｉ0 は、前記
定電流コントロ−ル回路（１６）で制御電圧Ｖｃの変化
に比例して発生される基準電流Ｉに対して等しい比率の
電流値とする。
Description
【０００１】
【産業上の利用分野】本発明は、電圧制御型発振回路に
関し、特に広い周波数変化範囲を有し、且つ直線性に優
れた発振周波数変換特性を持つ電圧制御型発振回路に関
する。
関し、特に広い周波数変化範囲を有し、且つ直線性に優
れた発振周波数変換特性を持つ電圧制御型発振回路に関
する。
【０００２】
【従来の技術】一般にリングオシレ−タを用いた従来の
電圧制御型発振回路（以下ＶＣＯと称する。）は、トラ
ンジスタのゲ−ト電圧コントロ−ルタイプと、電源電圧
コントロ−ルタイプがある。図２はゲ−ト電圧コントロ
−ルタイプのＶＣＯの構成を示す回路図である。同図に
示すＶＣＯの構成は、奇数個のＣＭＯＳインバ−タ
（１）をリング接続し、各ＣＭＯＳインバ−タ（１）の
Ｎチャンネルトタンジスタと接地電位Ｖｓｓ間にＮチャ
ンネルトランジスタ（２）を直列接続したものであり、
該Ｎチャンネルトランジスタ（２）の各ゲ−ト（３）が
制御電圧Ｖｃに接続されている。
電圧制御型発振回路（以下ＶＣＯと称する。）は、トラ
ンジスタのゲ−ト電圧コントロ−ルタイプと、電源電圧
コントロ−ルタイプがある。図２はゲ−ト電圧コントロ
−ルタイプのＶＣＯの構成を示す回路図である。同図に
示すＶＣＯの構成は、奇数個のＣＭＯＳインバ−タ
（１）をリング接続し、各ＣＭＯＳインバ−タ（１）の
Ｎチャンネルトタンジスタと接地電位Ｖｓｓ間にＮチャ
ンネルトランジスタ（２）を直列接続したものであり、
該Ｎチャンネルトランジスタ（２）の各ゲ−ト（３）が
制御電圧Ｖｃに接続されている。
【０００３】この構成によれば、前記Ｎチャンネルトラ
ンジスタ（２）の各ゲ−ト（３）に印加する前記制御電
圧Ｖｃを変化させることにより、前記Ｎチャンネルトラ
ンジスタ（２）のオン抵抗が変化し、各ＣＭＯＳインバ
−タ（１）の次段のキャパシタンスの放電時間が変化す
る。従って前記制御電圧Ｖｃの電圧値に応じてＶＣＯの
発振周波数を可変制御することが可能となり、前記制御
電圧Ｖｃの電圧値が高くなるに従いＶＣＯの発振周波数
が高くなるという正極性型の変換特性が得られる。
ンジスタ（２）の各ゲ−ト（３）に印加する前記制御電
圧Ｖｃを変化させることにより、前記Ｎチャンネルトラ
ンジスタ（２）のオン抵抗が変化し、各ＣＭＯＳインバ
−タ（１）の次段のキャパシタンスの放電時間が変化す
る。従って前記制御電圧Ｖｃの電圧値に応じてＶＣＯの
発振周波数を可変制御することが可能となり、前記制御
電圧Ｖｃの電圧値が高くなるに従いＶＣＯの発振周波数
が高くなるという正極性型の変換特性が得られる。
【０００４】一方図３は電源電圧コントロ−ルタイプの
ＶＣＯの構成を示す回路図である。同図に示すＶＣＯの
構成は奇数個のＣＭＯＳインバ−タ（４）をリング接続
し、該ＣＭＯＳインバ−タ（４）を構成するＮチャンネ
ルトランジスタ（６）のソ−ス電源として、前記制御電
圧Ｖｃをボルテ−ジフォロワ型の演算増幅器（７）を介
して供給している。この構成によれば、リングオシレ−
タを構成する前記ＣＭＯＳインバ−タ（４）は、電源電
圧Ｖｄｄと前記制御電圧Ｖｃの間で動作する。従って、
前記制御電圧Ｖｃの電圧値に応じて前記ＣＭＯＳインバ
−タ（４）を構成するＰチャンネルトランジスタ（５）
及び、Ｎチャンネルトランジスタ（６）のオン抵抗が変
化し、前記ＣＭＯＳインバ−タ（４）の次段のキャパシ
タンスの充・放電時間が変化する。従って前記制御電圧
Ｖｃの電圧値に応じてＶＣＯの発振周波数を可変制御す
ることが可能となり、前記制御電圧Ｖｃの電圧値が高く
なるに従いＶＣＯの発振周波数が低くなるという負極性
型の変換特性が得られる。
ＶＣＯの構成を示す回路図である。同図に示すＶＣＯの
構成は奇数個のＣＭＯＳインバ−タ（４）をリング接続
し、該ＣＭＯＳインバ−タ（４）を構成するＮチャンネ
ルトランジスタ（６）のソ−ス電源として、前記制御電
圧Ｖｃをボルテ−ジフォロワ型の演算増幅器（７）を介
して供給している。この構成によれば、リングオシレ−
タを構成する前記ＣＭＯＳインバ−タ（４）は、電源電
圧Ｖｄｄと前記制御電圧Ｖｃの間で動作する。従って、
前記制御電圧Ｖｃの電圧値に応じて前記ＣＭＯＳインバ
−タ（４）を構成するＰチャンネルトランジスタ（５）
及び、Ｎチャンネルトランジスタ（６）のオン抵抗が変
化し、前記ＣＭＯＳインバ−タ（４）の次段のキャパシ
タンスの充・放電時間が変化する。従って前記制御電圧
Ｖｃの電圧値に応じてＶＣＯの発振周波数を可変制御す
ることが可能となり、前記制御電圧Ｖｃの電圧値が高く
なるに従いＶＣＯの発振周波数が低くなるという負極性
型の変換特性が得られる。
【０００５】
【発明が解決しようとする課題】しかしながら上述した
回路構成のゲ−ト電圧コントロ−ルタイプ、及び電源電
圧コントロ−ルタイプのＶＣＯでは、いずれにおいても
前記制御電圧Ｖｃに基ずいて制御される発振周波数が低
くなると、それぞれ図４及び図５に示す如く、ＶＣＯの
出力波形が電源電圧Ｖｄｄ及び、接地電位Ｖｓｓ間でフ
ルスイングしなくなり、特にＶＣＯ発振波形の低電圧レ
ベル側が接地電位Ｖｓｓから上昇する。この傾向は発振
周波数が低くなる程顕著になる。このためＶＣＯの出力
波形の低電圧レベル側が、該ＶＣＯの出力を受け取る図
示しない入力回路（例えばインバ−タなど）のスレッシ
ョルド電圧に近づくにともない前記入力回路から出力さ
れる発振波形が不安定になったり、発振波形の「Ｈ」及
び「Ｌ」の期間が大きくずれたり（いわゆるデュ−テイ
がずれる）、さらには前記ＶＣＯの出力波形の低電圧レ
ベル側が、前記入力回路のスレッショルド電圧より高く
なると、前記入力回路から発振波形が出力されなくなる
という問題が発生し、このため広い発振周波数変化範囲
を実現できない。
回路構成のゲ−ト電圧コントロ−ルタイプ、及び電源電
圧コントロ−ルタイプのＶＣＯでは、いずれにおいても
前記制御電圧Ｖｃに基ずいて制御される発振周波数が低
くなると、それぞれ図４及び図５に示す如く、ＶＣＯの
出力波形が電源電圧Ｖｄｄ及び、接地電位Ｖｓｓ間でフ
ルスイングしなくなり、特にＶＣＯ発振波形の低電圧レ
ベル側が接地電位Ｖｓｓから上昇する。この傾向は発振
周波数が低くなる程顕著になる。このためＶＣＯの出力
波形の低電圧レベル側が、該ＶＣＯの出力を受け取る図
示しない入力回路（例えばインバ−タなど）のスレッシ
ョルド電圧に近づくにともない前記入力回路から出力さ
れる発振波形が不安定になったり、発振波形の「Ｈ」及
び「Ｌ」の期間が大きくずれたり（いわゆるデュ−テイ
がずれる）、さらには前記ＶＣＯの出力波形の低電圧レ
ベル側が、前記入力回路のスレッショルド電圧より高く
なると、前記入力回路から発振波形が出力されなくなる
という問題が発生し、このため広い発振周波数変化範囲
を実現できない。
【０００６】また上述した回路構成のＶＣＯでは、ゲ−
ト電圧コントロ−ルタイプ、及び電源電圧コトロ−ルタ
イプのＶＣＯのいずれにおいても、前記制御電圧Ｖｃの
電圧値の変化に対するＭＯＳトランジスタのオン抵抗
が、その静特性上直線的に変化せず、前記制御電圧Ｖｃ
に基ずく発振周波数変換特性が直線的にならないという
問題点も有している。
ト電圧コントロ−ルタイプ、及び電源電圧コトロ−ルタ
イプのＶＣＯのいずれにおいても、前記制御電圧Ｖｃの
電圧値の変化に対するＭＯＳトランジスタのオン抵抗
が、その静特性上直線的に変化せず、前記制御電圧Ｖｃ
に基ずく発振周波数変換特性が直線的にならないという
問題点も有している。
【０００７】
【課題を解決するための手段】本発明は上述した問題点
に鑑みて成されたものであり、奇数個のＣＭＯＳインバ
−タ（１０）をリング接続し、前記各ＣＭＯＳインバ−
タ（１０）を構成するＮチャンネルトランジスタ（１
１）と接地電位Ｖｓｓ間にＮチャンネル定電流トランジ
スタ（１２）が直列に接続され、前記各ＣＭＯＳインバ
−タ（１０）を構成するＰチャンネルトランジスタ（１
３）と電源電位Ｖｄｄ間にＰチャンネル定電流トランジ
スタ（１４）を直列に接続して成るリングオシレ−タ
（１５）と、前記Ｎチャンネル定電流トランジスタ（１
２）及び、Ｐチャンネル定電流トランジスタ（１４）に
流れる定電流値Ｉ0 をコントロ−ルする定電流コントロ
−ル回路（１６）を具備し、前記全てのＮチャンネル定
電流トランジスタ（１２）は前記定電流コントロ−ル回
路（１６）で構成される電流ミラ−回路のＮチャンネル
多重電流ミラ−（２３）の一部を構成し、前記全てのＰ
チャンネル定電流トランジスタ（１４）は、前記定電流
コントロ−ル回路（１６）で構成される電流ミラ−回路
のＰチャンネル多重電流ミラ−（２２）の一部を構成
し、前記多重電流ミラ−（２２）、（２３）の一部を構
成する全てのＰチャンネル定電流トランジスタ（１４）
及び、全てのＮチャンネル定電流トランジスタ（１２）
は、制御電圧Ｖｃによって直線的に調整可能な基準電流
Ｉに対して等しい比率の定電流値Ｉ0を導くことを特徴
とするＶＣＯである。
に鑑みて成されたものであり、奇数個のＣＭＯＳインバ
−タ（１０）をリング接続し、前記各ＣＭＯＳインバ−
タ（１０）を構成するＮチャンネルトランジスタ（１
１）と接地電位Ｖｓｓ間にＮチャンネル定電流トランジ
スタ（１２）が直列に接続され、前記各ＣＭＯＳインバ
−タ（１０）を構成するＰチャンネルトランジスタ（１
３）と電源電位Ｖｄｄ間にＰチャンネル定電流トランジ
スタ（１４）を直列に接続して成るリングオシレ−タ
（１５）と、前記Ｎチャンネル定電流トランジスタ（１
２）及び、Ｐチャンネル定電流トランジスタ（１４）に
流れる定電流値Ｉ0 をコントロ−ルする定電流コントロ
−ル回路（１６）を具備し、前記全てのＮチャンネル定
電流トランジスタ（１２）は前記定電流コントロ−ル回
路（１６）で構成される電流ミラ−回路のＮチャンネル
多重電流ミラ−（２３）の一部を構成し、前記全てのＰ
チャンネル定電流トランジスタ（１４）は、前記定電流
コントロ−ル回路（１６）で構成される電流ミラ−回路
のＰチャンネル多重電流ミラ−（２２）の一部を構成
し、前記多重電流ミラ−（２２）、（２３）の一部を構
成する全てのＰチャンネル定電流トランジスタ（１４）
及び、全てのＮチャンネル定電流トランジスタ（１２）
は、制御電圧Ｖｃによって直線的に調整可能な基準電流
Ｉに対して等しい比率の定電流値Ｉ0を導くことを特徴
とするＶＣＯである。
【０００８】
【作用】上述の手段によれば、リングオシレ−タ（１
５）の各段を構成する各ＣＭＯＳインバ−タ（１０）
は、該ＣＭＯＳインバ−タ（１０）に入力される信号が
Ｈ／ＬまたはＬ／Ｈの信号の変化に応じて、その出力に
接続された次段のキャパシタンスの充・放電時間はそれ
ぞれＰチャンネル定電流トランジスタ（１４）及び、Ｎ
チャンネル定電流トランジスタ（１２）に流れる定電流
値Ｉ0 に反比例し、前記Ｐチャンネル定電流トランジス
タ（１４）及び、Ｎチャンネル定電流トランジスタ（１
２）に流れる定電流値Ｉ0 は、定電流コントロ−ル回路
（１６）において、制御電圧Ｖｃに比例した基準電流Ｉ
に対して一定の比率の電流値のため、結果としてリング
オシレ−タ（１５）の発振周波数は制御電圧Ｖｃに比例
して変化することになる。
５）の各段を構成する各ＣＭＯＳインバ−タ（１０）
は、該ＣＭＯＳインバ−タ（１０）に入力される信号が
Ｈ／ＬまたはＬ／Ｈの信号の変化に応じて、その出力に
接続された次段のキャパシタンスの充・放電時間はそれ
ぞれＰチャンネル定電流トランジスタ（１４）及び、Ｎ
チャンネル定電流トランジスタ（１２）に流れる定電流
値Ｉ0 に反比例し、前記Ｐチャンネル定電流トランジス
タ（１４）及び、Ｎチャンネル定電流トランジスタ（１
２）に流れる定電流値Ｉ0 は、定電流コントロ−ル回路
（１６）において、制御電圧Ｖｃに比例した基準電流Ｉ
に対して一定の比率の電流値のため、結果としてリング
オシレ−タ（１５）の発振周波数は制御電圧Ｖｃに比例
して変化することになる。
【０００９】さらにこの構成によれば、リングオシレ−
タ（１５）の各段を構成する各ＣＭＯＳインバ−タ（１
０）に関して、そのスレッショルド電圧は定電流値Ｉ0
によらず一定に保たれ、さらに次段のキャパシタンスの
充・放電は直線的なストロ−ブで行われると共に、その
充・放電時間が等しくなることにより、ＶＣＯの発振波
形は発振周波数によらず電源電位Ｖｄｄ及び、接地電位
Ｖｓｓ間でフルスイングすることが可能となる。
タ（１５）の各段を構成する各ＣＭＯＳインバ−タ（１
０）に関して、そのスレッショルド電圧は定電流値Ｉ0
によらず一定に保たれ、さらに次段のキャパシタンスの
充・放電は直線的なストロ−ブで行われると共に、その
充・放電時間が等しくなることにより、ＶＣＯの発振波
形は発振周波数によらず電源電位Ｖｄｄ及び、接地電位
Ｖｓｓ間でフルスイングすることが可能となる。
【００１０】
【実施例】次に本発明の実施例を図面を参照して説明す
る。図１は本発明の実施例を示す回路図である。同図に
おけるＶＣＯは３個のＣＭＯＳインバ−タ（１０）をリ
ング接続し、前記ＣＭＯＳインバ−タ（１０）を構成す
るＮチャンネルトランジスタ（１１）と接地電位Ｖｓｓ
間にＮチャンネル定電流トランジスタ（１２）が直列に
接続され、同じく前記ＣＭＯＳインバ−タ（１０）を構
成するＰチャンネルトランジスタ（１３）と電源電位Ｖ
ｄｄ間にＰチャンネル定電流トランジスタ（１４）が直
列に接続されて成るリングオシレ−タ（１５）と、前記
Ｎチャンネル定電流トランジスタ（１２）及び、Ｐチャ
ンネル定電流トランジスタ（１４）に流れる電流値をコ
ントロ−ルする定電流コントロ−ル回路（１６）で構成
される。
る。図１は本発明の実施例を示す回路図である。同図に
おけるＶＣＯは３個のＣＭＯＳインバ−タ（１０）をリ
ング接続し、前記ＣＭＯＳインバ−タ（１０）を構成す
るＮチャンネルトランジスタ（１１）と接地電位Ｖｓｓ
間にＮチャンネル定電流トランジスタ（１２）が直列に
接続され、同じく前記ＣＭＯＳインバ−タ（１０）を構
成するＰチャンネルトランジスタ（１３）と電源電位Ｖ
ｄｄ間にＰチャンネル定電流トランジスタ（１４）が直
列に接続されて成るリングオシレ−タ（１５）と、前記
Ｎチャンネル定電流トランジスタ（１２）及び、Ｐチャ
ンネル定電流トランジスタ（１４）に流れる電流値をコ
ントロ−ルする定電流コントロ−ル回路（１６）で構成
される。
【００１１】ここで前記定電流コントロ−ル回路（１
６）の構成は以下の如くである。電源電位Ｖｄｄに接続
されたＰチャンネルトランジスタ（１７）、（１８）は
ミラ−接続され、Ｐチャンネルトランジスタ（１７）の
ドレインはＮチャンネルトタンジスタ（１９）のドレイ
ンに接続され、該Ｎチャンネルトランジスタ（１９）の
ソ−スは抵抗Ｒを介して接地電位Ｖｓｓに接続されると
共に、その基板はソ−スに接続されている。
６）の構成は以下の如くである。電源電位Ｖｄｄに接続
されたＰチャンネルトランジスタ（１７）、（１８）は
ミラ−接続され、Ｐチャンネルトランジスタ（１７）の
ドレインはＮチャンネルトタンジスタ（１９）のドレイ
ンに接続され、該Ｎチャンネルトランジスタ（１９）の
ソ−スは抵抗Ｒを介して接地電位Ｖｓｓに接続されると
共に、その基板はソ−スに接続されている。
【００１２】一方前記Ｐチャンネルトランジスタ（１
８）のドレインは、ダイオ−ド接続されたＮチャンネル
トランジスタ（２０）を介して接地電位Ｖｓｓに接続さ
れる。そして前記Ｎチャンネルトランジスタ（１９）の
ゲ−トには演算増幅器（２１）の出力が接続され、該演
算増幅器（２１）の非反転側入力端子には制御電圧Ｖｃ
が入力されると共に、反転側入力端子には抵抗ＲとＮチ
ャンネルトランジスタ（１９）の接続点が入力される。
８）のドレインは、ダイオ−ド接続されたＮチャンネル
トランジスタ（２０）を介して接地電位Ｖｓｓに接続さ
れる。そして前記Ｎチャンネルトランジスタ（１９）の
ゲ−トには演算増幅器（２１）の出力が接続され、該演
算増幅器（２１）の非反転側入力端子には制御電圧Ｖｃ
が入力されると共に、反転側入力端子には抵抗ＲとＮチ
ャンネルトランジスタ（１９）の接続点が入力される。
【００１３】これによって制御電圧Ｖｃに基ずく定電流
コントロ−ル回路（１６）が構成される。そして前記Ｐ
チャンネルトランジスタ（１７）のドレインは前記リン
グオシレ−タ（１５）に具備されたＰチャンネル定電流
トランジスタ（１４）のゲ−トに接続され、前記Ｎチャ
ンネルトランジスタ（２０）のドレインは同じく前記リ
ングオシレ−タ（１５）に具備された前記Ｎチャンネル
定電流トランジスタ（１２）のゲ−トに接続される。
コントロ−ル回路（１６）が構成される。そして前記Ｐ
チャンネルトランジスタ（１７）のドレインは前記リン
グオシレ−タ（１５）に具備されたＰチャンネル定電流
トランジスタ（１４）のゲ−トに接続され、前記Ｎチャ
ンネルトランジスタ（２０）のドレインは同じく前記リ
ングオシレ−タ（１５）に具備された前記Ｎチャンネル
定電流トランジスタ（１２）のゲ−トに接続される。
【００１４】この構成によれば、前記リングオシレ−タ
（１５）に具備された全てのＰチャンネル定電流トラン
ジスタ（１４）は、定電流コントロ−ル回路（１６）の
Ｐチャンネル多重電流ミラ−（２２）の一部を構成し、
また全てのＮチャンネル定電流トランジスタ（１２）は
同じく、定電流コントロ−ル回路（１６）のＮチャンネ
ル多重電流ミラ−（２３）の一部を構成することにな
る。ここで、上述した２個の多重電流ミラ−（２２）、
（２３）の一部を構成する全てのＰチャンネル定電流ト
ランジスタ及び、全てのＮチャンネル定電流トランジス
タは、前記定電流コントロ−ル回路（１６）において、
前記制御電圧Ｖｃで直線的に調整可能な基準電流Ｉに等
しい比率の大きさの定電流値Ｉ0 を導くことができる点
を特徴としている。
（１５）に具備された全てのＰチャンネル定電流トラン
ジスタ（１４）は、定電流コントロ−ル回路（１６）の
Ｐチャンネル多重電流ミラ−（２２）の一部を構成し、
また全てのＮチャンネル定電流トランジスタ（１２）は
同じく、定電流コントロ−ル回路（１６）のＮチャンネ
ル多重電流ミラ−（２３）の一部を構成することにな
る。ここで、上述した２個の多重電流ミラ−（２２）、
（２３）の一部を構成する全てのＰチャンネル定電流ト
ランジスタ及び、全てのＮチャンネル定電流トランジス
タは、前記定電流コントロ−ル回路（１６）において、
前記制御電圧Ｖｃで直線的に調整可能な基準電流Ｉに等
しい比率の大きさの定電流値Ｉ0 を導くことができる点
を特徴としている。
【００１５】次に上述した構成に基ずく本発明のＶＣＯ
の動作を同図を参照して説明する。図１に示した演算増
幅器（２１）は、非反転側入力端子と反転側入力端子間
の電圧差を増幅し、結果として反転側入力端子の電圧が
非反転側入力端子に接続された制御電圧Ｖｃと等しくな
るようにＮチャンネルトランジスタ（１９）のゲ−ト端
子の電圧を制御する。このため抵抗Ｒに流れる電流Ｉ
は、Ｉ＝Ｖｃ／Ｒで決定されることになり、定電流コン
トロ−ル回路（１６）で構成される電流ミラ−回路の基
準電流Ｉは正確に制御電圧Ｖｃに比例した電流となる。
の動作を同図を参照して説明する。図１に示した演算増
幅器（２１）は、非反転側入力端子と反転側入力端子間
の電圧差を増幅し、結果として反転側入力端子の電圧が
非反転側入力端子に接続された制御電圧Ｖｃと等しくな
るようにＮチャンネルトランジスタ（１９）のゲ−ト端
子の電圧を制御する。このため抵抗Ｒに流れる電流Ｉ
は、Ｉ＝Ｖｃ／Ｒで決定されることになり、定電流コン
トロ−ル回路（１６）で構成される電流ミラ−回路の基
準電流Ｉは正確に制御電圧Ｖｃに比例した電流となる。
【００１６】しかも上述した如く、２個の多重電流ミラ
−（２２）、（２３）の一部を構成するリングオシレ−
タ（１５）に具備された全てのＰチャンネル定電流トラ
ンジスタ（１４）及び、全てのＮチャンネル定電流トラ
ンジスタ（１２）には基準電流Ｉ対して等しい比率の大
きさの定電流値Ｉ0 が流れることになる。従って、リン
グオシレ−タ（１５）の各段を構成する各ＣＭＯＳイン
バ−タ（１０）に対して、該ＣＭＯＳインバ−タ（１
０）に入力される信号がＨ／ＬまたはＬ／Ｈの信号の変
化に応じて、信号値がそのとき導通状態になろうとして
いる、まだ非導通状態のトランジスタのスレッショルド
電圧を超えたとき、その出力に接続された次段のキャパ
シタンスは、それぞれ定電流値Ｉ0 によって充電または
放電される。この充・放電は直線的なストロ−ブで行わ
れる。このため各ＣＭＯＳインバ−タ（１０）は定電流
値Ｉ0 に応じて１段毎に遅延される。しかもこの定電流
値Ｉ0は定電流コントロール回路（１６）で発生される
基準電流Ｉに対して一定の比率を持った電流値であるた
め、リングオシレ−タ（１５）の発振周期はこの基準電
流Ｉに反比例することになる。
−（２２）、（２３）の一部を構成するリングオシレ−
タ（１５）に具備された全てのＰチャンネル定電流トラ
ンジスタ（１４）及び、全てのＮチャンネル定電流トラ
ンジスタ（１２）には基準電流Ｉ対して等しい比率の大
きさの定電流値Ｉ0 が流れることになる。従って、リン
グオシレ−タ（１５）の各段を構成する各ＣＭＯＳイン
バ−タ（１０）に対して、該ＣＭＯＳインバ−タ（１
０）に入力される信号がＨ／ＬまたはＬ／Ｈの信号の変
化に応じて、信号値がそのとき導通状態になろうとして
いる、まだ非導通状態のトランジスタのスレッショルド
電圧を超えたとき、その出力に接続された次段のキャパ
シタンスは、それぞれ定電流値Ｉ0 によって充電または
放電される。この充・放電は直線的なストロ−ブで行わ
れる。このため各ＣＭＯＳインバ−タ（１０）は定電流
値Ｉ0 に応じて１段毎に遅延される。しかもこの定電流
値Ｉ0は定電流コントロール回路（１６）で発生される
基準電流Ｉに対して一定の比率を持った電流値であるた
め、リングオシレ−タ（１５）の発振周期はこの基準電
流Ｉに反比例することになる。
【００１７】このため結果として、リングオシレ−タ
（１５）の発振周波数は制御電圧Ｖｃに比例することに
なる。さらにこの構成によれば、リングオシレ−タ（１
５）の各段を構成する各ＣＭＯＳインバ−タ（１０）に
関して、そのスレッショルド電圧は定電流値Ｉ0 によら
ず一定に保たれ、さらに次段のキャパシタンスの充・放
電は直線的なストロ−ブで行われると共に、その充・放
電時間が等しくなることにより、ＶＣＯの発振波形は発
振周波数によらず電源電位Ｖｄｄ及び、接地電位Ｖｓｓ
間でフルスイングすることが可能となり、該ＶＣＯの出
力を受け取る図示しない入力回路（例えばインバ−タな
ど）から出力される発振波形の安定化及び、デュ−テイ
の変化を防止した広い周波数変化範囲での動作を実現す
ることが可能となる。
（１５）の発振周波数は制御電圧Ｖｃに比例することに
なる。さらにこの構成によれば、リングオシレ−タ（１
５）の各段を構成する各ＣＭＯＳインバ−タ（１０）に
関して、そのスレッショルド電圧は定電流値Ｉ0 によら
ず一定に保たれ、さらに次段のキャパシタンスの充・放
電は直線的なストロ−ブで行われると共に、その充・放
電時間が等しくなることにより、ＶＣＯの発振波形は発
振周波数によらず電源電位Ｖｄｄ及び、接地電位Ｖｓｓ
間でフルスイングすることが可能となり、該ＶＣＯの出
力を受け取る図示しない入力回路（例えばインバ−タな
ど）から出力される発振波形の安定化及び、デュ−テイ
の変化を防止した広い周波数変化範囲での動作を実現す
ることが可能となる。
【００１８】
【発明の効果】上述した如く、本発明のＶＣＯによれば
リングオシレ−タ（１５）の電源電位Ｖｄｄ及び、接地
電位Ｖｓｓの両側に定電流源を持ち、この定電流値をコ
ントロ−ルする定電流コントロ−ル回路（１６）を付加
することにより、制御電圧Ｖｃの変化に応じて直線性の
優れた発振周波数変換特性を実現する。特に低周波数で
の発振においても電源電位Ｖｄｄ及び、接地電位Ｖｓｓ
間でフルスイングする発振波形が得られることにより、
発振の安定化及び、デュ−テイの変化を防止した広い周
波数変化範囲を可能にするＶＣＯを提供することができ
る。
リングオシレ−タ（１５）の電源電位Ｖｄｄ及び、接地
電位Ｖｓｓの両側に定電流源を持ち、この定電流値をコ
ントロ−ルする定電流コントロ−ル回路（１６）を付加
することにより、制御電圧Ｖｃの変化に応じて直線性の
優れた発振周波数変換特性を実現する。特に低周波数で
の発振においても電源電位Ｖｄｄ及び、接地電位Ｖｓｓ
間でフルスイングする発振波形が得られることにより、
発振の安定化及び、デュ−テイの変化を防止した広い周
波数変化範囲を可能にするＶＣＯを提供することができ
る。
【図１】本発明の実施例に係る電圧制御型発振回路の回
路図である。
路図である。
【図２】従来例に係るゲ−ト電圧コントロ−ルタイプの
電圧制御型発振回路の回路図である。
電圧制御型発振回路の回路図である。
【図３】従来例に係る電源電圧コントロ−ルタイプの電
圧制御型発振回路の回路図である。
圧制御型発振回路の回路図である。
【図４】従来例に係るゲ−ト電圧コントロ−ルタイプ電
圧制御型発振回路の低周波数での発振波形図である。
圧制御型発振回路の低周波数での発振波形図である。
【図５】従来例に係る電源電圧コントロ−ルタイプ電圧
制御型発振回路の低周波数での発振波形図である。
制御型発振回路の低周波数での発振波形図である。
１０ ＣＭＯＳインバ−タ １１ Ｎチャンネルトタンジスタ １２ Ｎチャンネル定電流トランジスタ １３ Ｐチャンネルトランジスタ １４ Ｐチャンネル定電流トランジスタ １５ リングオシレ−タ １６ 定電流コントロ−ル回路 １７、１８ Ｐチャンネルトランジスタ １９、２０ Ｎチャンネルトランジスタ ２１ 演算増幅器 ２２ Ｐチャンネル多重電流ミラ− ２３ Ｎチャンネル多重電流ミラ− Ｒ 抵抗素子
Claims (2)
- 【請求項１】奇数個のＣＭＯＳインバ−タ（１０）をリ
ング接続し、前記各ＣＭＯＳインバ−タ（１０）を構成
するＮチャンネルトランジスタ（１１）と接地電位Ｖｓ
ｓ間にＮチャンネル定電流トランジスタ（１２）が直列
に接続され、前記各ＣＭＯＳインバ−タ（１０）を構成
するＰチャンネルトランジスタ（１３）と電源電位Ｖｄ
ｄ間にＰチャンネル定電流トランジスタ（１４）を直列
に接続して成るリングオシレ−タ（１５）と、前記Ｎチ
ャンネル定電流トランジスタ（１２）及び、Ｐチャンネ
ル定電流トランジスタ（１４）に流れる電流値Ｉ0 をコ
ントロ−ルする定電流コントロ−ル回路（１６）を具備
し、前記全てのＮチャンネル定電流トランジスタ（１
２）は、前記定電流コントロ−ル回路（１６）で構成さ
れる電流ミラ−回路のＮチャンネル多重電流ミラ−（２
３）の一部を構成し、前記全てのＰチャンネル定電流ト
ランジスタ（１４）は、前記定電流コントロ−ル回路
（１６）で構成される電流ミラ−回路のＰチャンネル多
重電流ミラ−（２２）の一部を構成し、前記多重電流ミ
ラ−（２２）、（２３）の一部を構成する全てのＰチャ
ンネル定電流トランジスタ（１４）及び、全てのＮチャ
ンネル定電流トランジスタ（１２）は、制御電圧Ｖｃに
応じて直線的に調整可能な基準電流Ｉに対して等しい比
率の定電流値Ｉ0を導くことを特徴とする電圧制御型発
振回路。 - 【請求項２】前記制御電圧Ｖｃに応じて直線的に調整可
能な基準電流Ｉは、ドレイン端子が前記Ｐチャンネル多
重電流ミラ−（２２）の入力トランジスタ（１７）に接
続され、基板がソ−ス端子に接続されたＮチャンネルト
ランジスタ（１９）と、反転側入力端子が該Ｎチャンネ
ルトランジスタ（１９）のソ−ス端子に、非反転側入力
端子が前記制御電圧Ｖｃにそれぞれ接続されると共に、
出力端子が前記Ｎチャンネルトランジスタ（１９）のゲ
−ト端子に接続された演算増幅器（２１）と、該演算増
幅器（２１）の前記反転側入力端子と接地電位Ｖｓｓと
の間に接続された抵抗素子Ｒによって発生されることを
特徴とする請求項１記載の電圧制御型発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17431692A JPH0621776A (ja) | 1992-07-01 | 1992-07-01 | 電圧制御型発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17431692A JPH0621776A (ja) | 1992-07-01 | 1992-07-01 | 電圧制御型発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621776A true JPH0621776A (ja) | 1994-01-28 |
Family
ID=15976523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17431692A Pending JPH0621776A (ja) | 1992-07-01 | 1992-07-01 | 電圧制御型発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621776A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
| US5764110A (en) * | 1996-07-15 | 1998-06-09 | Mitsubishi Denki Kabushiki Kaisha | Voltage controlled ring oscillator stabilized against supply voltage fluctuations |
| US5945883A (en) * | 1996-07-15 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Voltage controlled ring oscillator stabilized against supply voltage fluctuations |
| US6072372A (en) * | 1997-11-07 | 2000-06-06 | Oki Electric Industry Co., Ltd. | Ring-type voltage-controlled oscillator having a sub-frequency band selection circuit |
| US6229403B1 (en) | 1998-08-06 | 2001-05-08 | Yamaha Corporation | Voltage-controlled oscillator |
| US6618310B2 (en) | 2000-11-02 | 2003-09-09 | Fujitsu Limited | Synchronous semiconductor memory device and refresh method thereof |
| JP2006203856A (ja) * | 2004-12-20 | 2006-08-03 | Renesas Technology Corp | オシレータ及びこれを用いたチャージポンプ回路 |
| US9577661B2 (en) | 2015-05-14 | 2017-02-21 | Denso Corporation | Voltage-controlled oscillator and analog-digital converter |
-
1992
- 1992-07-01 JP JP17431692A patent/JPH0621776A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
| US5764110A (en) * | 1996-07-15 | 1998-06-09 | Mitsubishi Denki Kabushiki Kaisha | Voltage controlled ring oscillator stabilized against supply voltage fluctuations |
| US5945883A (en) * | 1996-07-15 | 1999-08-31 | Mitsubishi Denki Kabushiki Kaisha | Voltage controlled ring oscillator stabilized against supply voltage fluctuations |
| US6072372A (en) * | 1997-11-07 | 2000-06-06 | Oki Electric Industry Co., Ltd. | Ring-type voltage-controlled oscillator having a sub-frequency band selection circuit |
| US6229403B1 (en) | 1998-08-06 | 2001-05-08 | Yamaha Corporation | Voltage-controlled oscillator |
| US6618310B2 (en) | 2000-11-02 | 2003-09-09 | Fujitsu Limited | Synchronous semiconductor memory device and refresh method thereof |
| JP2006203856A (ja) * | 2004-12-20 | 2006-08-03 | Renesas Technology Corp | オシレータ及びこれを用いたチャージポンプ回路 |
| US7804368B2 (en) | 2004-12-20 | 2010-09-28 | Renesas Technology Corp. | Oscillator and charge pump circuit using the same |
| US9577661B2 (en) | 2015-05-14 | 2017-02-21 | Denso Corporation | Voltage-controlled oscillator and analog-digital converter |
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